DE102013104487B4 - Verfahren zum Herstellen eines Chipgehäuses - Google Patents

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Abstract

Verfahren (100) zum Herstellen eines Chipgehäuses, das Verfahren (100) aufweisend:• Anordnen (110) einer Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über einem Träger (104), wobei die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) eine Oberseite (1081, 1082, 1083, 1084, ..., 108n) und dazu gegenüberliegend eine Unterseite (1121, 1122, 1123, 1124, ..., 112n) aufweisen;• Anordnen einer Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) über dem Träger (104), wobei die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) eine Oberseite (1181, 1182, 1183, 1184, ..., 118n) und dazu gegenüberliegend eine Unterseite (1221, 1222, 1223, 1224, ..., 122n) aufweisen, wobei mindestens ein Die der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) an mindestens einen elektrisch leitfähigen Block der Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) angrenzend angeordnet ist;• Abscheiden (120) von Verkapselungsmaterial (107) über dem Träger (104), wobei die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) mittels des Verkapselungsmaterials (107) bedeckt ist, wodurch eine Struktur (124) gebildet wird, die das Verkapselungsmaterial (107), die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) aufweist;• Entfernen (130) von dem Träger (104) gegenüberliegendem Verkapselungsmaterial (107) aufweisend ein Dünnen des Verkapselungsmaterials (107) und eines Bereichs der Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten der über dem Träger (104) angeordneten Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wobei zumindest ein Abschnitt der Unterseite (1121, 1122, 1123, 1124, ..., 112n) zumindest eines Dies der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und zumindest ein Block der Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) freigelegt wird, wodurch ein gedünnter innerer Bereich der Struktur (124) und ein zusätzlicher äußerer Bereich der Struktur (124), der Verkapselungsmaterial (107) aufweist, dicker als der gedünnte innere Bereich, gebildet werden.

Description

  • Verschiedene Ausführungsformen betreffen im Allgemeinen Verfahren zum Herstellen eines Chipgehäuses (bzw. eines Chip-Packages).
  • Sehr dünne Chips, z.B. Chips die eine Dicke von weniger als 100 µm aufweisen, sind aufgrund ihrer Größe schwierig zu bearbeiten. Gegenwärtig werden elektronische Schaltkreise auf Wafer-Ebene (bzw. Wafer-Level) hergestellt, z.B. werden Front-End-Prozesse an einem Wafer durchgeführt. Der Wafer, welcher zumindest eine spezifizierte Dicke aufweisen kann, und kann in Abhängigkeit vom Durchmesser mit einem teuren Trägersystem bearbeitet werden. Nachfolgend kann ein Dünnen durchgeführt werden und Lötmaterial kann auf der Wafer-Rückseite bereitgestellt werden. Gegenwärtig können während der Produktion von elektronischen Bauteilen, z.B. von Leistungselektronik, dünne Chips mit einer Rückseiten-Metallisierung bereitgestellt werden und diese können einen speziellen Sägeprozess erfordern. Zum technischen Hintergrund wird auf die US 2010/0 233 831 A1 , die US 2008 / 0 224 296 A1 , die US 2007 / 0 020 887 A1 , die US 2011 / 0 291 301 A1 und die DE 10 2009 034 578 A1 verwiesen.
  • Die dünnen Chips mit einer Rückseiten-Metallisierung müssen vereinzelt werden, z.B. individualisiert werden. Die dünnen Chips können anschließend auf einem Interposer (bzw. einer Zwischenplatine) in einem seriellen Pick-and-Place Prozess (bzw. einem Greifen-und-Platzieren Prozess) platziert werden und unter hohem Druck und Temperatur verlötet werden. Die dünnen Chips können auf dem Interposer mit einem Inertgas bei extrem hohen Temperaturen, z.B. Temperaturen höher als 300 °C, gelötet werden. Das Löten sehr dünner Chips setzt deshalb dem Durchsatz Grenzen und stellt eine hohe Beanspruchung, z.B. hohen Druck und hohe Temperaturen, an die dünnen Chips.
  • Derzeitige Verfahren, z.B. derzeitige Produktions- und/oder Herstellungsverfahren setzen einen sehr großen Kostenaufwand in der Chipbearbeitung ein und setzen der Größe des Trägers aufgrund von Verbiegung und Durchbiegung, wenn die Wafer dünner werden, Grenzen. Das Trägersystem kann die Prozesstemperatur von einer zusätzlichen Rückseiten-Bearbeitung, wie beispielsweise Löten, Aushärten oder jedem anderen Re-Flow Prozess, beschränken. Die dünnen Wafer, z.B. dünne Siliziumwafer, müssen mit einem dicken Metall auf der Rückseite gesägt werden. Ferner erfordern es dünne Chips, dass sie von der Sägefolie aufgenommen werden und es kann erforderlich sein, dass eine Ultraviolettfolie (UV) verwendet wird. Hohe Kosten und Ertragsverluste können aufgrund der Verarbeitung von dünnen Wafern und Chips, z.B. einer Rückseiten-Metallisierung, Sägen, Die-Bonding und so weiter von extrem dünnen Wafern und Chips, entstehen.
  • Die DE 10 2009 034 578 A1 offenbart eine Anordnung mit einem elektrisch leitfähigen Träger, einem über dem Träger platzierten Halbleiterchip, einer über dem Träger und dem Halbleiterchip aufgebrachten elektrisch isolierenden Schicht, wobei die elektrisch isolierende Schicht eine dem Träger zugewandte erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist, einem ersten Durchgangsloch in der elektrisch isolierenden Schicht, und in dem ersten Durchgangsloch und auf der zweiten Seite der elektrisch isolierenden Schicht abgeschiedenem Lotmaterial.
  • Die sich daraus ergebende Aufgabe wird gelöst von dem Gegenstand gemäß dem unabhängigen Patentanspruch 1. Demgemäß wird ein Verfahren zum Herstellen eines Chipgehäuses (bzw. eines Chip-Packages) bereitgestellt, wobei das Verfahren unter anderem aufweist: Anordnen einer Mehrzahl von Dies (bzw. Bare-Chips, einzelne ungehäuste Halbleiterchips) über einem Träger; Abscheiden von Verkapselungsmaterial über dem Träger, wobei die Mehrzahl von Dies von dem Verkapselungsmaterial bedeckt ist wodurch eine Struktur gebildet wird, die das Verkapselungsmaterial und die Mehrzahl von Dies aufweist; und Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden.
  • Figurenliste
  • In den Zeichnungen, beziehen sich im Allgemeinen gleiche Bezugszeichen durchgehend durch die verschiedenen Ansichten auf gleiche Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, hingegen wird im Allgemeinen das Augenmerk auf die Darstellung der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung erläutert mit Bezug auf die folgenden Zeichnungen, in welchen:
    • 1 ein Verfahren zum Herstellen eines Chipgehäuses (bzw. Chip-Packages) gemäß einer Ausführungsform darstellt;
    • 2A bis 2I ein Verfahren zum Herstellen eines Chipgehäuses (bzw. Chip-Packages) gemäß einer Ausführungsform darstellen;
    • 3 Teile von einem Chipgehäuse (bzw. Chip-Package) gemäß einer Ausführungsform darstellt;
    • 4A bis 4D ein Verfahren zum Herstellen eines Chipgehäuses (bzw. Chip-Packages) gemäß verschiedenen Ausführungsformen darstellen;
    • 5A bis 5E ein Verfahren zum Herstellen eines Chipgehäuses (bzw. Chip-Package) gemäß verschiedenen Ausführungsformen darstellen; und
    • 6 ein Verfahren zum Herstellen eines Chipgehäuses (bzw. Chip-Package) gemäß einer Ausführungsform darstellt.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die mittels Veranschaulichung zeigen, in welchen spezifischen Details und Ausführungsformen die Erfindung ausgeführt werden kann.
  • Das Wort „beispielhaft“ wird hierin verwendet mit der Bedeutung „dienend als ein Beispiel, ein Beispiel oder eine Veranschaulichung“. Jede Ausführungsform oder Design (bzw. Gestaltung) hierin beschrieben als „beispielhaft“ ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Gestaltungen zu verstehen.
  • Das Wort „über“, verwendet mit Bezug auf ein abgeschiedenes Material, gebildet „über“ einer Seite oder Oberfläche, kann mit der Bedeutung hierin verwendet werden, dass das abgeschiedene Material „direkt auf“, z.B. in direktem Kontakt mit der besagten Seite oder Oberfläche gebildet werden kann. Das Wort „über“, verwendet mit Bezug auf ein abgeschiedenes Material, gebildet „über“ einer Seite oder Oberfläche, kann mit der Bedeutung hierin verwendet werden, dass das abgeschiedene Material „indirekt auf“ der besagten Seite oder Oberfläche gebildet werden kann mit einem oder mehr zusätzlichen Schichten, die zwischen der besagten Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chipgehäuses (bzw. Chip-Packages) für ultradünne Chips (weniger als 100 µm dick), zum Dünnen von Chips, z.B. von Leistungshalbleitern innerhalb eines Gehäuses und dem Aufbauen der Verbindungen (bzw. Interconnects) mittels galvanischer Verfahren.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chipgehäuses, welches das individuelle Bearbeiten von ultradünnen Chips vermeidet, und das stattdessen das Dünnen der Chips auf Wafer-Ebene (bzw. auf Wafer-Level) bereitstellt, wenn die Chips in Verkapselungsmaterial ausgeführt sind.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chipgehäuses, wobei die Chips und Gehäuse (bzw. Packages), z.B. Gehäusematerialien (bzw. Package-Materialien), gedünnt werden können und gleichzeitig die erforderliche Steifigkeit des Wafer-Ebene-Gehäuse Trägers (bzw. des Wafer-Level-Package Trägers), z.B. ein Verkapselungsmaterial, aufrechterhalten werden kann.
  • 1 zeigt ein Verfahren 100 zum Herstellen eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren kann aufweisen:
  • Anordnen einer Mehrzahl von Chips über einem Träger (in 110);
  • Abscheiden von Verkapselungsmaterial über dem Träger, wobei die Mehrzahl von Chips mittels des Verkapselungsmaterials bedeckt sind, womit eine Struktur gebildet wird, die das Verkapselungsmaterial und die Mehrzahl von Chips aufweist (in 120); und
  • Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur gebildet werden, welcher Verkapselungsmaterial dicker als der gedünnte Bereich aufweist (in 130).
  • 2A bis 2I zeigen ein Verfahren 200 zum Herstellen eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren 200 kann eines oder mehr oder alle von den Verfahren aufweisen, die bereits in Bezug auf das Verfahren 100 beschrieben wurden.
  • Ein Halbleiterwafer kann viele Halbleiterdies (bzw. Bare-Chips, einzelne ungehäuste Halbleiterchips), gebildet in dem Halbleiterwafer, aufweisen. Jeder von den Dies kann einen Chip aufweisen, z.B. einen Halbleiterchip. Der Halbleiterchip kann mindestens einen Teil eines Wafersubstrats aufweisen, wobei das Wafersubstrat ein Material, z.B. ein Halbleitermaterial, aufweisen kann.
  • Das Wafer-Substrat kann mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe von Materialien aufweist: Silizium, Germanium, Materialien der Hauptgruppen III (Borgruppe) bis V (Stickstoffgruppe) und/oder Polymere. Gemäß einer Ausführungsform, kann das Wafer-Substrat dotiertes oder undotiertes Silizium aufweisen. Gemäß einer anderen Ausführungsform, kann das Wafer-Substrat einen Silizium-auf-einem-Isolator Wafer (silicon on insulator, SOI) aufweisen. Gemäß einer Ausführungsform, kann das Wafer-Substrat ein Halbleiter-Verbundmaterial, z.B. Galliumarsenid (GaAs), z.B. Indiumphosphid (InP), aufweisen. Gemäß einer Ausführungsform kann das Wafer-Substrat ein quartäres Halbleiter-Verbundmaterial, z.B. Indiumgalliumarsenid (InGaAs), aufweisen.
  • Das Wafer-Substrat kann eine Dicke (von der Oberseite bis zur Unterseite) aufweisen, die in einem Bereich von ungefähr 250 µm bis zu ungefähr 950 µm liegt, die z.B. in einem Bereich von ungefähr 300 µm bis zu ungefähr 750 µm liegt, die z.B. in einem Bereich von ungefähr 400 µm bis zu ungefähr 650 µm liegt. Der Wafer kann einen Durchmesser aufweisen, der in einem Bereich von ungefähr 25 mm bis zu ungefähr 450 mm liegt, der z.B. in einem Bereich von ungefähr 100 mm bis zu ungefähr 350 mm liegt, der z.B. in einem Bereich von ungefähr 200 mm bis zu ungefähr 300 mm liegt.
  • Einer oder mehr elektronische Schaltkreise können innerhalb der Dies in einem Front-End-Prozess gebildet sein, z.B. über einer Vorderseite des Halbleiter-Wafers. Der Front-End-Prozess kann einen Front-End-of-Line Prozess (FEOL) aufweisen, wobei mindestens ein Prozess ausgeführt werden kann, so dass die aktiven elektrischen Komponenten der Halbleiter-Vorrichtung gebildet werden, z.B. Bilden eines Source-Bereichs, z.B. Bilden eines Drain-Bereichs, z.B. Bilden eines Kanalbereichs. Ein FEOL Prozess kann von einem Back-End-of-Line Prozess (BEOL) gefolgt sein, wobei die Metallisierung, z.B. das Verdrahten, gebildet werden kann, so dass die aktiven elektrischen Komponenten der Halbleiter-Vorrichtung elektrisch verbunden werden.
  • Nach den Front-End Prozessen, können die Dies, welche immer noch einen Teil des Halbleiter-Wafers bilden, einen Wafer-Test durchlaufen. Die Dies innerhalb des Wafers können dann eine Vereinzelung, z.B. einen Trennungsprozess voneinander zum Individualisieren (bzw. zum Vereinzeln) der Chips, durchlaufen, z.B. mittels Durchlaufens eines Vereinzelungsprozesses (bzw. eines Dicing-Prozesses). Als Ergebnis des Individualisierungsprozesses (bzw. des Vereinzelungsprozesses), können die guten Dies, d.h. die Dies, welche den Wafer-Test bestehen können, getrennt (bzw. separiert) werden von schlechten Dies, d.h. den Dies, welche den Wafer-Test nicht bestehen.
  • In 210 kann die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n (welche im Allgemeinen aufweist, aber nicht darauf beschränkt ist, gute Dies aufzuweisen, welche den Wafer-Test bestanden haben) über dem Träger 104 angeordnet werden, z.B. über einer Seite 116 des Trägers 104.
  • Dieser Prozess kann durchgeführt werden unter Verwendung eines „Pick and Place“ Prozesses („Greifen und Platzieren“-Prozess). Es versteht sich, dass in diesem Teil des Prozesses die Dies eine Dicke (von der Oberseite bis zur Unterseite) aufweisen können, die in einem Bereich von ungefähr 250 µm bis zu ungefähr 950 µm liegt, die z.B. in einem Bereich von ungefähr 300 µm bis zu ungefähr 750 µm liegt, die z.B. in einem Bereich von ungefähr 400 µm bis zu ungefähr 650 µm liegt. Der Vereinzelungsprozess kann in individualisierten Dies resultieren, wobei jeder Die eine Länge aufweisen kann, die in einem Bereich von ungefähr 100 µm bis zu ungefähr 10 mm liegt, die z.B. in einem Bereich von ungefähr 200 µm bis zu ungefähr 8 mm liegt, die z.B. in einem Bereich von ungefähr 500 µm bis zu ungefähr 5 mm liegt.
  • Die Individualisierung (bzw. die Vereinzelung) erfolgt mit ungedünnten Chips. Eine zusätzliche Komponentenfertigung kann in anschließenden Prozessen in einem Verkapselungsmaterial realisiert werden, z.B. in einer Kunststoffform.
  • Es sind drei Dies 1021, 1022, 1023 in 2A gezeigt, jedoch kann die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n nicht auf drei beschränkt sein, sondern kann einen oder mehr Dies, z.B. zwei, drei, vier, fünf, sechs, sieben acht, neun, zehn oder sogar mehr Dies aufweisen, wie beispielsweise mehr als zehn oder hunderte oder tausende von Dies. Die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann deshalb zunächst jeweils als individuell voneinander getrennt sein, so wie sie ausgewählt und platziert wurden, z.B. sequentiell platziert, über dem gemeinsamen Träger 104. Angrenzende Dies der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n können mittels eines Trennabstands ds (separation distance, ds) getrennt sein. Der Trennabstand ds kann in einem Bereich von ungefähr 50 µm bis zu ungefähr 5 mm liegen.
  • Anschließend, nachdem die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 platziert sind, können sie derart bearbeitet werden, so dass ein re-konstituierter Wafer gebildet wird, z.B. in einem eingebetteten Wafer-Ebene Prozess. Es versteht sich, dass zusätzlich zur Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, die über dem Träger 104 platziert ist, auch eine Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n über dem Träger 104 platziert werden kann. Die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n können über dem Träger 104 angeordnet werden, wobei mindestens ein Die der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n angrenzend an mindestens einen elektrisch leitfähigen Block der Mehrzahl von elektrisch leitfähigen
    Blöcken 1061, 1062, 1063, ..., 106n angeordnet werden kann, z.B. mindestens ein elektrisch leitfähigen Block der Mehrzahl von elektrisch leitfähigen
    Blöcken 1061, 1062, 1063, ..., 106n kann angeordnet werden zwischen aufeinanderfolgenden Dies der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n. Die Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n kann von der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n getrennt sein, mit anderen Worten, sie können nicht zwangsläufig in direktem Kontakt miteinander sein. Es versteht sich, dass die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und die Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n an den Träger 104 vorübergehend angehaftet (bzw. geklebt) werden können, mittels eines elektrisch leitfähigen Mediums, z.B. eines Kleber, z.B. einer klebenden (bzw. anhaftenden) Paste (nicht dargestellt). Die Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n kann eine Größe aufweisen, die in einem Bereich von
    ungefähr 50 µm × 50 µm × 50 µm bis zu
    ungefähr 1000 µm × 1000 µm × 1000 µm liegt, z.B. eine Größe aufweisen, die in einem Bereich von
    ungefähr 100 µm × 100 µm × 100 µm bis zu
    ungefähr 500 µm × 500 µm × 500 µm liegt.
  • Die Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n kann jeweils mindestens einen Teil von einem Leiterrahmen (bzw. einem Lead-Frame) aufweisen. Die Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n kann jeweils mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, eine Kupferlegierung, eine Nickellegierung, eine Eisenlegierung, eine Silberlegierung, eine Goldlegierung, eine Palladiumlegierung und/oder eine Phosphorlegierung.
  • Mindestens eine Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann mindestens einen Teil von einem Wafer-Substrat wie oben beschrieben aufweisen. Alternativ dazu, kann jede der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mindestens einen Teil von einem Wafer-Substrat aufweisen. Mindestens eine Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann einen oder mehr elektronische Schaltkreise, gebildet innerhalb des Wafer-Substrats, aufweisen, z.B. welche die bereits mittels eines früheren Front-End-Prozess gebildet wurden. Mindestens eine Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann mindestens einen Teil von einem Leistungshalbleiter-Chip aufweisen, wobei der Leistungshalbleiter-Chip mindestens eine Leistungshalbleiter-Vorrichtung aufweist aus der Gruppe, die aufweist oder besteht aus: einen
    Leistungsfeldeffekttransistor, einen
    Leistungsbipolartransistor mit isolierter Gate-Elektrode, einen Thyristor, einen Metall-Oxid-Halbleiter (MOS)-gesteuerten Thyristor, einen Silizium-gesteuerten Gleichrichter, eine Leistungs-Schottky-Diode, eine Siliziumcarbiddiode und/oder eine Galliumnitrid-Vorrichtung.
  • Es versteht sich, dass eine Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n nicht auf
    Leistungshalbleiter-Vorrichtungen beschränkt sein können, sondern auch Logik-Vorrichtungen, z.B. einen
    Anwendungsspezifischen integrierten Chip (ASIC), z.B. einen Treiber, z.B. eine Steuerung (bzw. eine Regelung), z.B. einen Sensor, aufweisen kann.
  • Mindestens ein Die 1021 der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann eine Oberseite 1081 aufweisen. Die Oberseiten 1081, 1082, 1083, 1084, ..., 108n können durch Bezugnahme auf die Seiten der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n verstanden werden, welche ein oder mehr Kontaktstellen
    (Kontaktpads) 1141, 1142, 1143, 1144, ..., 114n oder elektrische Kontakte tragen, wobei Bondkontaktstellen (Bonding Pads) oder elektrische Verbindungen angebracht werden können. Die
    Oberseiten 1081, 1082, 1083, 1084, ..., 108n können durch Bezugnahme auf die Seiten der Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n verstanden werden, welche meistens mittels Metallisierungsschichten (welche während eines vorangegangenen Back-End-of-Line BEOL Prozesses gebildet wurden) bedeckt sind.
  • Die Oberseiten 1081, 1082, 1083, 1084, ..., 108n können einer Richtung zugewandt sein, die im Wesentlichen entgegengesetzt einer Richtung ist, der die Unterseiten 1121, 1122, 1123, 1124, ..., 112n zugewandt sind.
  • Ein oder mehr elektronische Schaltkreise, gebildet in einer Mehrzahl von Dies 1021, 1022, 1023, ..., 102n können an den Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n gebildet werden.
  • Die Oberseiten 1081, 1082, 1083, 1084, ..., 108n können auch als eine „erste Seite“, eine „Vorderseite“ oder eine „obere Seite“ der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n bezeichnet werden. Die Begriffe „Oberseite“, „erste Seite“, „Vorderseite“ oder „obere Seite“ können im Folgenden untereinander austauschbar (bzw. synonym) verwendet werden. Die Unterseiten 1121, 1122, 1123, 1124, ..., 112n können auch als eine „zweite Seite“ oder eine „Rückseite“ der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n bezeichnet werden. Die Begriffe „zweite Seite“, „Rückseite“ oder „untere Seite“ können im Folgenden untereinander austauschbar (bzw. synonym) verwendet werden.
  • Der Träger 104 kann ein Material aufweisen, wobei das Material mindestens eines der aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe aufweist oder besteht aus: Metall, Kunststoff und/oder Glas. Im Allgemeinen kann das Material ein elektrisch leitfähiges und/oder ein elektrisch isolierendes Material aufweisen.
  • Der Träger 104 kann eine im Wesentlichen ebene Trägerstruktur bereitstellen über welcher eine Mehrzahl von Dies 1021, 1022, 1023, ..., 102n angeordnet werden kann, so dass die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n im Wesentlichen miteinander eben angeordnet werden kann.
  • 2A bis 2I zeigen, dass eine Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über einem Träger 104 angeordnet sein kann, wobei die Vorderseiten, d.h. die Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, dem Träger 104 zugewandt sein können. Die Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n können über einer ersten Trägerseite 116 platziert werden, wobei die Oberseiten 1081, 1082, 1083, 1084, ..., 108n der ersten Trägerseite 116 zugewandt sein können. Deshalb können die Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und die Oberseiten 1181, 1182, 1183, 1184, ..., 118n der elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n im Wesentlichen eben miteinander über dem Träger 104 angeordnet werden. Verschiedene Ausführungsformen sind jedoch nicht darauf beschränkt, alle aus der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, so Anzuordnen, dass ihre Vorderseiten (z.B. eine Seite der Dies, welche bereits (nicht notwendigerweise komplett) in diesem Stadium bearbeitet ist), dem Träger 104 zugewandt sind.
  • Gemäß verschiedenen anderen Ausführungsformen, in welchen die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 angeordnet sind, können das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 aufweisen, wobei mindestens ein Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Vorderseiten, d.h. den Oberseiten 1081, 1082, 1083, 1084, ..., 108n über dem Träger 104 angeordnet sind.
  • Gemäß verschiedenen anderen Ausführungsformen kann das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104, das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 aufweisen, wobei mindestens ein Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten (z.B. jene Seiten, welche in diesem Stadium noch nicht bearbeitet sind und welche gegenüber den entsprechenden Vorderseiten liegen.), d.h. den Oberseiten 1121, 1122, 1123, 1124, ..., 112n, über dem Träger 104 angeordnet sind.
  • Gemäß verschiedenen anderen Ausführungsformen kann das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104, das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 aufweisen, wobei mindestens ein Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten über dem Träger 104 angeordnet sind und mindestens ein anderer Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Vorderseiten über dem Träger 104 angeordnet sind.
  • Gemäß verschiedenen anderen Ausführungsformen kann das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104, das Anordnen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 aufweisen, wobei mindestens ein Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Längsseiten, z.B. einer oder mehr Seitenwänden, über dem Träger 104 angeordnet sind und/oder mindestens ein anderer Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Vorderseiten über dem Träger 104 angeordnet sind und/oder mindestens ein Teil der der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten über dem Träger 104 angeordnet sind. Die Längsseiten eines Dies kann sich auf die Seiten zwischen einer Die-Oberseite 108 und einer Die-Unterseite 112 beziehen. Verschiedene andere Ausführungsformen sind in den 4A bis 4D gezeigt.
  • Es versteht sich, dass die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n auch Unterseiten 1221, 1222, 1223, 1224, ..., 122n aufweisen können, wobei die Unterseiten 1221, 1222, 1223, 1224, ..., 122n einer Richtung zugewandt sein können, gegenüberliegend der Richtung, welcher die Oberseiten 1181, 1182, 1183, 1184, ..., 118n zugewandt sind. Die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n können auch eine Dicke aufweisen, welche geringer ist, als die Dicke der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n. Die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n können eine Dicke aufweisen, welche im Wesentlichen gleich der einer später gewünschten Dicke der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n ist. Eine oder mehr oder alle der elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n können eine Dicke (von der Oberseite bis zur Unterseite) aufweisen, die in einem Bereich von ungefähr 10 µm bis zu ungefähr 300 µm liegt, die z.B. in einem Bereich von ungefähr 25 µm bis zu ungefähr 250 µm liegt, die z.B. in einem Bereich von ungefähr 50 µm bis zu ungefähr 100 µm liegt.
  • In 220, kann die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n gemeinsam mit einem Verkapselungsmaterial 107 über dem Träger 104 gebildet (bzw. gemoldet, beispielsweise vergossen) werden. Zum Beispiel kann die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit dem gleichen Verkapselungsmaterial 107 über dem gleichen Träger 104 bedeckt werden. Die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann mit dem gleichen Verkapselungsmaterial 107 in einem einzelnen Prozess bedeckt werden oder alternativ dazu in einer Mehrzahl von Prozessen. Die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann mittels des gleichen Prozesses oder der gleichen Prozesse bedeckt werden.
  • Das Verkapselungsmaterial 107 kann über dem Träger 104 abgeschieden werden, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mittels des Verkapselungsmaterials 107 bedeckt werden kann, wodurch eine Struktur 124 gebildet wird, die das Verkapselungsmaterial 107 und die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n aufweist. Die Struktur 124 kann ferner die Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n, zumindest teilweise von dem Verkapselungsmaterial 107 umgeben, aufweisen.
  • Das Verkapselungsmaterial 107 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: gefülltes oder ungefülltes Epoxid, vorimprägnierte Faserverbundwerkstoffe, verstärkte Fasern, ein Laminat, ein Vergussmaterial, ein duroplastisches Material, ein thermoplastisches Material, Füllstoffpartikel, ein Faser-verstärktes Laminat, ein Faser-verstärktes Polymerlaminat und/oder ein Faser-verstärktes Polymerlaminat mit Füllstoffpartikeln.
  • Das Verkapselungsmaterial 107 kann über den Unterseiten 1121, 1122, 1123, 1124, ..., 112n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n abgeschieden werden. Das Verkapselungsmaterial 107 kann zwischen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n abgeschieden werden. Zum Beispiel kann das Verkapselungsmaterial 107 zwischen einem ersten Die, z.B. dem Die 1021, und einem zweiten Die, z.B. dem Die 1022, abgeschieden werden. Anders ausgedrückt, kann das Verkapselungsmaterial 107 in die Zwischenräume zwischen benachbarten Dies der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n abgeschieden werden, z.B. zwischen einem ersten Die, z.B. dem Die 1021, und einem zweiten Die, z.B. dem Die 1022, zwischen einem zweiten Die, z.B. dem Die 1022, und einem dritten Die, z.B. dem Die 1023 und so weiter. Ferner kann das Verkapselungsmaterial 107 in die Zwischenräume zwischen der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und der Mehrzahl von elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n abgeschieden werden, z.B. zwischen einem ersten Die, z.B. dem Die 1021, und einem ersten elektrisch leitfähigen Block 1061, z.B. zwischen einem ersten elektrisch leitfähigen Block 1061 und einem zweiten Die, z.B. dem Die 1022, und so weiter. Die Seiten der Dies, angeordnet auf dem Träger 104, z.B. die Oberseiten und/oder die Unterseiten und/oder die Längsseiten, angeordnet auf dem Träger 104, können im Wesentlichen frei von dem Verkapselungsmaterial 107 sein. Wie in 2B gezeigt, können die Oberseiten 1081, 1082, 1083, 1084, ..., 108n auf dem Träger 104 angeordnet werden, wobei die Oberseiten 1081, 1082, 1083, 1084, ..., 108n im Wesentlichen frei von dem Verkapselungsmaterial 107 sein können.
  • Es versteht sich, dass die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n eine Anordnung (bzw. ein Array) einer Mehrzahl von Dies 1021, 1022, 1023, ..., 102n aufweisen kann, z.B. ein 1 x n dimensionales Array einer Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, z.B. ein m x n (wobei m, n jeweils ganze Zahlen sind) dimensionales Array einer Mehrzahl von Dies 1021, 1022, 1023, ..., 102n. Es versteht sich auch, dass die Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n eine gestapelte Anordnung aufweisen kann, z.B. ein gestapeltes Array z.B. eines m x n (wobei jeweils m, n jeweils ganze Zahlen sind) dimensionalen Arrays einer Mehrzahl von Dies 1021, 1022, 1023, ..., 102n. Deshalb kann das Verkapselungsmaterial 107 zwischen angrenzende (bzw. benachbarte) Zeilen und/oder Spalten der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n abgeschieden werden. Das Verkapselungsmaterial 107 kann zumindest teilweise jeden Die der Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n umgeben. Das Verkapselungsmaterial 107 kann über den
    Unterseiten 1121, 1122, 1123, 1124, ..., 112n und über einer oder mehr Seitenwänden der Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n gebildet werden. Die eine oder die mehreren Seitenwände können sich auf die Seiten der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n beziehen, die sich zwischen den
    Oberseiten 1081, 1082, 1083, 1084, ..., 108n und den Unterseiten 1121, 1122, 1123, 1124, ..., 112n erstrecken.
  • Es versteht sich, dass die Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n über einem gemeinsamen Träger 104 angeordnet werden kann. Ferner kann das Verkapselungsmaterial 107, z.B. zum Bedecken, über der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n in einem Stapelverarbeitungsprozess (bzw. Chargenverarbeitungsprozess) abgeschieden werden, z.B. gleichzeitig (bzw. simultan). Der Stapelverarbeitungsprozess, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n eingebettet werden kann, z.B. bedeckt, zusammen mit dem Verkapselungsmaterial 107, anstatt einzeln (bzw. individuell) behandelt, z.B. bedeckt, zu werden, kann als ein gemeinsamer Formprozess bezeichnet werden, wobei die Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n zusammengehalten werden kann in einer einzelnen Struktur 124 mittels des Verkapselungsmaterials 107.
  • Nach dem Abscheiden oder Aufbringen des Verkapselungsmaterials 107 über der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und den elektrisch leitfähigen Blöcken 1061, 1062, 1063, ..., 106n, kann der Träger 104 entfernt werden. Die Struktur 124, welche die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n und das Verkapselungsmaterial 107 aufweist, kann abgezogen werden, z.B. abgelöst werden von dem Träger 104. Die Struktur 124 kann einen re-konstituierten Wafer aufweisen, der eine Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, wahlweise die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n und das Verkapselungsmaterial 107, aufweist, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und wahlweise die elektrisch leitfähigen Blöcke 1061, 1062, 1063, ..., 106n gemeinsam gebildet (bzw. gemoldet, beispielsweise vergossen), z.B. bedeckt, mittels des Verkapselungsmaterial 107, werden können. Die Seiten der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, angeordnet über dem Träger 104, d.h. die dem Träger 104 zugewandt sind, können im Wesentlichen miteinander eben angeordnet werden und können für anschließende Prozesse im Wesentlichen frei von dem Verkapselungsmaterial 107 sein. Zum Beispiel zeigt die Struktur 124 in 2B, dass die Struktur 124 einen re-konstituierten Wafer aufweisen kann, der die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, die elektrisch leitfähige Blöcke 1061, 1062, 1063, ..., 106n und das Verkapselungsmaterial 107 aufweist, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und die elektrisch leitfähige Blöcke 1061, 1062, 1063, ..., 106n gemeinsam gebildet (bzw. gemoldet, beispielsweise vergossen), z.B. bedeckt, werden können mittels des Verkapselungsmaterials 107 und wobei die Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und die Oberseiten 1181, 1182, 1183, 1184, ..., 118n der elektrisch leitfähige Blöcke 1061, 1062, 1063, ..., 106n im Wesentlichen miteinander eben angeordnet werden können und wobei die Oberseiten 1081, 1082, 1083, 1084, ..., 108n und die Oberseiten 1181, 1182, 1183, 1184, ..., 118n der elektrisch leitfähige Blöcke 1061, 1062, 1063, ..., 106n für anschließende Prozesse im Wesentlichen frei sind von dem Verkapselungsmaterial 107.
  • Die Struktur 124 kann auch als eine „Wafer-Ebene-Gehäuse“ (bzw. Wafer-Level-Package), ein „eingebettetes Wafer-Ebene-Gehäuse“ und/oder ein „re-konstituierter Wafer“ bezeichnet werden. Die Begriffe können im Folgenden untereinander austauschbar (bzw. synonym) verwendet werden.
  • Anschließend, in 210, können Umverdrahtungsschichten und Passivierungsschichten über den Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n abgeschieden werden. Es versteht sich, dass der Prozess 230 wahlweise in diesem Stadium in dem Prozess ausgeführt werden kann, d.h. vor dem Prozess 240, allerdings kann gemäß verschiedenen Ausführungsformen der Prozess auch nach dem Prozess 240 ausgeführt werden.
  • Eine elektrisch isolierende Schicht 126 kann über einer Vorderseite, d.h. den Oberseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und/oder über den Oberseiten 1181, 1182, 1183, 1184, ..., 118n der elektrisch leitfähige Blöcke 1061, 1062, 1063, ..., 106n, abgeschieden werden.
  • Eines oder mehr Durchgangslöcher (bzw. through-holes) können in der elektrisch isolierende Schicht 126 über einer Vorderseite, d.h. einer Oberseite 1081 von mindestens einem Die 1021 aus der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, gebildet werden. Ein elektrisch leitfähiges Material 128 kann über dem elektrisch isolierenden Material 126 und in das eine oder die mehreren Durchgangslöcher abgeschieden werden, wobei das elektrisch leitfähige Material 128 den mindestens einen Die 1021 elektrisch kontaktiert.
  • Das elektrisch leitfähige Material 128 kann ein oder mehr elektrische Kontaktstellen (bzw. Pads) 1141, gebildet über der Vorderseite, d.h. der Oberseite 1081, des mindestens einen Die 1021, elektrisch kontaktieren.
  • Es kann auch möglich sein, das eine oder die mehreren Durchgangslöcher in der elektrisch isolierenden Schicht 126 über einer Vorderseite 1081 des mindestens einen Die 1021 der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und dem mindestens einen elektrisch leitfähigen Block 1061 zu bilden. Es kann auch möglich sein, das elektrisch leitfähige Material 128 über der elektrisch isolierenden Schicht 126 und in dem einen oder den mehreren Durchgangslöchern abzuscheiden, wobei das elektrisch leitfähige Material 128 in mindestens einem Durchgangloch den mindestens einen Die 1021 elektrisch kontaktiert und wobei das elektrisch leitfähige Material 128 in mindestens einem anderen Durchgangsloch mindestens einen elektrisch leitfähigen Block 1061 elektrisch kontaktiert. Das Abscheiden von dem elektrisch leitfähigen Material 128 kann auch als ein Bildungsprozess von einer Umverdrahtungsschicht (redistribution layer, RDL) bezeichnet werden.
  • Gemäß einer Ausführungsform, kann das Verfahren ferner das Abscheiden des elektrisch leitfähigen Materials 128 über mindestens einer Seite, z.B. einer Seite 132 und/oder einer Seite 136 der Struktur 124 aufweisen, wobei das elektrisch leitfähige Material 128 dicker sein kann als ein späterer (bzw. ein möglicher) gedünnter Bereich 138 der Struktur 124. Der gedünnte Bereich 138 kann in einem Prozess 240 gebildet werden. Die Dicke der Umverdrahtungsschicht RDL kann größer als die Dicke der gedünnten Dies 1021, 1022, 1023, ..., 102n sein. In verschiedenen Ausführungsformen kann die Dicke der Umverdrahtungsschicht RDL in einem Bereich von mehr als z.B. ungefähr 5 µm liegen, z.B. in einem Bereich von mehr als ungefähr 10 µm liegen, z.B. in einem Bereich von mehr als ungefähr 20 µm liegen, z.B. in einem Bereich von mehr als ungefähr 30 µm liegen, z.B. in einem Bereich von mehr als ungefähr 40 µm liegen, z.B. in einem Bereich von mehr als ungefähr 50 µm liegen. In einigen Ausführungsformen kann die Umverdrahtungsschicht RDL auch (bzw. sogar) als ein Stabilisierungsträger für die gedünnten Dies 1021, 1022, 1023, ..., 102n wirken (bzw. fungieren).
  • Der eine oder die mehreren Bereiche des elektrisch leitfähigen Materials, abgeschieden über der elektrisch isolierenden Schicht 126, können selektiv entfernt werden.
  • Deshalb können ein oder mehr Teile 128, d.h. eine Umverdrahtungsschicht, über einer ersten Seite 132 des Wafer-Ebene-Gehäuses, d.h. der Struktur 124, gebildet werden, wobei das mindestens eine elektrisch leitfähige Teil 128 von dem einen oder den mehreren elektrisch leitfähigen Teilen mit dem ersten Die 1021 elektrisch kontaktiert sein kann.
  • Andere Bereiche (bzw. Flächen), z.B. Oberflächenbereiche der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, die nicht von dem einen oder den mehreren Kontaktstellen (bzw. Kontaktpads) 1141, 1142, 1143, 1144, ..., 114n bedeckt sind, können mit dem elektrisch isolierenden Material 126 bedeckt werden, so dass die anderen Bereiche der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n von ihrer Umgebung elektrisch isoliert sind. Zum Beispiel, können der mindestens eine oder die mehreren Dies, z.B. im Wesentlichen alle der Dies der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, mit dem Verkapselungsmaterial 107 auf deren Unterseiten 1121, 1122, 1123, 1124, ..., 112n und auf deren Seitenwänden bedeckt sein. Die elektrisch isolierende Schicht 126 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Siliziumdioxid, Siliziumnitrid, Polyimid und/oder ein Epoxid-basierendes Material. Die elektrisch isolierende Schicht 126 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: gefülltes oder ungefülltes Epoxid, vorimprägnierte Verbundfaserwerkstoffe, verstärkte Fasern, ein Laminat, ein Vergussmaterial, ein duroplastisches Material, ein thermoplastisches Material, Füllstoffpartikel, ein Faser-verstärktes Laminat, ein Faser-verstärktes Polymerlaminat und/oder ein Faser-verstärktes Laminat mit Füllstoffpartikeln.
  • Es versteht sich auch, dass die über den Dies gebildeten Kontaktstellen auch voneinander elektrisch isoliert sein können. Unter Verwendung des Die 1021 als ein Beispiel kann das elektrisch isolierende Material (nicht dargestellt) über und/oder auf der Oberseite 1081 gebildet werden, wobei das elektrisch isolierende Material, z.B. ein dielektrisches Material, über Bereichen der Oberseite 1081, die nicht von dem einen oder den mehreren Kontaktstellen 1141 bedeckt sind, abgeschieden werden. Wenn mehr als eine Kontaktstelle 1141 über einer Oberseite 1081 gebildet werden, kann deshalb jeder der einen oder der mehreren Kontaktstellen 1141 voneinander elektrisch isoliert sein. Zum Beispiel, kann eine erste Kontaktstelle von der einen oder den mehreren Kontaktstellen 1141 von einer zweiten Kontaktstelle von der einen oder mehreren Kontaktstellen 1142 mittels eines elektrisch isolierenden Materials, z.B. ein über der Oberseite 1081 gebildetes Siliziumdioxid, elektrisch isoliert sein.
  • Das eine oder die mehreren elektrisch leitfähigen Teile 128, z.B. ein elektrisch leitfähiges Material und alle anderen, nicht in den Zeichnungen enthaltenen, elektrisch leitfähigen Teile, können in einem einzelnen (gemeinsamen) Prozess, gemäß mindestens einem der folgenden Verfahren, abgeschieden werden, zum Beispiel mittels galvanischer Abscheidung, Elektroplattierung (bzw. Galvanisierung), galvanischer Beschichtung, Verdampfung (bzw. Evaporation), Sputtern und/oder chemischer Abscheidung, z.B. chemischer Gasphasenabscheidung, z.B. Plasma-verstärkter chemischer Gasphasenabscheidung.
  • Der eine oder die mehreren elektrisch leitfähigen Teile, z.B. die elektrisch leitfähigen Teile 128, können mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Wolfram, Molybdän, Tantal, Titan und/oder Vanadium.
  • Die eine oder die mehreren Kontaktstellen 1141, 1142, 1143, 1144, ..., 114n können mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Wolfram, Molybdän, Tantal, Titan und/oder Vanadium.
  • Das eine oder die mehreren elektrisch leitfähigen Teile 128 können mindestens ein Teil aus der folgenden Gruppe von elektrisch leitfähigen Teilen, wobei die Gruppe aufweist oder besteht aus: Drähte, elektrisch leitfähige Drähte, Verbindungsdrähte (beispielsweise Bond-Drähte), Clips, elektrisch leitfähige Clips und/oder galvanisch abgeschiedene Verbindungen (beispielsweise Interconnects). Das eine oder die mehreren elektrisch leitfähigen Teile 128 in der Form von Drähten können an Chipkontakte, z.B. das eine oder die mehreren Kontaktstellen 1141, 1142, 1143, 1144, angehaftet (bzw. geklebt) werden, mittels eines elektrisch leitfähigen Klebemittels, z.B. einem Lötmetall, z.B. einem Leichtlötmetall, z.B. einem Diffusionslötmetall, z.B. einer Paste, z.B. einem elektrisch leitfähigen Kleber und/oder z.B. einer Plasmaabscheidung.
  • Anschließend kann eine Passivierungsschicht 134 über der Strukturoberseite 132 abgeschieden werden. Die Passivierungsschicht 134 kann über dem Verkapselungsmaterial 107 über der Strukturoberseite 132 abgeschieden werden. Die Passivierungsschicht 134 kann über dem einen oder den mehreren elektrisch leitfähigen Teilen 128 abgeschieden werden. Die Passivierungsschicht 134 kann abgeschieden werden, so dass die Passivierungsschicht 134 zumindest teilweise das eine oder die mehreren elektrisch leitfähigen Teile 128 umgibt, z.B. so dass jedes des einen oder der mehreren elektrisch leitfähigen Teile 128 von seiner Umgebung und voneinander elektrisch isoliert ist.
  • Die Passivierungsschicht 134 kann ein elektrisch isolierendes Material aufweisen. Die Passivierungsschicht 134 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Siliziumdioxid, Siliziumnitrid, Polyimid und/oder ein Epoxid-basierendes Material. Die Passivierungsschicht 134 kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: gefülltes oder ungefülltes Epoxid, vorimprägnierte Faserverbundwerkstoffe, verstärkte Fasern, ein Laminat, ein Vergussmaterial, ein duroplastisches Material, ein thermoplastisches Material, Füllstoffpartikel, ein Faser-verstärktes Laminat und/oder ein Faser-verstärktes Polymerlaminat mit Füllstoffpartikeln.
  • Da die Struktur 124 zumindest ein Teil von einem Wafer-Ebene-Gehäuse ist, kann das bisherige Verarbeiten und das anschließende Bearbeiten der Dies auf einem einzelnen Wafer-Ebene-Gehäuse durchgeführt werden und nicht auf individuellen Dies. Gemäß verschiedenen Ausführungsformen kann das Wafer-Ebene-Gehäuse, z.B. die Struktur 124, eine Dicke twlp aufweisen, die in einem Bereich von ungefähr 300 µm bis zu ungefähr 2 mm liegt, die z.B. in einem Bereich von ungefähr 400 µm bis zu ungefähr 1 mm liegt, die z.B. in einem Bereich von ungefähr 500 µm bis zu ungefähr 850 µm liegt.
  • In 240 kann das Dünnen des Wafer-Ebene-Gehäuses durchgeführt werden. In 240 kann das Verkapselungsmaterial 107 entfernt werden, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden. Das Entfernen von Verkapselungsmaterial 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, kann das Dünnen des Verkapselungsmaterials 107 und eines Teils der Dies von einer Seite der Struktur 124, gegenüberliegend den Seiten der Mehrzahl von, über dem Träger angeordneten, Dies, aufweisen.
  • Das Dünnen des Wafer-Ebene-Gehäuses kann das Dünnen von Verkapselungsmaterial 107 und von einem Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n von einer Seite der Struktur 124 aufweisen, gegenüberliegend der Vorderseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial 107, dicker als der gedünnte Bereich 138, aufweist, gebildet werden. Nach dem Dünnen, kann die eine oder können die mehreren Unterseiten 1221, 1222, 1223, 1224, ..., 122n der Mehrzahl von elektrisch leitfähigen
    Blöcken 1061, 1062, 1063, ..., 106n angeordnet werden, d.h. gelöst werden von dem Verkapselungsmaterial 107, von einer Seite der Struktur 124, gegenüberliegend den
    Vorderseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n.
  • Der gedünnte Bereich 138 der Struktur 124 kann eine Dicke ttp aufweisen, die in einem Bereich von ungefähr 10 µm bis zu ungefähr 300 µm liegt, die z.B. in einem Bereich von ungefähr 25 µm bis zu ungefähr 250 µm liegt, die z.B. in einem Bereich von ungefähr 50 µm bis zu ungefähr 100 µm liegt.
  • Die Umverdrahtungsschichten, z.B. die elektrisch leitfähigen Teile 128, können dicker als der gedünnte Bereich 138 der Struktur 124 sein und können als ein Unterstützungsträger für die Struktur 124 dienen, so dass ein Durchbiegen und/oder Verbiegen der Struktur 124 verhindert wird.
  • Der zusätzliche Bereich 142 der Wafer-Ebene-Gehäuse, z.B. die Struktur 124, kann eine Dicke tfp aufweisen, die in einem Bereich von ungefähr 300 µm bis zu ungefähr 2 mm liegt, die z.B. in einem Bereich von ungefähr 400 µm bis zu ungefähr 1 mm liegt, die z.B. in einem Bereich von ungefähr 500 µm bis zu ungefähr 850 µm liegt. Die Dicke tfp des zusätzlichen Bereichs 142 kann im Wesentlichen gleich der Dicke des Wafer-Ebene-Gehäuse twp sein
  • Das Dünnen des Verkapselungsmaterials 107 und der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann das Schleifen einer Rückseite 136 der Struktur 124 aufweisen, wodurch das Schleifen das Verkapselungsmaterial 107 von einer Rückseite 136 der Struktur 124 und von einer Rückseite, i.e. von einem Unterseitenbereich 1121, 1122, 1123, 1124, ..., 112n, der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, entfernt.
  • Das Dünnen des Verkapselungsmaterials 107 und der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann das chemische Entfernen einer Rückseite 136 der Struktur 124 aufweisen, wodurch das Verkapselungsmaterial 107 von einer Rückseite 136 der Struktur 124 und von einer Rückseite, d.h. von einem Unterseitenbereich 1121, 1122, 1123, 1124, ..., 112n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, entfernt wird.
  • Das Entfernen von Verkapselungsmaterial 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, kann das Entfernen von Verkapselungsmaterial 107 von einer Seite 136 der Struktur 124 aufweisen, gegenüberliegend den Seiten der Mehrzahl von, über dem Träger 104 angeordneten, Dies (Vorderseiten oder Rückseiten), wodurch ein gedünnter innerer Bereich 138 und ein zusätzlicher äußerer Bereich 142, dicker als der gedünnte innere Bereich 138 der Struktur 124, gebildet werden.
  • Gemäß verschiedenen Ausführungsformen kann das Dünnen von Verkapselungsmaterial 107 und der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n das Dünnen von Verkapselungsmaterial 107 und der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n von einer Seite 136 der Struktur 124 aufweisen, gegenüberliegend den Vorderseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, wenn die Vorderseiten 1081, 1082, 1083, 1084, ..., 108n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n derart angeordnet sind, dass sie dem Träger 104 zugewandt sind. Ein Hohlraum 144 (bzw. eine Kavität) kann in der Struktur 124 gebildet werden, wobei der Hohlraum 144 definiert ist mittels des gedünnten Bereichs 138 und dem zusätzlichen Bereich 142. Anders ausgedrückt, der Hohlraum 144 kann mittels des gedünnten Bereichs 138, z.B. welcher eine Unterseite des Hohlraums 144 bildet, und dem dickeren Verkapselungsmaterial 107 des zusätzlichen Bereichs 142 der Struktur 124, welcher die Seitenwände 146 des Hohlraums 144 bildet, definiert werden.
  • Der zusätzliche Bereich 142 kann im Wesentlichen den gedünnten Bereich 138 umranden (bzw. begrenzen). Wie in 2E gezeigt, kann der gedünnte Bereich 138 einen inneren Umfang ci der Struktur 124 definieren und der zusätzliche Bereich 142 der Struktur 124, der Verkapselungsmaterial 107, dicker als der gedünnte Bereich 138, aufweist, kann einen äußeren Umfang co der Struktur 124 definieren. Es versteht sich, dass verschiedene Ausführungsformen nicht auf kreisförmige (bzw. runde) Substrate 124 beschränkt sind, sondern es können auch Substrate 124 vorgesehen sein, welche quadratisch, rechteckig, polygonal oder dergleichen sind.
  • Die Struktur 124 kann einen Durchmesser aufweisen, der in einem Bereich von ungefähr 25 mm bis zu ungefähr 600 mm liegt, der z.B. in einem Bereich von ungefähr 100 mm bis zu ungefähr 450 mm liegt, der z.B. in einem Bereich von ungefähr 100 mm bis zu ungefähr 350 mm liegt, der z.B. in einem Bereich von ungefähr 200 mm bis zu ungefähr 300 mm liegt.
  • Der innere Umfang ci der Struktur 124 kann einen Umfang eines runden inneren Bereichs oder eines quadratischen inneren Bereichs oder eines rechteckigen inneren Bereichs oder eines polygonalen inneren Bereichs beschreiben (bzw. darstellen). Außerdem kann der äußere Umfang co einen Umfang eines runden äußeren Bereichs oder eines quadratischen äußeren Bereichs oder eines rechteckigen äußeren Bereichs oder eines polygonalen äußeren Bereichs beschreiben (bzw. darstellen). Das Entfernen und/oder Schleifen des inneren Bereichs, so dass ein dünnerer Bereich 138 gebildet wird, kann einen dickeren Verkapselungsmaterialbereich hinterlassen, z.B. der einen dicken Formbereich aufweist, auf z.B. teilweise der Mitte und/oder in einem Randbereich des zusätzlichen Bereichs 142, was die Steifigkeit der Struktur 124 steigert. Die Breite w des zusätzlichen Bereichs 142 kann in einem Bereich von ungefähr 1 mm bis zu ungefähr 5 mm liegen, z.B. in einem Bereich von ungefähr 2 mm bis zu ungefähr 4 mm liegen, z.B. in einem Bereich von ungefähr 2.5 mm bis zu ungefähr 3.5 mm liegen. Die Breite w kann verstanden werden als ein Abstand zwischen dem (z.B. inneren) Umfang ci der Struktur 124 und dem äußeren Umfang co der Struktur 124. Das Entfernen von Verkapselungsmaterial 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, gemäß verschiedenen anderen Ausführungsformen, sind in den 5A bis 5E gezeigt.
  • Gemäß einer Ausführungsform, kann das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, das Dünnen des Verkapselungsmaterials 107 und des einen oder der mehreren Dies 1021, 1022, 1023, ..., 102n von einer Seite 136 der Struktur 124 aufweisen, gegenüberliegend den Seiten des einen oder der mehreren über dem Träger 104 angeordneten Dies, d.h. die Seiten (Vorderseiten und/oder Rückseiten) des einen oder der mehreren Dies an der Seite 132 der Struktur 124, wodurch ein gedünnter äußerer Bereich 138 und ein zusätzlicher innerer Bereich 142, dicker als der gedünnte äußerer Bereich 138 der Struktur 124, gebildet werden.
  • In 250 und 260 kann die elektrisch leitfähige Schicht 148 über dem gedünnten Bereich 138 der Struktur 124 abgeschieden werden, wobei die elektrisch leitfähige Schicht 148 die Rückseiten 1121, 1122, 1123, 1124, ..., 112n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n elektrisch kontaktiert. Die elektrisch leitfähige Schicht 148 kann innerhalb des Hohlraums 144 und über den
    Rückseiten 1121, 1122, 1123, 1124, ..., 112n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n, den Rückseiten, d.h. den Unterseiten 1221, 1222, 1223, 1224, ..., 122n der Mehrzahl von elektrisch leitfähigen
    Blöcken 1061, 1062, 1063, ..., 106n und dem
    Verkapselungsmaterial 107, abgeschieden werden.
  • Die elektrisch leitfähige Schicht 148 kann mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Wolfram, Molybdän, Tantal, Titan und/oder Vanadium.
  • Das Abscheiden der elektrisch leitfähigen Schicht 148 kann das Abscheiden eines ersten elektrisch leitfähigen Schicht 148A aufweisen, welche eine Keimschicht aufweist.
  • Die Keimschicht 148A kann mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aufweist oder besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Wolfram, Molybdän, Tantal, Titan und/oder Vanadium. Die Keimschicht 148A kann einen Dicke aufweisen, die in einem Bereich von ungefähr 1 nm bis zu ungefähr 500 nm liegt, die z.B. in einem Bereich von ungefähr 5 nm bis zu ungefähr 100 nm liegt, die z.B. in einem Bereich von ungefähr 5 nm bis zu ungefähr 25 nm liegt, die z.B. in einem Bereich von ungefähr 5 nm bis zu ungefähr 10 nm liegt.
  • Das Abscheiden der elektrisch leitfähigen Schicht 148 kann ferner das Abscheiden einer zweiten elektrisch leitfähigen Schicht aufweisen, d.h. einer Plattierungsschicht 148B und z.B. das Füllen des Hohlraums 144 mit der Plattierungsschicht 148B aufweisen. Ein Fügeprozess (bzw. Verbindungsprozess) kann derart durchgeführt werden, dass die elektrisch leitfähige Schicht 148, z.B. welche die erste elektrisch leitfähige Schicht 148A und die zweite elektrische Schicht 148B aufweist, mit den
    Rückseiten 1121, 1122, 1123, 1124, ..., 112n der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n und den Rückseiten, d.h. den Unterseiten 1221, 1222, 1223, 1224, ..., 122n, der Mehrzahl von elektrisch leitfähigen
    Blöcken 1061, 1062, 1063, ..., 106n elektrisch verbunden wird.
  • Das Abscheiden der elektrisch leitfähigen Schicht 148 über dem gedünnten Bereich 138 der Struktur 124 kann ferner das elektrische Verbinden einer Seite, z.B. der Rückseite 1121 und/oder der Vorderseite 1081 von mindestens einem Die 1021 mit dem mindestens einen elektrisch leitfähigen Block 1061, z.B. mit der Unterseite 1221 und/oder der Oberseite 1181, mittels der elektrisch leitfähigen Schicht 148 aufweisen. Es versteht sich ferner, dass ein elektrisches Verbinden einer Rückseite 1121 von mindestens einem Die 1021 einen vertikalen (von der Oberseite bis zur Unterseite) Stromfluss durch einen elektronischen Schaltkreis hindurch in den mindestens einen Die 1021, z.B. in eine Leistungsvorrichtung, unterstützt. Der elektrisch leitfähige Block 1061 kann eine Durch-die-Form Durchkontaktierung (through mold via, TMV), z.B. ein TMV durch das Verkapselungsmaterial 107 von der Rückseite 1121 zu der Vorderseite 1181 bereitstellen.
  • Die elektrisch leitfähige Schicht 148 kann über dem gedünnten Bereich 138 der Struktur 124 von dem Hohlraum 144 abgeschieden werden. Die elektrisch leitfähige Schicht 148 kann den Hohlraum 148 mittels eines galvanischen Prozesses füllen.
  • Gemäß anderen Ausführungsformen kann die elektrisch leitfähige Schicht 148 abgeschieden werden mittels mindestens eines Prozesses aus der folgenden Gruppe von Prozessen, wobei die Gruppe aufweist oder besteht aus: galvanische Abscheidung, Elektroplattierung (bzw. Galvanisierung), Plasmaabscheidung, Partikelabscheidung, Löten, elektrolytische Abscheidung, chemische Abscheidung, chemische Gasphasenabscheidung und/oder Plasma-verstärkte chemische Gasphasenabscheidung.
  • Wahlweise kann ein Lötbefestigungsschritt durchgeführt werden. Wenn erforderlich, kann Lötmaterial, z.B. ein Löt-Bump, z.B. eine Lötkugel (bzw. ein Lötpunkt oder Lötperle), welches z.B. eine Weichlot, z.B. eine Diffusionslot, aufweisen kann, über dem einen oder den mehreren elektrisch leitfähigen Teilen 128 abgeschieden werden. Zum Beispiel kann eine Lötkugel mit dem einen oder den mehreren Kontaktstellen 1141 elektrisch verbunden sein. Eine andere Lötkugel kann mit dem elektrisch leitfähigen Block 1061 elektrisch verbunden sein. Die Lötbefestigung kann zum anschließenden elektrischen Verbinden des Chipgehäuses mit einer Leiterplatte (bzw. einer Platine) verwendet werden.
  • In 280 können ein oder mehr Bereiche 152 der elektrisch leitfähigen Schicht 148 von dem gedünnten Bereich 138 der Struktur 124 entfernt werden. Der eine oder die mehreren zum Entfernen vorgesehenen Bereiche 152 können Bereiche des elektrisch leitfähigen Bereichs 148 aufweisen, angeordnet zwischen einem ersten Die-Block-Paar 1541 und einem zweiten Die-Block-Paar 1542. Das erste Die-Block-Paar 1541 kann einen Die, z.B. 1021, und einen elektrisch leitfähigen Block, z.B. 1061 aufweisen, und das zweite Die-Block-Paar 1542 kann einen Die, z.B. 1022, und einen elektrisch leitfähigen Block, z.B. 1062, aufweisen.
  • Der eine oder die mehreren Bereiche 152 der elektrisch leitfähigen Schicht 148 können entfernt werden, z.B. mittels eines Ätzprozesses, z.B. mittels chemischen Ätzen und/oder Plasmaätzen.
  • Die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n kann anschließend getrennt, z.B. vereinzelt, z.B. gesägt, werden durch das Verkapselungsmaterial hindurch. Es versteht sich, dass die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n bei dem einen oder den mehreren entfernten Bereichen 152 getrennt werden kann, d.h. an den Stellen, bei denen der eine oder die mehreren Bereiche 152 der elektrisch leitfähigen Schicht 148 entfernt werden können. Dies kann den Vereinzelungsprozess vereinfachen, wobei die Trennung, z.B. das Vereinzeln und/oder das Sägen nicht durch die elektrisch leitfähige Schicht 148 hindurch durchgeführt werden muss.
  • Als ein Ergebnis können die individualisierten Chipgehäuse 2011, 2012, 2013, ..., 201n gebildet werden, wobei jedes Chipgehäuse einen gedünnten Die aufweist, z.B. einen sehr dünnen Die (weniger als 200 µm dick), z.B. einen ultradünnen Die (weniger als 100 µm dick).
  • 3 zeigt einen Teil eines Chipgehäuses gemäß einer Ausführungsform. 3 zeigt ein eingebettetes Wafer-Ebene-Gehäuse, z.B. eine Embedded-Wafer-Level-Ball Grid Array eWLB Ringkante, d.h. einen zusätzlichen Bereich 142 und einen Stufenbereich, d.h. von einem gedünnten Bereichs 138.
  • 3 zeigt eine Rückseite 136 der Struktur 126 (nach oben weisend, bzw. gerichtet), wobei die Struktur 124 einen zusätzlichen Bereich 142, z.B. einen Ring, aufweisen kann, der das Verkapselungsmaterial 107 und den gedünnten Bereich 138 aufweisen kann. Gemäß verschiedenen Ausführungsformen kann eine Umverdrahtungsschicht 128 vor dem Dünnen des Verkapselungsmaterials und der Mehrzahl von Dies gebildet werden. Wie in 3 gezeigt, kann die Umverdrahtungsschicht 128 zu diesem Zeitpunkt wahlweise vorgesehen sein und kann auf der Seite 132 und/oder der Seite 136 der Struktur zu einem späteren Zeitpunkt hinzugefügt werden, nach dem Dünnen der Struktur 124, z.B. nach dem Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden.
  • 4A bis 4D zeigen Verfahren zum Herstellen eines Chipgehäuses gemäß verschiedenen Ausführungsformen. Die Verfahren, beschrieben gemäß den 4A bis 4D, können eines oder mehr oder alle Merkmale, wie bereits im Zusammenhang mit dem Verfahren 200 beschrieben, aufweisen.
  • 4A zeigt ein Verfahren zum Herstellen eines Chipgehäuses gemäß verschiedenen Ausführungsformen, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 angeordnet werden kann, wobei mindestens ein Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten, d.h. den
    Unterseiten 1121, 1122, 1123, 1124, ..., 112n, über dem Träger 104 angeordnet werden können. Das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, kann das Dünnen des Verkapselungsmaterials 107 und eines Teils der Dies von einer Seite 132 der Struktur 124 aufweisen, welche auf den gleichen Seiten (in diesem Fall die
    Unterseiten 1121, 1122, 1123, 1124, ..., 112n) der, über dem Träger 104 angeordneten, Mehrzahl von Dies gebildet werden können.
  • 4B zeigt ein Verfahren zum Herstellen eines Chipgehäuses gemäß verschiedenen Ausführungsformen, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 angeordnet sein kann, wobei mindestens ein Teil der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten, d.h. den
    Unterseiten 1121, 1122, 1123, 1124, ..., 112n, über dem Träger 104 angeordnet werden können. Das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, kann das Dünnen des Verkapselungsmaterials 107 und eines Teils der Dies von einer Seite 136 der Struktur 124 aufweisen, gegenüberliegend den Seiten, d.h. den
    Unterseiten 1121, 1122, 1123, 1124, ..., 112n der über dem Träger 104 angeordneten Mehrzahl von Dies, gebildet werden können.
  • 4C zeigt ein Verfahren zum Herstellen eines Chipgehäuses gemäß verschiedenen Ausführungsformen, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 angeordnet werden kann, wobei mindestens ein Teil (z.B. 1022, 1023) der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten über dem Träger 104 angeordnet werden können und zumindest ein anderer Teil (z.B. 1021, 1024) der Mehrzahl von Dies 1021, 1022, 1023, ..., 102n mit deren Vorderseiten über dem Träger 104 angeordnet werden können. Das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, kann das Dünnen des Verkapselungsmaterials 107 und eines Teils der Dies (z.B. 1021, 1024) von einer Seite 136 der Struktur 124 aufweisen, wodurch ein gedünnter äußerer Bereich 138 und ein zusätzlicher innerer Bereich 142, dicker als der gedünnte äußere Bereich 138 der Struktur 124, gebildet werden.
  • Es versteht sich, dass deshalb gemäß verschiedenen Ausführungsformen, beide, der gedünnte Bereich 138 und der zusätzliche Bereich 142, der das Verkapselungsmaterial 107 aufweist, mindestens einen Die aufweisen.
  • Gemäß verschiedenen Ausführungsformen kann alternativ dazu das Verkapselungsmaterial 107 und ein Teil der Dies (z.B. 1022, 1023) von der Seite 132 der Struktur 124 gedünnt werden, anstelle der Seite 136 der Struktur 124, wodurch ein gedünnter innerer Bereich 138 und ein zusätzlicher äußerer Bereich 142, dicker als der gedünnte innere Bereich 138 der Struktur 124, gebildet werden.
  • Gemäß verschiedenen Ausführungsformen kann das Verkapselungsmaterial 107 und ein Teil der Dies (z.B. 1022, 1023) von einer Seite 132 der Struktur 124 gedünnt werden, zusätzlich zu dem Dünnen von der Seite 136 der Struktur 124, wodurch ein gedünnter innerer Bereich 138 und ein zusätzlicher äußerer Bereich 142, dicker als der gedünnte innerer Bereich 138 der Struktur 124, gebildet werden.
  • 4D zeigt ein Verfahren zum Herstellen eines Chipgehäuses gemäß verschiedenen Ausführungsformen, wobei die Mehrzahl von Dies 1021, 1022, 1023, ..., 102n über dem Träger 104 angeordnet werden kann, wobei mindestens ein Teil (z.B. 1021, 1022) der Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n mit deren Rückseiten über dem Träger 104 angeordnet werden können und zumindest ein anderer Teil (z.B. 1023) der Mehrzahl von
    Dies 1021, 1022, 1023, ..., 102n mit deren Vorderseiten über dem Träger 104 angeordnet werden können. Das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, kann das Dünnen des Verkapselungsmaterials 107 und eines Teil der Dies (z.B. 1023, 1024) von der Seite 136 der Struktur 124 aufweisen, wodurch ein oder mehr gedünnte Bereiche 138A, 138B und ein oder mehr zusätzliche Bereiche 142A, 142B, dicker als der eine oder die mehreren gedünnten Bereiche 138A, 138B der Struktur 124, gebildet werden.
  • Gemäß verschiedenen Ausführungsformen, beschrieben in Bezug auf 2A bis 2I und 4A bis 4D, können die Umverdrahtungsschichten (welche die elektrisch leitfähigen Teile 128 und/oder die Passivierungsschicht 134 aufweisen) vor und/oder nach dem Dünnen des Verkapselungsmaterials und der Mehrzahl von Dies gebildet werden.
  • Ferner kann ein Metallisierungsprozess, z.B. das Bilden von Umverdrahtungsschichten (welche die elektrisch leitfähigen Teile 128 und/oder die Passivierungsschicht 134 aufweisen), z.B. das Bilden der elektrisch leitfähigen Schicht 148, kann es ermöglichen ein beidseitiges Bearbeiten (z.B. eine Metallisierung), über der Seite 132 und/oder der Seite 136 der Struktur 124 vor und/oder nach dem Dünnen, durchzuführen.
  • 5A bis 5E zeigen Verfahren zum Herstellen eines Chipgehäuses gemäß verschiedenen Ausführungsformen. Die Verfahren, beschrieben gemäß 5A bis 5E, können ein oder mehr oder alle Merkmale, bereits beschrieben in Bezug auf das Verfahren 200, aufweisen.
  • Wie in 5A gezeigt, kann das Entfernen des Verkapselungsmaterials 107 das Bilden eines gedünnten Bereichs 138 der Struktur 124 und eines zusätzlichen Bereichs 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, aufweisen, wodurch ein gedünnter innerer Bereich 138 (z.B. ein Hohlraum 144) und ein zusätzlicher äußerer Bereich 142, dicker als der gedünnte innere Bereich 138 der Struktur 124, gebildet werden.
  • Wie in 5A gezeigt, können verschiedene Ausführungsformen nicht darauf beschränkt sein, kreisförmige (bzw. runde) Substrate 124 aufzuweisen, sondern können auch Substrate 124 aufweisen, welche quadratisch, rechteckig oder polygonal sind. Deshalb kann ein innerer Umfang ci der Struktur 124 einen Umfang eines runden inneren Bereichs oder eines quadratischen inneren Bereichs oder eines rechteckigen inneren Bereichs oder eines polygonalen inneren Bereichs beschreiben (bzw. darstellen). Ferner kann ein äußerer Umfang co der Struktur 124 einen Umfang eines runden äußeren Bereichs oder eines quadratischen äußeren Bereichs oder eines rechteckigen äußeren Bereichs oder eines polygonalen äußeren Bereichs beschreiben (bzw. darstellen).
  • Wie in 5B gezeigt, kann gemäß verschiedenen Ausführungsformen das Entfernen des Verkapselungsmaterials 107 das Bilden eines gedünnten äußeren Bereichs 138 (beschrieben bzw. dargestellt mittels eines äußeren Umfangs co) der Struktur 124 und eines zusätzlichen inneren Bereichs 142 (beschrieben bzw. dargestellt mittels eines inneren Umfangs ci) der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte äußere Bereich 138 der Struktur.
  • Wie in 5C und 5D gezeigt, kann gemäß verschiedenen Ausführungsformen das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 und ein zusätzlicher Bereich 142, dicker als der gedünnte Bereich 138 der Struktur 124, gebildet werden, nicht darauf beschränkt sein aufzuweisen das Bilden eines definierten inneren Bereichs und eines geschlossenen Rahmens und/oder den inneren Bereich vollständig umgebend. Das Entfernen des Verkapselungsmaterials 107 kann aufweisen das Bilden eines gedünnten Bereichs 138 der Struktur 124 auf einem oder mehr Randbereichen der Struktur 124 und das Bilden eines oder mehr zusätzlicher Bereiche 142 auf einem oder mehr anderer Randbereiche der Struktur 124.
  • Wie in 5E gezeigt, kann gemäß verschiedenen Ausführungsformen das Entfernen des Verkapselungsmaterials 107, wodurch ein gedünnter Bereich 138 der Struktur 124 und ein zusätzlicher Bereich 142 der Struktur 124, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich 138, gebildet werden, das Dünnen des Verkapselungsmaterials 107 und eines Teils der Dies (z.B. 1023, 1024) aufweisen, von der Seite 132 und/oder der Seite 136 der Struktur 124, wodurch ein oder mehr Bereiche 138A, 138B und ein oder mehr Bereiche 142A, 142B, dicker als der eine oder die mehreren Bereiche 138A, 138B, der Struktur 124 gebildet werden.
  • 6 zeigt ein Verfahren 600 zum Herstellen eines Chipgehäuses gemäß einer Ausführungsform. Das Verfahren 600 kann aufweisen:
    • Anordnen einer Mehrzahl von Dies über einem Träger (in 610);
    • Abscheiden von Verkapselungsmaterial über dem Träger, wobei die Mehrzahl von Dies mittels des Verkapselungsmaterials bedeckt sind, wodurch eine Struktur gebildet wird, die das Verkapselungsmaterial und die Mehrzahl von Dies aufweist (in 620); und
  • Bilden einer oder mehr elektrischer Verbindungen über einer ersten Seite der Mehrzahl von Dies vor dem Dünnen des Verkapselungsmaterials und der Mehrzahl von Dies von einer zweiten Seite der Struktur, gegenüberliegend der ersten Seite der Mehrzahl von Dies (in 630).
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Wafer-Ebene-Gehäuses, wobei die ultradünnen Chips nicht notwendigerweise individuell bearbeitet werden müssen. Da ferner die Abscheidung von elektrisch leitfähigem Material, z.B. von elektrisch leitfähigen Teilen 128, z.B. von einer elektrisch leitfähigen Schicht 148, auf beiden Seiten der Dies durchgeführt werden kann, mittels Abscheidens galvanischer Kontakte, kann die Verwendung von Lötmaterialien und/oder Kleber vermieden werden.
  • Ferner kann das Die-Anbringen (bzw. das Die-Befestigen), d.h. der Prozess des Platzierens der Dies in einem Gehäuse, bei Zimmertemperatur durchgeführt werden und kann eine höhere Platzierungsgenauigkeit erzielen. Deshalb kann ferner das Bearbeiten viel günstiger sein und mit einem höheren Ausrichtungsertrag. Ferner können Komponenten mit kleineren Strukturgrößen in einem oder mehr gemeinsamen Prozessen, z.B. einem Einzelprozess, neu zusammen verdrahtet werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Gehäuses, wobei die ungedünnten Chips, z.B. Leistungschips, individualisiert und in einem Wafer-Gehäuse zusammen mit elektrisch leitfähigen Kontakten, z.B. elektrisch leitfähige Blöcke, eingebettet werden können. Dem folgend, kann die aktive Chipseite neu verdrahtet werden unter Verwendung von Dünn- oder Dickschichttechniken. Wahlweise kann das Schleifen der Rückseite bis zu einer Dicke erfolgen, worin die Struktur, d.h. das Wafer-Gehäuse, bearbeitet werden kann. Das Schleifen kann derart erfolgen, so dass eine Steifigkeits-unterstützende Struktur verwendet werden kann, so dass der geschliffene Bereich unterstützt wird. Ein Silizium-Schaden-Ätzen kann wahlweise durchgeführt werden. Eine Keimschicht, z.B. eine Kupfer-Keimschicht, kann abgeschieden werden. Wahlweise kann ein Strukturieren der Keimschicht durchgeführt werden. Mindestens eines von einem Kupferpulver und/oder einer Verkupferung (bzw. Kupferplattierung) und/oder einer Kupferpaste kann angewendet werden. Ein galvanischer Prozess kann erfolgen, so dass die Verbindung gebildet wird. Das Strukturieren der Struktur, z.B. des Wafer-Ebene-Gehäuses, und das Ätzen der Kupferschicht können durchgeführt werden. Das Individualisieren des Wafer-Ebene-Gehäuses kann durchgeführt werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Gehäuses, wobei ein Wafer, z.B. ein Siliziumwafer, der einen Durchmesser von ungefähr 150 mm, 200 mm oder 300 mm aufweist, kann ausschließlich auf der aktiven Seite für die Leistungselektronik, ohne einen Rückseitenprozess, bearbeitet werden. Die Individualisierung kann an dem ungedünnten Wafer durchgeführt werden und ein „Pick-and-Place“ von dicken Chips kann durchgeführt werden, unter Verwendung von schnellen Standardmaschinen (Flip-Chip-Bond oder SMT-Bestücker). Anschließende Prozesse können in einem Verkapselungsmaterial, z.B. (eWLB200, eWLB300 oder eWLB3002), z.B. mittels Umhüllens der Chips, z.B. mit dem Verkapselungsmaterial 107, wie in 220 beschrieben, durchgeführt werden. Die Umverdrahtungsschichten RDL können auf der aktiven Chipseite, wie in 230 beschrieben, abgeschieden werden. Das Dünnen eines Wafer-Ebene-Gehäuses, z.B. des Kunststoff-Wafers, kann wie in 240 beschrieben, durchgeführt werden. Ein zusätzliches Dünnen von Chips kann mit einem Ätzen durchgeführt werden. Das Rückseitenbearbeiten, aufweisend die Abscheidung von galvanischen Kontakten, z.B. Kupferkontakten, kann wie in 250 bis 270 beschrieben, durchgeführt werden. Lötkugeln und/oder Löt-Bumps können angewendet werden, z.B. elektrisches kontaktieren mit der Umverdrahtungsschicht RDL, z.B. der elektrisch leitfähigen Teile 128. Ein Prüflasermarkieren kann durchgeführt werden. Das Vereinzeln der Wafer-Ebene-Gehäuse kann durch das Verkapselungsmaterial 107 hindurch, z.B. durch Kunststoff, durchgeführt werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches eine Stabilisierung eines dünneren Bereichs, z.B. eines dünneren verkapselten Wafers und/oder eines Panels mittels einer Durchführung (bzw. Anwendung) eines Rings auf dem Kunststoff, bereitstellt. Das Dünnen in einem Gehäuse, z.B. Platzieren dicker Chips in einem Gehäuse, kann schwierig zu erzielen sein für Dicken, die dünner als 300 µm sind, da ein übermäßiges Verbiegen und Durchbiegen auftreten kann.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches das individuelle Bearbeiten ultradünner Chips, z.B. Chips dünner als 100 µm, vermeiden kann.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches das Löten von ultradünnen Chips, z.B. Chips dünner als 100 µm, vermeiden kann.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches möglicherweise geringe, z.B. null, defekte und hohlraumfreie Kontakte, z.B. galvanische Kontakte, die Kupfer aufweisen, anstatt hoher, defekter und hohlraumbelasteter Lötkontakte in der Nähe der Chips, bereitstellen kann.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches eine bessere Wärmeverteilung bereitstellen kann und Hitzepunkte (bzw. hot spots) vermeiden kann.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches ein „Pick-and-Place“ von dicken Chips, z.B. von Chips dicker als 100 µm, aufweist bei Raumtemperatur mit einer höheren Genauigkeit und Geschwindigkeit.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches eine Kante (bzw. einen Rand) verwendet, z.B. eine Kunststoffkante (bzw. einen Kunststoffrand) eines Verkapselungsmaterials, so dass ein Wafer-Ebene-Gehäuse stabilisiert wird, welches ein Panel aufweist, welches zu dünn sein kann, um ohne ein übermäßiges Verbiegen und/oder Durchbiegen gehalten zu werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches eine Kante (bzw. einen Rand) verwendet, z.B. eine dickere Kunststoffkante (bzw. einen dickeren Kunststoffrand), eines Wafer-Ebene-Gehäuses, so dass ein Wafer-Ebene-Gehäuse stabilisiert wird, welches ein Panel aufweist, welches zu dünn sein kann, um ohne ein übermäßiges Verbiegen und/oder Durchbiegen gehalten zu werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, welches einen inneren Bereich eines Wafer-Ebene-Gehäuses verwendet, z.B. eine dickere innere Struktur eines Wafer-Ebene-Gehäuses, so dass ein Wafer-Ebene-Gehäuse stabilisiert wird, welches ein Panel aufweist, welches zu dünn sein kann, um ohne ein übermäßiges Verbiegen und/oder Durchbiegen gehalten zu werden.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, wobei die ultradünnen Chips, z.B. Chips die eine Dicke aufweisen, die in einem Bereich von ungefähr 30 µm bis zu ungefähr 40 µm liegt, getrennt werden können, wenn sie bereits in einem Gehäuse sind, z.B. einem Verkapselungsmaterial, weshalb es die Robustheit und die Ausbeute steigert.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses, wobei das beidseitige (bzw. doppelseitige) Bearbeiten (z.B. eine Metallisierung) verwendet werden kann, zum Freilegen beider Seiten eines Wafer-Ebene-Gehäuses zum Bearbeiten vor und/oder nach dem Dünnen.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Herstellen eines Chip-Gehäuses wobei das Verfahren aufweist: Anordnen einer Mehrzahl von Dies über einem Träger; Abscheiden von Verkapselungsmaterial über dem Träger, wobei die Mehrzahl von Dies mittels des Verkapselungsmaterials bedeckt ist, wodurch eine Struktur gebildet wird, die das Verkapselungsmaterial und die Mehrzahl von Dies aufweist; und
    Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden.
  • Gemäß einer Ausführungsform weist das Anordnen der Mehrzahl von Dies über dem Träger, das Anordnen der Mehrzahl von Dies über dem Träger auf, wobei mindestens ein Teil der Mehrzahl von Dies mit deren Vorderseiten über dem Träger angeordnet ist.
  • Gemäß einer Ausführungsform weist das Anordnen der Mehrzahl von Dies über dem Träger, das Anordnen der Mehrzahl von Dies über dem Träger auf, wobei mindestens ein Teil der Mehrzahl von Dies mit deren Rückseiten über dem Träger angeordnet ist.
  • Gemäß einer Ausführungsform weist das Verfahren ferner das Anordnen einer Mehrzahl von elektrisch leitfähigen Blöcken über dem Träger auf, wobei mindestens ein Die der Mehrzahl von Dies an mindestens einem elektrisch leitfähigen Block von der Mehrzahl von elektrisch leitfähigen Blöcken angrenzend (bzw. benachbart) angeordnet ist.
  • Gemäß einer Ausführungsform weist das Verfahren ferner das Abscheiden des Verkapselungsmaterials auf, wobei die Mehrzahl von elektrisch leitfähigen Blöcken mittels des Verkapselungsmaterials bedeckt ist, wodurch eine Struktur gebildet wird, die das Verkapselungsmaterial, die Mehrzahl von Dies und die Mehrzahl von elektrisch leitfähigen Blöcken aufweist.
  • Gemäß einer Ausführungsform weist das Verfahren ferner auf: das Lösen der Struktur von dem Träger; und das Abscheiden einer elektrisch isolierenden Schicht und eines elektrisch leitfähigen Materials über einer Seite der Mehrzahl von Dies, wobei das elektrisch leitfähige Material mindestens einen Die der Mehrzahl von Dies kontaktiert.
  • Gemäß einer Ausführungsform weist das Verfahren ferner auf: das Lösen der Struktur von dem Träger; und das Abscheiden einer elektrisch isolierenden Schicht über einer Seite der Mehrzahl von Dies; das Bilden von einem oder mehr Durchgangslöchern in die elektrisch isolierende Schicht über der Seite von mindestens einem Die der Mehrzahl von Dies; und das Abscheiden von elektrisch leitfähigem Material über der elektrisch leitfähigen Schicht und in das eine oder die mehreren Durchgangslöcher, wobei das elektrisch leitfähige Material den mindestens einen Die elektrisch kontaktiert.
  • Gemäß einer Ausführungsform weist das Abscheiden von elektrisch leitfähigem Material über der elektrisch isolierenden Schicht und in das eine oder die mehreren Durchgangslöcher, wobei das elektrisch leitfähige Material den mindestens einen Die von der Mehrzahl von Dies elektrisch kontaktiert, das Abscheiden von elektrisch leitfähigem Material auf, über dem elektrisch isolierenden Material und in das eine oder die mehreren Durchgangslöcher, wobei das elektrisch leitfähige Material einen oder mehr elektrische Pads, über der Vorderseite von dem mindestens einen Die gebildet, elektrisch kontaktiert.
  • Gemäß einer Ausführungsform weist das Verfahren ferner ein selektives Entfernen auf, von einem oder mehr Bereichen des elektrisch leitfähigen Materials.
  • Gemäß einer Ausführungsform weist das Abscheiden einer elektrisch isolierenden Schicht und eines elektrisch leitfähigen Materials über einer Seite der Mehrzahl von Dies, wobei das elektrisch leitfähige Material mindestens einen Die der Mehrzahl von Dies kontaktiert, das Abscheiden einer elektrisch isolierenden Schicht und eines elektrisch leitfähigen Materials auf, über einer Seite der Mehrzahl von Dies, wobei das elektrisch leitfähige Material mit mindestens einem Die der Mehrzahl von Dies und mindestens einem elektrisch leitfähigen Block kontaktiert.
  • Gemäß einer Ausführungsform weist das Abscheiden von Verkapselungsmaterial, das Abscheiden eines Verkapselungsmaterials auf, das mindestens ein Material aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe aufweist oder besteht aus: gefülltes und ungefülltes Epoxid, vorimprägnierte Verbundfasern, verstärkte Fasern, Laminat, eine Formmasse, ein duroplastisches Material, ein thermoplastisches Material, Füllpartikel, Faser-verstärktes Laminat, Faser-verstärktes Polymerlaminat und/oder Faser-verstärktes Polymerlaminat mit Füllpartikeln.
  • Gemäß einer Ausführungsform weist das Abscheiden von Verkapselungsmaterial das Abscheiden von Verkapselungsmaterial über einer oder mehr Seitenwänden der Mehrzahl von Dies und zwischen der Mehrzahl von Dies auf.
  • Gemäß einer Ausführungsform weist das Abscheiden von Verkapselungsmaterial das Abscheiden von Verkapselungsmaterial zwischen dem mindestens einen Die und dem mindestens einen elektrisch leitfähigen Block auf.
  • Gemäß einer Ausführungsform weist das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Dünnen des Verkapselungsmaterials und eines Teils der Dies auf, von einer Seite der Struktur, gegenüberliegend den Seiten, der über dem Träger angeordneten Mehrzahl von Dies.
  • Gemäß einer Ausführungsform weist das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Dünnen des Verkapselungsmaterials und eines Bereichs der Dies von einer Seite der Struktur auf, gegenüberliegend den Seiten, der über dem Träger angeordneten Mehrzahl von Dies, wodurch ein gedünnter Bereich der Struktur gebildet wird, wobei der gedünnte Bereich der Struktur eine Dicke aufweist, die in einem Bereich von ungefähr 10 µm bis zu ungefähr 300 µm liegt.
  • Gemäß einer Ausführungsform weist das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Entfernen von Verkapselungsmaterial von einer Seite der Struktur auf, unter Verwendung von mindestens einem der Prozesse aus der folgenden Gruppe von Prozessen, wobei die Gruppe aufweist oder besteht aus: Schleifen, mechanisches Schleifen, chemisches Entfernen, chemisches Ätzen, Plasmaätzen und/oder Entfernen mittels Lasers.
  • Gemäß einer Ausführungsform weist das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Dünnen des Verkapselungsmaterials und der Mehrzahl von Dies auf, wodurch ein gedünnter Hohlraumbereich in der Struktur gebildet wird.
  • Gemäß einer Ausführungsform weist das Verfahren ferner das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und ein zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Dünnen des Verkapselungsmaterials und eines Bereichs der Dies auf, von einer Seite der Struktur, gegenüberliegend den Seiten der Mehrzahl von Dies, angeordnet über dem Träger, wodurch ein gedünnter Bereich und ein zusätzlicher Bereich der Struktur gebildet werden, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, wobei der zusätzliche Bereich im Wesentlichen an den gedünnten Bereich angrenzt.
  • Gemäß einer Ausführungsform weist das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Dünnen des Verkapselungsmaterials und eines Bereichs der Dies auf, von einer Seite der Struktur, gegenüberliegend den Seiten der Mehrzahl von Dies, angeordnet über dem Träger, wodurch eine gedünnter innerer Bereich und ein zusätzlicher äußerer Bereich, dicker als der gedünnte innere Bereich der Struktur, gebildet werden.
  • Gemäß einer Ausführungsform weist das Entfernen von Verkapselungsmaterial, wodurch ein gedünnter Bereich der Struktur und zusätzlicher Bereich der Struktur, der Verkapselungsmaterial aufweist, dicker als der gedünnte Bereich, gebildet werden, das Dünnen des Verkapselungsmaterials und des einen oder der mehreren Dies auf, von einer Seite der Struktur, gegenüberliegend den Seiten des einen oder der mehreren Dies, angeordnet über dem Träger, wodurch ein gedünnter äußerer Bereich und zusätzlicher innerer Bereich, dicker als der gedünnte äußere Bereich der Struktur, gebildet werden.
  • Gemäß einer Ausführungsform weist das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur auf, wobei die elektrisch leitfähige Struktur die Rückseiten der Mehrzahl von Dies kontaktiert.
  • Gemäß einer Ausführungsform weist das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur das Abscheiden einer elektrisch leitfähigen Schicht, über dem gedünnten Bereich der Struktur, auf, wobei die elektrisch leitfähige Struktur mindestens ein Material aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe von Materialien aufweist oder besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Wolfram, Molybdän, Tantal, Titan und/oder Vanadium.
  • Gemäß einer Ausführungsform, weist das Verfahren ferner das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur auf, wobei die elektrisch leitfähige Struktur eine Seite von dem mindestens einen Die mit dem mindestens einen elektrisch leitfähigen Block elektrisch verbindet.
  • Gemäß einer Ausführungsform, weist das Verfahren ferner das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur des Hohlraumbereichs auf.
  • Gemäß einer Ausführungsform, weist Verfahren das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur das Abscheiden einer elektrisch leitfähigen Schicht mittels mindestens eines Verfahrens aus der folgenden Gruppe von Verfahren auf, wobei die Gruppe aufweist oder besteht aus: galvanisches Abscheiden, Elektroplattieren (bzw. Galvanisieren), Plasmaabscheiden, Partikelabscheiden, elektrolytisches Abscheiden, chemisches Abscheiden, chemisches Gasphasenabscheiden und/oder Plasmaverstärktes chemisches Gasphasenabscheiden.
  • Gemäß einer Ausführungsform, weist das Verfahren ferner das selektive Entfernen des einen oder der mehreren Bereiche der elektrisch leitfähigen Schicht von dem gedünnten Bereich der Struktur; und das Trennen der Dies durch das Verkapselungsmaterial hindurch, auf.
  • Gemäß einer Ausführungsform, weist das Verfahren ferner das Abscheiden eines elektrisch leitfähigen Materials über mindestens einer Seite der Struktur auf, wobei das elektrisch leitfähige Material dicker ist als der gedünnte Bereich der Struktur.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Herstellen eines Chip-Gehäuses bereit, wobei das Verfahren aufweist: Anordnen einer Mehrzahl von Chips über einem Träger; Abscheiden eines Verkapselungsmaterials über dem Träger, wobei die Mehrzahl von Dies mittels des Verkapselungsmaterials bedeckt ist, wodurch eine Struktur gebildet wird, die das Verkapselungsmaterial und die Mehrzahl von Dies aufweist; und Bilden eines oder mehr elektrischer Verbindungen über einer ersten Seite der Mehrzahl von Dies vor dem Dünnen des Verkapselungsmaterial und der Mehrzahl von Dies von einer zweiten Seite der Struktur, gegenüberliegend der ersten Seite der Mehrzahl von Dies.
  • Obwohl die Erfindung ausdrücklich gezeigt und beschrieben wurde mit Bezugnahme auf spezifische Ausführungsformen, sollte es vom Durchschnittsfachmann verstanden werden, dass verschiedene Änderungen in der Form und Detail darin gemacht werden können, ohne vom Sinn und Umfang der Erfindung abzuweichen, wie mittels der angehängten Ansprüche festgelegt ist. Der Umfang der Erfindung ist deswegen mittels der angehängten Ansprüche angegeben und alle Änderungen, welche in die Bedeutung und den Bereich der Gleichwertigkeit der Ansprüche fallen, sollen deshalb umfasst sein.

Claims (24)

  1. Verfahren (100) zum Herstellen eines Chipgehäuses, das Verfahren (100) aufweisend: • Anordnen (110) einer Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über einem Träger (104), wobei die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) eine Oberseite (1081, 1082, 1083, 1084, ..., 108n) und dazu gegenüberliegend eine Unterseite (1121, 1122, 1123, 1124, ..., 112n) aufweisen; • Anordnen einer Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) über dem Träger (104), wobei die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) eine Oberseite (1181, 1182, 1183, 1184, ..., 118n) und dazu gegenüberliegend eine Unterseite (1221, 1222, 1223, 1224, ..., 122n) aufweisen, wobei mindestens ein Die der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) an mindestens einen elektrisch leitfähigen Block der Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) angrenzend angeordnet ist; • Abscheiden (120) von Verkapselungsmaterial (107) über dem Träger (104), wobei die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) mittels des Verkapselungsmaterials (107) bedeckt ist, wodurch eine Struktur (124) gebildet wird, die das Verkapselungsmaterial (107), die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) aufweist; • Entfernen (130) von dem Träger (104) gegenüberliegendem Verkapselungsmaterial (107) aufweisend ein Dünnen des Verkapselungsmaterials (107) und eines Bereichs der Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten der über dem Träger (104) angeordneten Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wobei zumindest ein Abschnitt der Unterseite (1121, 1122, 1123, 1124, ..., 112n) zumindest eines Dies der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und zumindest ein Block der Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) freigelegt wird, wodurch ein gedünnter innerer Bereich der Struktur (124) und ein zusätzlicher äußerer Bereich der Struktur (124), der Verkapselungsmaterial (107) aufweist, dicker als der gedünnte innere Bereich, gebildet werden.
  2. Verfahren (100) gemäß Anspruch 1, wobei das Anordnen der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über dem Träger (104), das Anordnen der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über dem Träger (104) aufweist, wobei mindestens ein Teil der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) mit deren Oberseite (1081, 1082, 1083, 1084, ..., 108n) über dem Träger (104) angeordnet sind.
  3. Verfahren (100) gemäß einem der Ansprüche 1 oder 2, wobei das Anordnen der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über dem Träger (104), das Anordnen der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über dem Träger (104) aufweist, wobei mindestens ein Teil der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) mit ihrer Unterseite (1121, 1122, 1123, 1124, ..., 112n) über dem Träger (104) angeordnet sind.
  4. Verfahren (100) gemäß einem der Ansprüche 1 bis 3, ferner aufweisend: • Lösen der Struktur (124) von dem Träger (104); und • Abscheiden einer elektrisch isolierenden Schicht und eines elektrisch leitfähigen Materials über einer Seite der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wobei das elektrisch leitfähige Material mindestens einen Die der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) kontaktiert.
  5. Verfahren (100) gemäß einem der Ansprüche 1 bis 4, ferner aufweisend: • Lösen der Struktur (124) von dem Träger (104); und • Abscheiden einer elektrisch isolierenden Schicht über einer Seite der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n); • Bilden eines oder mehr Durchgangslöcher in der elektrisch isolierende Schicht über der Seite von mindestens einem Die von der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n); und • Abscheiden von elektrisch leitfähigem Material über der elektrisch isolierenden Schicht und in das eine oder die mehreren Durchgangslöcher, wobei das elektrisch leitfähige Material den mindestens einen Die elektrisch kontaktiert.
  6. Verfahren (100) gemäß Anspruch 5, wobei das Abscheiden von elektrisch leitfähigem Material über der elektrisch isolierenden Schicht und in das eine oder die mehreren Durchgangslöcher, wobei das elektrisch leitfähige Material den mindestens einen Die der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) elektrisch kontaktiert, aufweist: • Abscheiden von elektrisch leitfähigem Material über dem elektrisch isolierenden Material und in das eine oder die mehreren Durchgangslöcher, wobei das elektrisch leitfähige Material einen oder mehr elektrische Pads, über der Vorderseite von dem mindestens einen Die gebildet, elektrisch kontaktiert.
  7. Verfahren (100) gemäß einem der Ansprüche 5 oder 6, ferner aufweisend: selektives Entfernen von einem oder mehr Bereichen von dem elektrisch leitfähigen Material.
  8. Verfahren (100) gemäß einem der Ansprüche 5 bis 7, wobei das Abscheiden einer elektrisch isolierenden Schicht und eines elektrisch leitfähigen Materials über einer Seite der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wobei das elektrisch leitfähige Material mindestens einen Die von der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) kontaktiert, aufweist: • Abscheiden einer elektrisch isolierenden Schicht und eines elektrisch leitfähigen Materials über einer Seite der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wobei das elektrisch leitfähige Material mindestens einen Die von der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und mindestens einen elektrisch leitfähigen Block kontaktiert.
  9. Verfahren (100) gemäß einem der Ansprüche 1 bis 8, wobei das Abscheiden von Verkapselungsmaterial (107) aufweist: • Abscheiden eines Verkapselungsmaterials (107), das mindestens ein Material aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe besteht aus: gefülltem und ungefülltem Epoxid, vorimprägniertem Verbundfaserwerkstoffen, verstärkten Fasern, Laminat, einer Formmasse, einem duroplastischem Material, einem thermoplastischen Material, Füllpartikeln, Faser-verstärktem Laminat, Faser-verstärktem Polymerlaminat und/oder Faser-verstärktem Polymerlaminat mit Füllpartikeln.
  10. Verfahren (100) gemäß einem der Ansprüche 1 bis 9, wobei das Abscheiden von Verkapselungsmaterial (107)aufweist: • Abscheiden von Verkapselungsmaterial (107) über einer oder mehr Seitenwänden der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und zwischen der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n).
  11. Verfahren (100) gemäß einem der Ansprüche 1 bis 10, wobei das Abscheiden des Verkapselungsmaterials (107) aufweist: • Abscheiden von Verkapselungsmaterial (107) zwischen dem mindestens einen Die und dem mindestens einen elektrisch leitfähigen Block.
  12. Verfahren (100) gemäß einem der Ansprüche 1 bis 11, wobei das Entfernen von Verkapselungsmaterial (107), wodurch ein gedünnter Bereich der Struktur (124) und ein zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, aufweist: • Dünnen des Verkapselungsmaterials (107) und eines Teils der Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten, der über dem Träger (104) angeordneten Mehrzahl von Dies (1021, 1022, 1023, ..., 102n).
  13. Verfahren (100) gemäß einem der Ansprüche 1 bis 12, wobei das Entfernen von Verkapselungsmaterial (107), wodurch ein gedünnter Bereich der Struktur (124) und ein zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, aufweist: • Dünnen des Verkapselungsmaterials (107) und eines Bereichs der Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten, der über dem Träger (104) angeordneten Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wodurch ein gedünnter Bereich der Struktur (124) gebildet wird, wobei der gedünnte Bereich der Struktur (124) eine Dicke aufweist, die in einem Bereich von 10 µm bis zu 300 µm liegt.
  14. Verfahren (100) gemäß einem der Ansprüche 1 bis 13, wobei das Entfernen von Verkapselungsmaterial (107), wodurch ein gedünnter Bereich der Struktur (124) und ein zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, aufweist: • Entfernen von Verkapselungsmaterial (107) von einer Seite der Struktur (124) unter Verwendung von mindestens einem der Prozesse aus der folgenden Gruppe von Prozessen, wobei die Gruppe besteht aus: Schleifen, mechanischem Schleifen, chemischem Entfernen, chemischem Ätzen, Plasmaätzen und/oder Entfernen mittels Laser.
  15. Verfahren (100) gemäß einem der Ansprüche 1 bis 14, wobei das Entfernen von Verkapselungsmaterial (107), wodurch ein gedünnter Bereich der Struktur (124) und ein zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, aufweist: • Dünnen des Verkapselungsmaterials (107) und der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wodurch ein gedünnter Hohlraumbereich in der Struktur (124) gebildet wird.
  16. Verfahren (100) gemäß einem der Ansprüche 1 bis 15, wobei das Entfernen von Verkapselungsmaterial (107), wodurch ein gedünnter Bereich der Struktur (124) und ein zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, aufweist: • Dünnen des Verkapselungsmaterials (107) und eines Bereichs der Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten, der über dem Träger (104) angeordneten Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wodurch ein gedünnter Bereich und ein zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, wobei der zusätzliche Bereich an den gedünnten Bereich angrenzt.
  17. Verfahren (100) gemäß einem der Ansprüche 1 bis 16, wobei das Entfernen von Verkapselungsmaterial (107), wodurch ein gedünnter Bereich der Struktur (124) und zusätzlicher Bereich der Struktur (124), welcher Verkapselungsmaterial (107) aufweist, dicker als der gedünnte Bereich, gebildet werden, aufweist: • Dünnen des Verkapselungsmaterials (107) und des einen oder der mehreren Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten des einen oder der mehreren Dies, angeordnet über dem Träger (104), wodurch ein gedünnter äußerer Bereich und zusätzlicher innerer Bereich, dicker als der gedünnte äußere Bereich der Struktur (124), gebildet werden.
  18. Verfahren (100) gemäß einem der Ansprüche 1 bis 17, ferner aufweisend: Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur (124), wobei die elektrisch leitfähige Struktur (124) die Rückseiten der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) kontaktiert.
  19. Verfahren (100) gemäß Anspruch 18, wobei das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur (124) aufweist: • Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur (124), wobei die elektrisch leitfähige Struktur mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe von Materialien besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Wolfram, Molybdän, Tantal, Titan und/oder Vanadium.
  20. Verfahren (100) gemäß einem der Ansprüche 1 oder 11, ferner aufweisend: Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur (124), wobei die elektrisch leitfähige Struktur eine Seite von dem mindestens einen Die mit dem mindestens einen elektrisch leitfähigen Block elektrisch verbindet.
  21. Verfahren (100) gemäß Anspruch 14, ferner aufweisend: Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur (124) des Hohlraumbereichs.
  22. Verfahren (100) gemäß einem der Ansprüche 18 oder 19, wobei das Abscheiden einer elektrisch leitfähigen Schicht über dem gedünnten Bereich der Struktur (124) aufweisend: • Abscheiden einer elektrisch leitfähigen Schicht mittels mindestens eines Verfahrens aus der folgenden Gruppe von Verfahren, wobei die Gruppe besteht aus: galvanischer Abscheidung, Elektroplattieren, Plasmaabscheidung, Partikelabscheidung, elektrolytischer Abscheidung, chemischer Abscheidung, chemischer Gasphasenabscheidung und/oder Plasmaverstärkter chemischer Gasphasenabscheidung.
  23. Verfahren (100) gemäß einem der Ansprüche 18, 19 oder 22, ferner aufweisend: • selektives Entfernen des einen oder der mehreren Bereiche der elektrisch leitfähigen Schicht von dem gedünnten Bereich der Struktur (124); und • Trennen des Dies durch das Verkapselungsmaterial (107) hindurch.
  24. Verfahren (100) gemäß einem der Ansprüche 1 bis 23, ferner aufweisend: Abscheiden eines elektrisch leitfähigen Materials über mindestens einer Seite der Struktur (124), wobei das elektrisch leitfähige Material dicker ist als der gedünnte Bereich der Struktur (124).
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