DE102013106378B4

DE102013106378B4 - Verfahren zur herstellung eines chipgehäuses

Info

Publication number: DE102013106378B4
Application number: DE102013106378.0A
Authority: DE
Inventors: Manfred Mengel; Holger Torwesten
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-06-27
Filing date: 2013-06-19
Publication date: 2017-06-08
Anticipated expiration: 2033-06-20
Also published as: CN103515311B; CN103515311A; US20140001634A1; US9245868B2; DE102013106378A1

Abstract

Verfahren (200) zur Herstellung eines Chipgehäuses, welches folgende Schritte aufweist: • Bilden (210) einer Schichtanordnung über einem Träger, wobei das Bilden (210) einer Schichtanordnung über dem Träger folgende Schritte aufweist: – Aufbringen einer Barriereschicht über dem Träger und – Aufbringen einer Opferschicht über der Barriereschicht. • Anordnen (220) eines Chips einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung, wobei der Chip zumindest einen Teil der Schichtanordnung bedeckt, und • selektives Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und Verwenden des Chips als Maske, so dass zumindest ein Teil der Schichtanordnung, der vom Chip bedeckt ist, nicht entfernt wird.

Description

Verschiedene Ausführungsformen betreffen allgemein Verfahren zur Herstellung eines Chipgehäuses.
Mit der Montage von Komponenten in Halbleitermodulen sind mehrere Herausforderungen verbunden. Solche Halbleitermodule können Halbleiterchipgehäuse mit einem oder mehreren über einem Leiterrahmensubstrat angeordneten Chips aufweisen.
Bei solchen Halbleitermodulen kann es erforderlich sein, dass ein Leiterrahmen mit geeigneten Kontaktflächen strukturiert wird, auf denen Chips angeordnet oder kontaktiert werden können, damit sie sich in elektrischem Kontakt mit dem Leiterrahmen befinden. Die Chipkontaktflächen können in jedem Fall aus anderen Materialtypen als die normalen Leiterrahmenflächen gebildet werden, um einen Chipanheftungsprozess zu optimieren und eine optimale Haftung des Leiterrahmens an der Polymerverkapselung zu gewährleisten. Die Herstellung eines strukturierten Leiterrahmens ist mit recht hohen Kosten verbunden, weil ein Lithographieprozess erforderlich sein kann und eine Hartmaske hergestellt werden muss. Ferner muss für jeden neuen Komponentenentwurf für verschiedene Chips mit unterschiedlichen Positionen und Größen eine Hartmaske für den Lithographieprozess hergestellt werden, was kostspielig und zeitintensiv ist. Ferner besteht bei verschiedenen Chiptypen ein hohes Risiko von Chipfehlern, und es treten logistische Kosten für Neuentwürfe auf. Daher werden strukturierte Leiterrahmen normalerweise mit einer kostspieligen Herstellung und Auslieferung in Verbindung gebracht.
Ferner müssen durch die Verwendung strukturierter Leiterrahmen für die Chipmontage die jeweiligen Flächen der Chips an die exakten jeweiligen Flächen des Leiterrahmens gebracht werden, so dass die exakten Positionen bekannt sein müssen. Ferner sind die Kanten/Seiten der existierenden Substratflächen ein Schwachpunkt bei Zuverlässigkeitstests, weil sie eine schwächere Haftung als der Rest des Leiterrahmens haben, der möglicherweise aufgeraut sein kann. Dies führt zu einem Zuverlässigkeitsrisiko für die Komponenten.
In Bezug auf den Chipmontageprozess, d. h. während der Komponentenmontage, können Verunreinigungen, beispielswiese organische Materialien, in der Nähe der Chipseite und/oder auf den oberen Flächen des Substratleiterrahmens existieren, und sie können, falls keine zusätzliche Reinigung ausgeführt wird, weitere Prozesse, wie eine Substrataufrauhung, behindern, oder sie können bewirken, dass die Zuverlässigkeit der Verbindung des Leiterrahmens an dem Verkapselungsmaterial verschlechtert wird. Dadurch müssen möglicherweise komplizierte Reinigungsprozesse mit einer Beschädigung und Verunreinigungsrisiken für das Entfernen von Verunreinigungen ausgeführt werden.
In Bezug auf andere Aspekte der Komponentenmontage, beispielsweise während des Sägeprozesses, kann die rückseitige Chipsperre angegriffen oder teilweise zerstört werden, wodurch bewirkt wird, dass Kupfer aus dem Leiterrahmen durch die poröse rückseitige Chipsperre diffundiert, wobei elektrische Drifts und/oder Ausfällungen/Lecks ein sehr großes Zuverlässigkeitsproblem hervorrufen können. Bisher gab es keine Mittel, diese Herausforderungen in Bezug auf eine erhöhte Ausfallrate bei der Montage und Zuverlässigkeitsrisiken der Komponenten zu überwinden.
Die Druckschrift US 2002/0042189 A1 beschreibt Verfahren zum Herstellen eines Halbleiterbauelements, wobei Chips auf einen haftenden Film aufbracht werden und Teile des haftenden Films, welche nicht von einem Chip überdeckt werden, entfernt werden.
Die Druckschrift US 6 338 985 B1 beschreibt Herstellungsverfahren für Chipgehäuse. Hierbei wird eine Formmasse gleichzeitig über einem Chip und zwischen dem Chip und einem daran angebrachten Substrat eingebracht.
Die Druckschrift US 6 046 073 A beschreibt Verfahren zum Herstellen eines dünnen Chips, wobei ein Chip auf einen Träger aufgebracht wird und der Chip mittels Plasmaätzens ausgedünnt wird.
Die Druckschrift US 2004/0121512 A1 beschreibt Herstellungsverfahren von mikroelektronischen Elementen. Hierbei werden Flächen eines Trägers, welche nicht von einem Halbleiterbauelement überdeckt sind, behandelt, um die Oberflächenenergie zu erhöhen.
Die Druckschrift WO 00/74131 A1 beschreibt Verfahren zum Herstellen eines Halbleiterbauelements, wobei vor einer Verkapselung eines Halbleiterbauelements eine Haftvermittlungs-Schicht aufgebracht wird.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, welches folgende Schritte aufweist: Bilden einer Schichtanordnung über einem Träger, wobei das Bilden einer Schichtanordnung über dem Träger das Aufbringen einer Sperrschicht (Barriereschicht) über dem Träger und das Aufbringen einer Opferschicht über der Sperrschicht (Barriereschicht) aufweist, anordnen eines Chips einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung, wobei der Chip zumindest einen Teil der Schichtanordnung bedeckt, und selektives Entfernen eines oder mehrerer Abschnitte der Schichtanordnung und Verwenden des Chips als Maske, so dass zumindest ein Teil der vom Chip bedeckten Schichtanordnung nicht entfernt wird.
Gemäß einer Ausführungsform weist die Sperrschicht (Barriereschicht) mindestens ein Material aus der folgenden Gruppe von Materialien auf oder besteht daraus: Ti, TiW, Siliziumnitrid, Siliziumoxid, Siliziumdioxid.
Gemäß einer Ausführungsform weist die Opferschicht mindestens ein Material aus der folgenden Gruppe von Materialien auf oder besteht daraus: Cu, Ag, Sn, Zn, Pb, Bi, Sb, Ni, Au oder Legierungen, die eines dieser Elemente aufweisen.
Gemäß einer Ausführungsform weist die Sperrschicht (Barriereschicht) eine Dicke auf, die von etwa 30 nm bis etwa 300 nm reicht.
Gemäß einer Ausführungsform weist die Opferschicht eine Dicke auf, die von etwa 50 nm bis etwa 400 nm reicht.
Gemäß einer Ausführungsform umfasst das Aufbringen einer Sperrschicht (Barriereschicht) über dem Träger das Aufbringen der Sperrschicht (Barriereschicht) durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren: chemische Dampfabscheidung, Sputtern, Aufdampfen von Metallen, physikalische Dampfabscheidung oder Drucken.
Gemäß einer Ausführungsform umfasst das Aufbringen einer Opferschicht über der Sperrschicht das Aufbringen der Opferschicht durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren: Sputtern, chemische Dampfabscheidung, Aufdampfen von Metallen, physikalische Dampfabscheidung oder Drucken.
Gemäß einer Ausführungsform umfasst das Bilden einer Schichtanordnung über einem Träger das Bilden einer Schichtanordnung über einem Träger, wobei der Träger einen elektrisch leitenden Leiterrahmen aufweist.
Gemäß einer Ausführungsform umfasst das Anordnen eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung das Anheften des Chips an die Schichtanordnung durch ein Haftmaterial, das über einer ersten Chipseite ausgebildet ist.
Gemäß einer Ausführungsform umfasst das Haftmaterial mindestens ein Material aus der folgenden Gruppe von Materialien oder besteht daraus: ein Lot, ein Klebstoff, ein Harz, ein Haftpolymer, eine Paste, eine Haftpaste, ein Epoxidharz, das mit Nanoteilchen gefüllt ist oder nicht, ein Klebeband oder eine Klebefolie.
Gemäß einer Ausführungsform umfasst das Anordnen eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung das Löten des Chips an die Schichtanordnung durch ein Lotmaterial, das über einer Kontaktstelle ausgebildet ist, die über einer ersten Chipseite ausgebildet ist.
Gemäß einer Ausführungsform umfasst das Lotmaterial mindestens ein Material, das aus der folgenden Gruppe von Materialien ausgewählt ist: Ag, Pb, Zn, Sn, Au, Sb, Bi, In, Ga, Ni oder eine oder mehrere Kombinationen dieser Materialien.
Gemäß einer Ausführungsform umfasst das Anordnen eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung das Anheften des Chips an die Schichtanordnung durch eine Paste, die über einer über einer ersten Chipseite ausgebildeten Kontaktstelle ausgebildet ist, wobei die Paste eine Silber enthaltende Nanopaste aufweist.
Gemäß einer Ausführungsform weist das Verfahren ferner das Härten der Paste auf, um den Chip an die Schichtanordnung anzuheften.
Gemäß einer Ausführungsform umfassen das selektive Entfernen eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der vom Chip bedeckten Schichtanordnung nicht entfernt wird, das selektive Entfernen eines oder mehrerer Abschnitte der Schichtanordnung, die nicht durch den Chip bedeckt sind, mit einem Ätzmittel und das Verwenden des Chips als Hartmaske, die gegen das Entfernen durch das Ätzmittel widerstandsfähig ist.
Gemäß einer Ausführungsform umfassen das selektive Entfernen eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der durch den Chip bedeckten Schichtanordnung nicht entfernt wird, das selektive Entfernen eines oder mehrerer Abschnitte der Opferschicht, die nicht durch den Chip bedeckt sind, mit einem Ätzmittel, wobei die Sperrschicht gegen das Entfernen durch das Ätzmittel widerstandsfähig ist.
Gemäß einer Ausführungsform ist die Sperrschicht eine Ätzstoppschicht für das selektive Entfernen der Opferschicht.
Gemäß einer Ausführungsform umfassen das selektive Entfernen eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der Schichtanordnung, der durch den Chip bedeckt ist, nicht entfernt wird, das Überätzen der Opferschicht, wobei die Sperrschicht gegen das Ätzen der Opferschicht widerstandsfähig ist.
Gemäß einer Ausführungsform umfassen das selektive Entfernen eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der Schichtanordnung, der durch den Chip bedeckt ist, nicht entfernt wird, das selektive Entfernen eines oder mehrerer Abschnitte der Opferschicht, die nicht durch den Chip bedeckt sind, und das anschließende selektive Entfernen eines oder mehrerer Abschnitte der Sperrschicht, die nicht durch den Chip bedeckt sind.
Gemäß einer Ausführungsform umfasst das Verfahren ferner das Aufbringen eines Verkapselungsmaterials über dem Chip und dem Träger, so dass der Chip zumindest teilweise umgeben wird.
Gemäß einer Ausführungsform umfasst das Verfahren ferner das Aufrauhen eines oder mehrerer Abschnitte des Trägers, von denen die Schichtanordnung selektiv entfernt worden ist, vor dem Aufbringen des Verkapselungsmaterials, um die Haftung zwischen dem Verkapselungsmaterial und dem Träger zu verbessern.
Gemäß einer Ausführungsform weist das Verkapselungsmaterial mindestens ein Material aus der folgenden Gruppe von Materialien auf oder besteht daraus: gefülltes oder nicht gefülltes Epoxidharz, vorimprägnierte Verbundfasern, verstärkte Fasern, ein Laminat, ein Formmaterial, ein thermisch aushärtendes Material, ein thermoplastisches Material, Füllteilchen, ein faserverstärktes Laminat, ein faserverstärktes Polymerlaminat und ein faserverstärktes Polymerlaminat mit Füllteilchen.
Gemäß einer Ausführungsform umfasst das Verfahren ferner das Bilden einer oder mehrerer elektrischer Zwischenverbindungen, um eine oder mehrere über dem Chip gebildete Kontaktstellen elektrisch zu kontaktieren.
Beispielsweise weist ein Chipgehäuse auf: eine Schichtanordnung, die über einem Träger ausgebildet ist, einen Chip, der durch ein Haftmaterial an die Schichtanordnung angeheftet ist, wobei die Schichtanordnung eine Sperrschicht, die über dem Träger ausgebildet ist, und eine Opferschicht, die über der Sperrschicht ausgebildet ist, aufweist, wobei die Schichtanordnung von Seitenwänden des Chips unterschnitten ist, ein Verkapselungsmaterial, das über dem Chip und dem Träger ausgebildet ist, wobei das Verkapselungsmaterial den Chip zumindest teilweise umgibt, und eine oder mehrere elektrische Zwischenverbindungen, die durch das Verkapselungsmaterial ausgebildet sind und eine oder mehrere über dem Chip ausgebildete Kontaktstellen elektrisch kontaktieren.
In der Zeichnung bezeichnen gleiche Bezugszeichen im Allgemeinen in den verschiedenen Ansichten die gleichen Teile. Die Zeichnung ist nicht notwendigerweise maßstabsgerecht, wobei der Nachdruck vielmehr im Allgemeinen auf die Erläuterung der Grundgedanken der Erfindung gelegt wird. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgende Zeichnung beschrieben.
Es zeigen
1A und 1B Bilder eines beschädigten Chips,
2 ein Verfahren zur Herstellung eines Chipgehäuses,
3A bis 3F ein Verfahren zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform,
4A bis 4C ein Verfahren zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform, und
5A bis 5C ein Verfahren zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform.
Die folgende detaillierte Beschreibung bezieht sich auf die anliegende Zeichnung, in der zur Veranschaulichung spezifische Einzelheiten und Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann.
Das Wort ”als Beispiel dienend” soll hier ”als ein Beispiel, ein Fall oder eine Veranschaulichung dienend” bedeuten. Alle hier als ”als Beispiel dienend” beschriebenen Ausführungsformen oder Entwürfe sollten nicht unbedingt als gegenüber anderen Ausführungsformen oder Entwürfen bevorzugt oder vorteilhaft ausgelegt werden.
Das hier zur Beschreibung der Bildung eines Merkmals, beispielsweise einer Schicht, ”über” einer Seite oder Fläche verwendete Wort ”über” kann verwendet werden, um anzugeben, dass das Merkmal, beispielsweise die Schicht, ”direkt auf”, beispielsweise in direktem Kontakt mit der betreffenden Seite oder Fläche, gebildet werden kann. Das hier zur Beschreibung der Bildung eines Merkmals, beispielsweise einer Schicht, ”über” einer Seite oder Fläche verwendete Wort ”über” kann verwendet werden, um anzugeben, dass das Merkmal, beispielsweise die Schicht, ”indirekt auf” der betreffenden Seite oder Fläche gebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der betreffenden Seite oder Fläche und der gebildeten Schicht angeordnet sind.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, wobei ein Leiterrahmen oder eine Substratplatte teilweise und/oder vollständig mit dünnen Metallschichten, beispielsweise einer Schicht oder zwei oder mehr Schichten, bedeckt werden kann. Auf einer oberen Schicht kann eine gute, zuverlässige Chipverbindung in nachfolgenden Chipmontageprozessen erreicht werden. Eine obere Schicht kann beispielsweise eine gesputterte Ag-Schicht oder Cu-Schicht sein. Eine untere Schicht kann beispielsweise eine Ti- oder TiW-Schicht mit Barriereeigenschaften, wie eine Diffusionsbarriereschichtkomponente, die normalerweise als Chiprückseitenmetallisierung verwendet wird, sein.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, wobei die dünne Metallisierungsschicht oder die dünnen Metallisierungsschichten nachfolgend in einem selektiven Ätzprozess nach der Chipmontage entfernt werden können und nur unterhalb der Chipfläche verbleiben können. Bekannte Ätzprozesse, beispielsweise nasschemische Ätzprozesse, können verwendet werden, welche die aktive Chipoberfläche nicht beschädigen.
Verschiedene Ausführungsformen sehen ein Verfahren zum Strukturieren eines Substratträgers mit Hilfe gebondeter Chips als Hartmaske und durch ortsselektives Aufbringen einer oder mehrerer funktioneller Schichten unter dem Chipbondmaterial vor. Abhängig von der erforderlichen Anwendung können die eine oder die mehreren funktionellen Schichten als ein Haftmedium und/oder eine Diffusionssperre und/oder eine Isolationsschicht zwischen dem Chipbondmaterial und dem Substratträgermaterial dienen. Daraufhin können die Verdrahtung der Chips und Verkapselungsprozesse ausgeführt werden.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, welches Zeit- und Kosteneinsparungen gegenüber der Verwendung herkömmlicher bereits vorstrukturierter Trägersubstrate, welche kostspielig sein können, bietet. Das Verfahren kann einen getrennten Lithographieprozess und die Herstellung zusätzlicher Hartmasken zur Bildung der vorstrukturierten Trägersubstrate vermeiden.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, wodurch ein schneller Neuentwurf mit verschiedenen Typen von Chipgrößen und -positionen bereitgestellt werden kann, wodurch Einsparungen in Bezug auf die Logistik und die Maskenpräparation erzielt werden können.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, wobei spezielle metallisierte Gebiete von Trägermaterial zwischen den Chips nicht erforderlich sein können, was der Fall für vormetallisierte Leiterrahmen sein kann, wodurch ein Toleranzraum durch größere Chipkontaktstellen für die Chipanordnungen bereitgestellt werden kann. Für gewöhnliche vormetallisierte Leiterrahmen hat die glatte Toleranz-Chipkontaktstellenfläche neben den Chips eine geringere Haftstärke an der Verkapselung als die Trägerflächenwechselwirkung mit der Verkapselung. Hier sind die Flächen des Trägers unter den Chips stattdessen durch die als eine Hartmaske selbst wirkenden Chips definiert, und ohne die Notwendigkeit von Chipkontaktstellen kann die Fläche zwischen den Chips vollständig als ein Haftmedium vom Substratträger zum Verkapselungsmaterial verwendet werden. Das hier beschriebene System ist selbstjustierend, und eine zusätzliche reservierte Fläche neben dem Chip auf dem Leiterrahmen kann nicht erforderlich sein.
Chipgehäuse, insbesondere beschädigte Chips, können anfällig für Probleme in Zusammenhang mit einer unerwünschten Diffusion sein, in der Art einer Diffusion aus Kupferleiterrahmen in die Anbringungsmaterialien und/oder aus Kupferleiterrahmen in den Chip und/oder aus der Einzelchipanbringung in den Chip. Diese sind in den 1A und 1B dargestellt, die im Text weiter erklärt werden. Wie in den 1A und 1B dargestellt ist, kann eine rückseitige Metallisierungsschicht 118 typischerweise über einer Chipfläche, beispielsweise typischerweise über der Chipunterseite (der Seite des Chips 106, die an den Träger 104 anzuheften ist), ausgebildet werden. Die Einzelchipanbringungsmaterialien 112 können über der rückseitigen Metallisierungsschicht 118 gebildet werden, und das Einzelchipanbringungsmaterial 112 kann den Chip 106 an den Träger 104 anheften. Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, welches die Zuverlässigkeit der Chipmontage durch Bilden einer zusätzlichen Diffusionssperre (Diffusionsbarriere), beispielsweise Kupfer, auf dem Träger unter dem Chipbondmaterial und beispielsweise nicht nur auf der Seite, an der der Chip angeheftet wird, sondern auch auf der anderen Seite des Einzelchipanbringungsmaterials, d. h. zwischen dem Einzelchipanbringungsmaterial und dem Träger, erhöht.
Verschiedene Ausführungsformen sehen ein Verfahren zur Herstellung eines Chipgehäuses vor, das ein kostengünstiges und wirksames Reinigen von ”Chipanbringungsausflüssen”, beispielsweise einer Kontamination vom Chipmontageprozess, bereitstellen kann.
2 zeigt ein Verfahren 200 zur Herstellung eines Chipgehäuses. Das Verfahren 200 kann folgende Schritte aufweisen:
Bilden einer Schichtanordnung über einem Träger (in 210),
Anordnen eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung, wobei der Chip zumindest einen Teil der Schichtanordnung bedeckt (in 220), und
selektives Entfernen eines oder mehrerer Abschnitte der Schichtanordnung und Verwenden des Chips als Maske, so dass zumindest ein Teil der Schichtanordnung, der vom Chip bedeckt ist, nicht entfernt wird (in 230).
Die 3A bis 3F zeigen ein Verfahren 300 zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform.
Das Verfahren 300 kann das Bilden einer Schichtanordnung 302 über einem Träger 304, wie im Prozess 310 aus 3A dargestellt ist, aufweisen.
Das Bilden der Schichtanordnung 302 über dem Träger 304 kann das Bilden der Schichtanordnung 302 über dem Träger 304 einschließen, wobei der Träger 304 einen elektrisch leitenden Leiterrahmen aufweist. Der Träger 304, der einen Leiterrahmen oder eine Substratplatte aufweisen kann, kann mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, Kupferlegierung, Nickellegierung, Eisenlegierung, Silberlegierung, Goldlegierung, Palladiumlegierung, Phosphorlegierung.
Die Schichtanordnung 302 kann eine Sperrschicht 302B und eine Opferschicht 302S aufweisen. Die Bildung der Schichtanordnung 302 über dem Träger 304 kann folgendes aufweisen: Aufbringen der Sperrschicht 302B über dem Träger 304 und Aufbringen der Opferschicht 302S über der Sperrschicht 302B. Beispielsweise kann die Bildung der Schichtanordnung 302 über dem Träger 304 folgendes aufweisen: Aufbringen der Sperrschicht 302B direkt auf den Träger 304 und anschließendes oder gleichzeitiges Aufbringen der Opferschicht 302S direkt auf die Sperrschicht 302B. Die Schichtanordnung 302 kann den Träger 304 im Wesentlichen bedecken, beispielsweise den Träger 304 im Wesentlichen vollständig bedecken.
Die Sperrschicht 302B kann durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren aufgebracht werden: chemische Dampfabscheidung. Die Sperrschicht 302B kann mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen: Ti, TiW, Siliziumnitrid, Siliziumoxid, Siliziumdioxid. Die Sperrschicht 302B kann eine Dicke von etwa 50 nm aufweisen. Gemäß verschiedenen Ausführungsformen kann die Sperrschicht 302B eine Dicke aufweisen, die von etwa 30 nm bis etwa 300 nm, beispielsweise von etwa 50 nm bis etwa 200 nm, beispielsweise von etwa 50 nm bis etwa 100 nm reicht.
Die Opferschicht 302S kann durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren aufgebracht werden: Sputtern, Aufdampfen, Drucken. Beispielsweise kann das Aufdampfen von Metallen oder einer Metallverbindung oder das Drucken von Metallkomplexen für das Aufbringen der Opferschicht 302S ausgeführt werden. Die Opferschicht 302S kann mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen: Cu, Ag. Die Opferschicht 302S kann eine Dicke von etwa 200 nm aufweisen. Die Opferschicht 302S kann eine Dicke aufweisen, die von etwa 50 nm bis etwa 400 nm, beispielsweise von etwa 100 nm bis etwa 300 nm, beispielsweise von etwa 175 nm bis etwa 225 nm, reicht.
Das in 3B dargestellte Verfahren 300, ein Prozess 320 und analoge Prozesse 420 (4B) und 520 (5A) können das anschließende Anordnen eines Chips 306 mit einer oder mehreren Kontaktstellen 308, 318 über der Schichtanordnung 302 aufweisen, wobei der Chip 306 zumindest einen Teil der Schichtanordnung 302 bedecken kann. Die erste Chipseite 314 des Chips 306 kann direkt auf (mit anderen Worten in physikalischem Kontakt mit) der Schichtanordnung 302 angeordnet werden. Das Anordnen des Chips 306, einschließlich einer oder mehrerer Kontaktstellen 308, 318, über der Schichtanordnung 302 kann das Anheften des Chips 306 durch ein über der ersten Chipseite 314 ausgebildetes Haftmaterial 312 an die Schichtanordnung 302 aufweisen. Beispielsweise kann der Chip 306 an die Opferschicht 302S angeheftet, beispielsweise angeklebt oder fixiert werden, beispielsweise in einer direkten physikalischen und/oder einer direkten elektrischen Verbindung mit der Opferschicht 302S.
Der Chip 306, beispielsweise ein Halbleitereinzelchip, kann eine oder mehrere über einem Wafersubstrat gebildete elektrische Komponenten aufweisen. Das Wafersubstrat kann verschiedene Materialien, beispielsweise Halbleitermaterialien, aufweisen. Das Wafersubstrat kann mindestens eines aus der folgenden Gruppe von Materialien aufweisen: Silizium, Germanium, Gruppe-III-bis-V-Materialien, Polymere. Gemäß einer Ausführungsform kann das Wafersubstrat dotiertes oder undotiertes Silizium aufweisen. Gemäß einer anderen Ausführungsform kann das Wafersubstrat einen Silizium-auf-Isolator-SOI-Wafer aufweisen. Gemäß einer Ausführungsform kann das Wafersubstrat ein Halbleiterverbindungsmaterial, beispielsweise Galliumarsenid (GaAs) oder Indiumphosphid (InP), aufweisen. Gemäß einer Ausführungsform kann das Wafersubstrat ein quaternäres Halbleiterverbindungsmaterial, beispielsweise Indiumgalliumarsenid (InGaAs), aufweisen.
Der Chip 306 kann die erste Chipseite 314 und eine zweite Chipseite 316 aufweisen. Die zweite Chipseite 316 kann eine Chipoberseite aufweisen, die auch als ”zweite Seite”, ”Vorderseite” oder ”obere Seite” des Chips bezeichnet werden kann. Die Begriffe ”Oberseite”, ”zweite Seite”, ”Vorderseite” oder ”obere Seite” können nachstehend austauschbar verwendet werden. Die erste Chipseite 314 kann eine Chipunterseite aufweisen, die auch als ”erste Seite” oder ”Rückseite” des Chips bezeichnet werden kann. Die Begriffe ”erste Seite”, ”Rückseite” oder ”Unterseite” können nachstehend austauschbar verwendet werden. Es sei bemerkt, dass im Allgemeinen eine oder mehrere Kontaktstellen 308 über der zweiten Chipseite 316, beispielsweise direkt auf einer Chipfläche auf der ersten Chipseite, gebildet werden können.
Eine oder mehrere Kontaktstellen 308, 318, beispielsweise die rückseitige Metallisierungsschicht 318, können mindestens ein Material, Element oder mindestens eine Legierung aus der folgenden Gruppe von Materialien aufweisen: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen, Titan, Vanadium. Eine oder mehrere Kontaktstellen 308, 318 können ein oder mehrere Edelmetalle aufweisen. Es sei bemerkt, dass eine oder mehrere Kontaktstellen 308, 318 im Allgemeinen während der Waferverarbeitung, d. h. während eines Frontendprozesses, hergestellt, beispielsweise gebildet oder verarbeitet, werden können.
Die rückseitige Metallisierungsschicht 318 kann über der ersten Chipseite 314, beispielsweise direkt darauf, gebildet werden. Haftmaterial 312, welches auch als Einzelchipanbringungsmaterial bezeichnet wird, kann über der ersten Chipseite 314, beispielsweise über der rückseitigen Metallisierungsschicht 318, gebildet werden. Beispielsweise kann das Haftmaterial 312 direkt auf der rückseitigen Metallisierungsschicht 318 gebildet werden.
Das Haftmaterial 312 kann mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen oder daraus bestehen: ein Lot, ein haftender Klebstoff, ein Harz, ein Haftpolymer, eine Paste, eine Haftpaste, ein mit Nanoteilchen gefülltes oder nicht gefülltes Epoxidharz, ein Haftband, beispielsweise ein doppelseitiges Band oder eine doppelseitige Folie. Abhängig von den Anforderungen, beispielsweise ob eine elektrische Verbindung zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich sein kann oder nicht, kann das Haftmaterial 312 entweder elektrisch leitend oder elektrisch isolierend sein und können die Schichten 302B, 302S in der Schichtanordnung 302 auch entweder elektrisch leitend oder elektrisch isolierend sein.
Gemäß verschiedenen Ausführungsformen kann der Chip 306 eine Halbleiterleistungsvorrichtung oder einen Halbleiterlogikchip aufweisen. Halbleiterleistungsvorrichtungen beziehen sich im Allgemeinen auf Leistungsvorrichtungen, die Spannungen von mehr als 150 V, beispielsweise bis zu 1000 V oder mehr, führen. Halbleiterlogikchips beziehen sich im Allgemeinen auf Niederleistungshalbleitervorrichtungen, beispielsweise Vorrichtungen, die in der Lage sind, bis zu 100 V bis 150 V zu führen.
In Bezug auf Leistungshalbleitervorrichtungen sei bemerkt, dass für die zweite Chipseite 316 beispielsweise die Begriffe ”Oberseite”, ”erste Seite”, ”Vorderseite” oder ”obere Seite” als sich auf die Seite des Chips beziehend verstanden werden können, auf der eine oder mehrere Kontaktstellen 308, beispielsweise ein Gategebiet und mindestens ein erstes Source-/Draingebiet, gebildet werden können. Ferner können für die erste Chipseite 314 beispielsweise die Begriffe ”zweite Seite”, ”Rückseite” oder ”Unterseite” als sich auf die Seite des Chips beziehend verstanden werden können, an der eine weitere Kontaktstelle 318, beispielsweise das zweite Source-/Draingebiet, gebildet werden kann, wobei ein vertikaler Stromfluss durch den Chip zwischen der ersten Chipseite 314 und der zweiten Chipseite 316 unterstützt werden kann. Falls der Chip 306 eine Leistungshalbleitervorrichtung aufweist, kann im Allgemeinen eine elektrische Verbindung zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich sein. Ferner können die weitere Kontaktstelle 318, das Haftmaterial 312 und die Schichtanordnung 302, beispielsweise einschließlich der Sperrschicht 302B und der Opferschicht 302S, so ausgewählt werden, dass ein elektrischer Weg zwischen der ersten Chipseite 314 und dem Träger 304 bereitgestellt werden kann.
In Bezug auf Halbleiterlogikchips, beispielsweise anwendungsspezifische integrierte Chips ASIC, Treiber, Steuereinrichtungen und Sensoren, kann die zweite Chipseite 316 als sich auf die Seite des Chips beziehend verstanden werden, welche eine oder mehrere Kontaktstellen 308 oder elektrische Kontakte aufweist, worin Bondkontaktstellen oder elektrische Verbindungen angebracht werden können, oder wobei es sich um die Seite des Chips 306 handeln kann, die zum größten Teil durch Metallisierungsschichten bedeckt sein kann. Die zweite Chipseite 316 kann als sich auf die Seite des Chips beziehend verstanden werden, die frei von einer Metallisierung oder Kontaktstellen oder elektrischen Kontakten sein kann. Die rückseitige Metallisierungsschicht 318 kann nicht erforderlich sein und daher fortgelassen werden. Falls der Chip 306 eine Halbleiterlogikvorrichtung aufweist, kann eine elektrische Verbindung im Allgemeinen nicht zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich sein, und es kann stattdessen eine elektrische Isolation erforderlich sein. Daher können das Haftmaterial 312 und die Schichtanordnung 302, beispielsweise einschließlich der Sperrschicht 302B und der Opferschicht 302S, so ausgewählt werden, dass die erste Chipseite 314 und der Träger 304 elektrisch voneinander isoliert sein können.
Es sei bemerkt, dass beispielsweise angesichts der Anforderungen der Vorrichtung und ferner angesichts anschließender selektiver Entfernungsprozesse eine Auswahl von Materialien erwogen werden kann. Verschiedene andere Beispiele, die sich auf die Auswahl von Materialien beziehen, sind in den 3A bis 3F und später in den 4B, 4C, 5A, 5B, 5C dargestellt.
Es sei bemerkt, dass das Verfahren 300 auch auf ein Verfahren zur Herstellung eines Waferebenengehäuses erweitert werden kann. Beispielsweise kann die Anzahl der über dem Träger 304 angeordneten Chips 306 nicht auf eins beschränkt sein sondern mehrere Chips einschließen, beispielsweise einen, zwei, drei usw. oder einige zehn, einige hundert, oder einige tausend Chips.
Das in 3C dargestellte Verfahren 300 mit Prozessen 330 bis 350 und analogen Prozessen 430 (4C) und 530 (5B) kann das nachfolgende selektive Entfernen eines oder mehrerer Abschnitte der Schichtanordnung 302 und die Verwendung des Chips 306 als Maske, so dass zumindest ein Teil der vom Chip 306 bedeckten Schichtanordnung 302 nicht entfernt werden kann, aufweisen. Dies kann das selektive Entfernen eines oder mehrerer Abschnitte 322, 324 (siehe 3B) der Schichtanordnung 302, die nicht durch den Chip 306 bedeckt sind, und das Verwenden des Chips 306 als Hartmaske, die einer Entfernung durch das Ätzmittel widersteht, einschließen. In einem mehrere Schritte, beispielsweise zwei Schritte, aufweisenden Ätzprozess können ein oder mehrere Abschnitte 322 der Opferschicht 302S, die nicht durch den Chip 306 bedeckt sind, selektiv entfernt werden (in 330), und es können anschließend ein oder mehrere Abschnitte 324 der Sperrschicht 302B, die nicht durch den Chip 306 bedeckt sind, selektiv entfernt werden (in 340). Das selektive Entfernen kann hier ein selektives Ätzen, beispielsweise durch nasschemisches Ätzen oder durch Trockenätzen, beispielsweise Plasmaätzen oder reaktives Ionenätzen, bezeichnen. Mit anderen Worten können bei dem Verfahren mit einem Ätzmittel, beispielsweise einem chemischen Ätzmittel, ein oder mehrere Abschnitte 322 der Opferschicht 302S, die nicht durch den Chip 306 bedeckt sind, selektiv entfernt werden, wobei die Sperrschicht 302B, einschließlich eines oder mehrerer Abschnitte 324 der Sperrschicht 302B, einer Entfernung durch das Ätzmittel widerstehen kann. Mit anderen Worten kann die Sperrschicht (Barriereschicht) 302B, einschließlich eines oder mehrerer Abschnitte 324 der Sperrschicht (Barriereschicht) 302B, eine Ätzstoppschicht für das selektive Entfernen der Opferschicht 302S sein (in 330). Nachfolgend kann ein weiteres Ätzmittel, das von dem Ätzmittel für das Ätzen der Opferschicht 302S verschieden sein kann, verwendet werden, um einen oder mehrere Abschnitte 324 der Sperrschicht 302B, die nicht durch den Chip 306 bedeckt sind, zu entfernen. Daher kann die Opferschicht 302S im Prozess 330 überätzt werden, weil die Sperrschicht 302B gegen das Ätzen der Opferschicht 302S, beispielsweise gegen das Ätzmittel, das für das Ätzen der Opferschicht 302S verwendet wird, widerstandsfähig sein kann.
Das Ätzen der Sperrschicht 302B durch das weitere Ätzmittel kann einen oder mehrere Abschnitte 324 der Sperrschicht 302B entfernen, die nicht durch die Chiphartmaske 306 geschützt sind. Das selektive Entfernen eines oder mehrerer Abschnitte 322, 324 der Schichtanordnung 302 verwendet den Chip 306 als Maske, beispielsweise als Hartmaske. Daher können zumindest die Teile 326, 328 der Schichtanordnung 302, die nicht durch den Chip 306 bedeckt sind, entfernt werden. Mit anderen Worten können zumindest der Teil 326 der Opferschicht 302S und zumindest der Teil 328 der Sperrschicht (Barriereschicht) 302B, die nicht durch den Chip 306 bedeckt sind, entfernt werden. Die Teile 326 und 328 können über dem Träger 304 gebildet werden. Es kann möglich sein, dass der Teil 326 der Opferschicht 302S und der Teil 328 der Sperrschicht (Barriereschicht) 302B von den Seitenwänden des Chips 306 unterschnitten werden können, wobei infolge der Verwendung des Chips 306 als Hartmaske die Fläche der Teile 326, 328 beispielsweise kleiner oder gleich der Fläche der ersten Chipseite 314 sein kann.
Gemäß einer Ausführungsform kann ein Ätzmittel für das Ätzen der Opferschicht 302S Fluorwasserstoffsäure (HF), beispielsweise gepuffertes HF oder verdünntes HF, aufweisen. Beispielsweise kann gepuffertes HF für das Ätzen der Opferschicht 302S verwendet werden, falls die Opferschicht 302S eine Silberschicht aufweist.
Gemäß einer Ausführungsform kann ein Ätzmittel für das Ätzen der Sperrschicht 302B eine Mischung von Ammoniak (NH₃), Wasserstoffperoxid (H₂O₂) und Wasser (H₂O) aufweisen, welche für das Ätzen der Sperrschicht 302B verwendet werden kann, falls die Sperrschicht 302B eine Ti-Schicht oder eine TiW-Schicht aufweist.
Gemäß einer Ausführungsform kann ein Nassätzmittel für das Ätzen der Schichtanordnung 302, beispielsweise der Sperrschicht (Barriereschicht) 302B, beispielsweise eine verdünnte HF-Lösung (40 bis 48%) aufweisen.
Gemäß einer Ausführungsform kann ein Trockenätzmittel für das Ätzen der Schichtanordnung 302, beispielsweise der Sperrschicht 302B, beispielsweise CF₄-Plasma (mit oder ohne Argon (Ar) und/oder Sauerstoff (O₂)) aufweisen, falls die Sperrschicht (Barriereschicht) 302B Siliziumdioxid (SiO₂) aufweist.
Gemäß einer Ausführungsform kann ein Nassätzmittel für das Ätzen der Schichtanordnung 302, beispielsweise der Sperrschicht 302B, beispielsweise eine Phosphorsäurelösung (H₃PO₄) (85%), aufweisen, falls die Sperrschicht (Barriereschicht) 302B Siliziumnitrid (Si₃N₄) aufweist. Ein anderes Nassätzmittel kann beispielsweise eine Fluorwasserstoffsäurelösung (HF) (1 bis 10%) aufweisen.
Gemäß einer Ausführungsform kann ein Trockenätzmittel für das Ätzen der Schichtanordnung 302, beispielsweise der Sperrschicht 302B, beispielsweise eine Mischung von CF₄-Fluorkohlenstoff/Sauerstoff-O₂-Plasma aufweisen, falls die Sperrschicht (Barriereschicht) 302B Siliziumnitrid (Si₃N₄) aufweist.
Der zwei Schritte aufweisende Ätzprozess kann dazu dienen, jegliche Verunreinigungen von den Haftprozessen vor anschließenden Prozessschritten, beispielsweise Formen und Verdrahten, zu entfernen.
Der Chip 306 kann als eine Hartmaske verwendet werden, indem der Chip 306, der für das Ätzmittel und/oder die Ätzmittel, die in dem zwei Schritte aufweisenden Ätzen verwendet werden, chemisch beständig ist, auf der Schichtanordnung 302 angeordnet wird. Die Schicht 332 kann über der zweiten Chipseite 316 gebildet werden, die eine dem Ätzmittel ausgesetzte Seite des Chips 306 sein kann. Die Schicht 332 kann beispielsweise eine Siliziumdioxid-(SiO₂)-Schicht oder eine Siliziumnitrid-(Si₃N₄)-Schicht oder eine Polyimid-(PI)-Schicht aufweisen. Die Schicht 332 kann eine Schicht sein, welche eine oder mehrere Kontaktstellen 308 elektrisch voneinander isoliert. Die Schicht 332 kann eine Dicke aufweisen, die von etwa 0,1 μm bis etwa 10 μm, beispielsweise etwa 2 μm bis etwa 8 μm, reicht.
Während der selektiven Entfernungsprozesse 330 bis 340 können eine oder mehrere Kontaktstellen 308 geöffnet, beispielsweise freigelegt, oder geschlossen, beispielsweise bedeckt, werden, während die Schichtanordnung 302 geätzt wird. Im Fall geöffneter Kontaktstellen kann die Schicht 332 zwischen einer oder mehreren Kontaktstellen 308 gebildet werden, und eine oder mehrere Kontaktstellen 308 können während des Ätzens freigegeben, beispielsweise freigelegt, werden. Im Fall geschlossener Kontaktstellen kann die Schicht 332 zwischen und über einer oder mehreren Kontaktstellen 308 gebildet werden, wodurch die eine oder die mehreren Kontaktstellen 308 bedeckt werden.
Im Fall offener Kontaktstellen kann verstanden werden, dass gemäß verschiedenen Ausführungsformen eine oder mehrere Kontaktstellen 308 aus einem Material gebildet werden können, das von der Opferschicht 302S verschieden ist, wobei beispielsweise, falls 302S eine Silberschicht aufweist, eine oder mehrere Kontaktstellen 308 Kupfer aufweisen können. Ferner können eine oder mehrere Kontaktstellen 308 aus einem von der Sperrschicht 302B verschiedenen Material gebildet werden, wobei beispielsweise, falls 302B Ti oder TiW aufweist, eine oder mehrere Kontaktstellen 308 Ti oder TiW nicht aufweisen können. Gemäß verschiedenen anderen Ausführungsformen können in Fällen offener Kontaktstellen eine oder mehrere Kontaktstellen 308 sogar aus dem gleichen Material wie die Opferschicht 302S gebildet werden, wobei jedoch eine oder mehrere Kontaktstellen 308 eine größere Dicke als die Opferschicht 302S aufweisen können. Beispielsweise können eine oder mehrere Kontaktstellen 308 eine Dicke aufweisen, die von etwa 0,8 μm bis etwa 10 μm reicht, was mit Dicken im Bereich von Nanometern für die Opferschicht 302S zu vergleichen ist. Dies kann bedeuten, dass eine oder mehrere Kontaktstellen 308 mit einem Ätzmittel geätzt werden können, das für die Opferschicht 302S verwendet wird, wobei jedoch wegen der größeren Dicke eine oder mehrere Kontaktstellen 308 nicht vollständig fortgeätzt werden und eine ausreichende Dicke einer oder mehrerer Kontaktstellen 308 nach dem Ätzen der Opferschicht 302S bewahrt werden kann. Dieses Konzept kann alternativ auf die Sperrschicht 302B angewendet werden. Gemäß verschiedenen anderen Ausführungsformen können in Fällen offener Kontaktstellen eine oder mehrere Kontaktstellen 308 aus dem gleichen Material wie die Sperrschicht 302B gebildet werden, wobei eine oder mehrere Kontaktstellen 308 jedoch eine größere Dicke als die Opferschicht 302S aufweisen können. Beispielsweise können eine oder mehrere Kontaktstellen 308 eine Dicke aufweisen, die von etwa 0,8 μm bis etwa 10 μm reicht, was mit Dicken im Bereich von Nanometern für die Sperrschicht (Barriereschicht) 302B zu vergleichen ist.
Es sei bemerkt, dass eine oder mehrere Kontaktstellen 308 Edelmetalle, beispielsweise Palladium, Silber, Platin, Gold, aufweisen können, die im Allgemeinen gegen Ätzmittel chemisch widerstandsfähig sein können. Sie können so ausgewählt werden, dass sie auch gegen nachfolgende Trägeraufrauhungsprozesse widerstandsfähig sein können.
Die Sperrschicht (Barriereschicht) 302B kann die Diffusion des Trägermaterials, beispielsweise des Materials aus dem Träger 304, beispielsweise von Kupferteilchen, in das Haftmaterial 312, beispielsweise die Silberschicht, und/oder die rückseitige Metallisierungsschicht 318 verhindern und ferner die Diffusion des Haftmaterials 312, beispielsweise von Silberteilchen, in den Träger 304 verhindern. Mit anderen Worten kann das Material aus dem Träger 304, beispielsweise Kupferteilchen, nicht in der Lage sein, in das Haftmaterial 312 einzudringen. Die Diffusion kann verhindert werden, wie durch die in 3E dargestellten gekreuzten Pfeile angegeben ist. Es kann aus den 1A und 1B verstanden werden, dass Chipgehäuse gegen eine unerwünschte Diffusion anfällig sein können. 1A zeigt ein Chipgehäuse ohne die Schichtanordnung 302, wobei der Chip 106 eine Beschädigung erfahren haben kann, wie beispielsweise eine Rissbildung in der rückseitigen Metallisierung 118. Die rückseitige Metallisierung 118 kann analog zur rückseitigen Metallisierung 318 sein und als eine Diffusionssperre, beispielsweise gegen die Diffusion zwischen dem Chipträger 104 (analog zum Chipträger 304) und dem Chip 106, beispielsweise in Silizium, dienen. Wie in 1B dargestellt ist, kann ein Reißen oder eine Beschädigung der rückseitigen Metallisierung 118 ein Lecken von Trägermaterial, beispielsweise Kupfer, aus dem Träger 104 durch das Einzelchipanbringungsmaterial 112 in einen Siliziumchip 106 hervorrufen. Das Einzelchipanbringungsmaterial 112 (analog zum Haftmaterial 312) kann begreiflicherweise auch zu einer unerwünschten Diffusion in den Chip 106 und in den Träger 104 beitragen. Daher kann die Sperrschicht 302B als eine zusätzliche Sperrschicht dienen, welche die Diffusion von Trägermaterial, beispielsweise Material aus dem Träger 304, beispielsweise von Kupferteilchen, durch das Haftmaterial 312, beispielsweise die Silberschicht, in den Chip 306 und ferner die Diffusion des Haftmaterials 312, beispielsweise von Silberteilchen, in den Träger 304 verhindern kann.
Das Aufrauhen der freigelegten oberen Flächenabschnitte 334 des Trägers 304 kann der selektiven Entfernung der Schichtanordnung 302 folgen. Das Aufrauhen eines oder mehrerer Abschnitte 334 des Trägers 304, wovon die Schichtanordnung 302 selektiv entfernt worden ist, d. h. wovon ein oder mehrere Abschnitte 322 der Opferschicht 302S und ein oder mehrere Abschnitte 324 der Sperrschicht 302B, die nicht durch den Chip 306 bedeckt sind, selektiv entfernt worden sind, kann vor dem Aufbringen von Verkapselungsmaterial 336 ausgeführt werden. Ferner können Haftverstärker alternativ oder zusätzlich zum Aufrauhen über einem oder mehreren Abschnitten 334 des Trägers 304 aufgebracht werden. Haftverstärker und/oder eine Aufrauhung können die Haftung zwischen dem Verkapselungsmaterial 336 und dem Träger 304 verbessern. Insbesondere können Haftverstärker und/oder eine Aufrauhung die Haftung zwischen dem Verkapselungsmaterial 336 und einem oder mehreren Abschnitten 334 des Trägers 304 verbessern.
Das in 3F dargestellte Verfahren 300, ein Prozess 360 und ein analoger Prozess 560 (5C) können das Aufbringen des Verkapselungsmaterials 336 über dem Chip 306 und dem Träger 304 aufweisen, um den Chip zumindest teilweise zu umgeben. Das Verkapselungsmaterial 336 kann mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen: gefülltes oder nicht gefülltes Epoxidharz, vorimprägnierte Verbundfasern, verstärkte Fasern, ein Laminat, ein Formmaterial, ein thermisch aushärtendes Material, ein thermoplastisches Material, Füllteilchen, ein faserverstärktes Laminat, ein faserverstärktes Polymerlaminat und ein faserverstärktes Polymerlaminat mit Füllteilchen. Das Verkapselungsmaterial 336 kann durch mindestens ein Aufbringungsverfahren aus der folgenden Gruppe von Verfahren aufgebracht werden: Schleuderbeschichten, Aufsprühen, Formen, Kompressionsformen, Lamination. Das Verkapselungsmaterial 336 kann über, beispielsweise direkt auf, der Schicht 332 gebildet werden, und das Verkapselungsmaterial 336 kann ferner eine oder mehrere Kontaktstellen 308 und eine oder mehrere Seitenwände des Chips 306 bedecken. Die Seitenwände können sich auf die Seiten des Chips 306 zwischen der ersten Chipseite 314 und der zweiten Chipseite 316 beziehen. Das Verkapselungsmaterial 336 kann über, beispielsweise direkt auf, dem Träger 304, beispielsweise auf einem oder mehreren Abschnitten 334 des Trägers 304, gebildet werden, welche für eine verbesserte Haftung, beispielsweise vor der Aufbringung von Verkapselungsmaterial 336, aufgeraut werden kann.
Eine oder mehrere elektrische Zwischenverbindungen 338 können gebildet werden, um einen oder mehrere über dem Chip 306 gebildete Kontaktstellen 308 elektrisch zu verbinden. Eine oder mehrere elektrische Zwischenverbindungen 338 können mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen oder daraus bestehen: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen.
Gemäß verschiedenen Ausführungsformen können ein oder mehrere Durchgangslöcher im Verkapselungsmaterial 336 gebildet werden, wodurch eine oder mehrere Kontaktstellen 308 aus dem Verkapselungsmaterial 336 freigegeben, beispielsweise freigelegt, werden können. Ein oder mehrere Durchgangslöcher können durch Bohren, beispielsweise Laserbohren, beispielsweise unter Verwendung eines CO₂-Lasers, gebildet werden, um eine oder mehrere Kontaktstellen 308 zu öffnen. Es sei bemerkt, dass, wenn eine oder mehrere Kontaktstellen 308 während des Ätzens geschlossen wurden (wie zuvor beschrieben), beispielsweise durch die Schicht 332 bedeckt wurden, das Verkapselungsmaterial 336 über der Schicht 332 gebildet werden kann, wodurch die Schicht 332 und eine oder mehrere Kontaktstellen 308 bedeckt werden. Ein Laserbohren kann dann verwendet werden, um das Verkapselungsmaterial 336 und die Schicht 332, beispielsweise eine Polyimidschicht, zu durchbohren, um eine oder mehrere Kontaktstellen 308 zu öffnen.
Sobald eine oder mehrere Kontaktstellen 308 geöffnet, d. h. freigelegt oder von der Schicht 332 und dem Verkapselungsmaterial 336 befreit wurden, können eine oder mehrere elektrische Zwischenverbindungen 338 durch Aufbringen elektrisch leitenden Materials innerhalb des einen oder der mehreren Durchgangslöcher, beispielsweise über einer oder mehreren Kontaktstellen 308, gebildet werden, wodurch eine physikalische und elektrische Verbindung mit der einen oder den mehreren Kontaktstellen 308 gebildet wird. Das elektrisch leitende Material kann durch mindestens ein Aufbringungsverfahren aus der folgenden Gruppe von Verfahren aufgebracht werden: elektrisches Metallisieren, elektrodenfreies Metallisieren, Galvanisieren, Sputtern, Aufdampfen. Eine oder mehrere elektrische Zwischenverbindungen 338 können elektrisch mit einem oder mehreren über einer Seite 344 eines Chipgehäuses 370 gebildeten äußeren Chipgehäusekontakten 342 verbunden werden oder zumindest einen Teil davon bilden. Ein oder mehrere äußere Chipgehäusekontakte 342, die ferner physikalisch und elektrisch mit Lötstrukturen, beispielsweise Lötkügelchen oder Löthöckern oder Löt-Arrays, verbunden werden können, können den Chip 306, beispielsweise eine oder mehrere Kontaktstellen 308 des Chips 306, elektrisch mit einer äußeren elektrischen Schaltung, beispielsweise einem weiteren Chipgehäuse, einer gedruckten Leiterplatte oder einer Stromversorgung, verbinden.
Gemäß verschiedenen Ausführungsformen kann es an Stelle der Bildung einer oder mehrerer elektrischer Zwischenverbindungen 338 durch Aufbringen eines elektrisch leitenden Materials in Durchgangslöcher möglich sein, dass eine oder mehrere elektrische Zwischenverbindungen 338 an eine oder mehrere Kontaktstellen 308 gebondete elektrisch leitende Drähte aufweisen. Die Drähte können an eine oder mehrere Kontaktstellen 308 drahtgebondet werden und beispielsweise mit einer oder mehreren Zuleitungen eines Leiterrahmens elektrisch verbunden werden, bevor das Verkapselungsmaterial 336 aufgebracht wird. Das Verkapselungsmaterial 336 kann anschließend über dem Chip 306 und dem Träger 304 aufgebracht werden, wie zuvor beschrieben wurde, und zumindest teilweise auf die Drähte aufgebracht werden, beispielsweise um die Drähte elektrisch voneinander zu isolieren.
Ein Chipgehäuse, beispielsweise das Chipgehäuse 370, kann nach dem beschriebenen Verfahren 300 hergestellt werden. Das Chipgehäuse 370 kann aufweisen: die Schichtanordnung 302, die über dem Träger 304 ausgebildet ist, den Chip 306, der durch das Haftmaterial 312 an der Schichtanordnung 302 haftet, wobei die Schichtanordnung 302 die Sperrschicht 302B, die über dem Träger 304 ausgebildet ist, und die Opferschicht 302S, die über der Sperrschicht 302B ausgebildet ist, aufweisen kann, wobei die Schichtanordnung 302 von den Seitenwänden des Chips 306 unterschnitten sein kann, das Verkapselungsmaterial 336, das über dem Chip 306 und dem Träger 304 ausgebildet ist, wobei das Verkapselungsmaterial 336 den Chip 306 zumindest teilweise umgibt, und eine oder mehrere elektrische Zwischenverbindungen 338, die durch das Verkapselungsmaterial 336 ausgebildet sind und eine oder mehrere über dem Chip 306 ausgebildete Kontaktstellen 308 elektrisch verbinden. Das Chipgehäuse 370 kann ein oder mehrere oder alle Merkmale, die bereits in Bezug auf andere Beispiele beschrieben wurden, aufweisen.
Es sei bemerkt, dass das Chipgehäuse 370 durch Trennen durch den Träger 304 und das Verkapselungsmaterial 336 hindurch vereinzelt werden kann, beispielsweise von anderen Chips 306, die üblicherweise auch über dem Träger 304 ausgebildet sind.
Die 4A bis 4C zeigen ein Verfahren 400 zur Herstellung eines Chipgehäuses gemäß einer Ausführungsform.
Das Verfahren 400 kann einen oder mehrere oder alle Prozesse und Merkmale aufweisen, die bereits mit Bezug auf das Verfahren 300 beschrieben wurden.
Insbesondere zeigt 4A ein Bild des über dem Träger 304 angeordneten Chips 306, wobei ”ausgelaufene” Ablagerungen 446 über dem Träger 304 gebildet sein können. Diese Ablagerungen lassen sich nur schwierig entfernen, und sie können normalerweise aggressiven und komplizierten Reinigungsprozessen unterzogen werden, welche den Chip beschädigen können, wie zuvor in den 1A und 1B dargestellt und beschrieben wurde. Solche zusätzlichen Reinigungsprozesse können traditionell Alkalimaterialien verwenden, welche den Chip beschädigen können. Die Verfahren 300, 400 und 500 gemäß verschiedenen Ausführungsformen ermöglichen es, dass diese Ablagerungen 446 ohne zusätzliche Reinigungsprozesse sauber entfernt werden.
4B zeigt im Prozess 420 eine Ausführungsform, bei der das Haftmaterial 312 die Paste 312, beispielsweise eine Silber enthaltende Nanopaste, welche als Silbernanopaste bezeichnet wird, aufweisen kann. Die Paste 312 kann gehärtet werden, beispielsweise auf eine Temperatur von etwa 200°C erwärmt werden, um den Chip 306 an die Schichtanordnung 302 anzuheften, beispielsweise daran anzukleben oder zu befestigen (analog dem Prozess 320). Die Paste 312 kann Teilchen, beispielsweise Nanoteilchen in der Art von Silberteilchen, aufweisen, wobei diese Teilchen mit organischen Molekülen oder Lösungsmitteln beschichtet sein können. ”Ausläufe” dieser Teilchen in Form von Ablagerungen 446 können auftreten. ”Auslauf” kann sich auf die Ablagerung dieser Teilchen 446, beispielsweise organischer Materialien, aus der Paste 312 auf die Opferschicht 302S, beispielsweise auf die Oberfläche der Opferschicht 302S, beziehen. Diese können beispielsweise infolge einer Ausfällung auftreten, die auf die Erwärmung zurückzuführen sein kann. Beispielsweise können ”ausgelaufene” Ablagerungen 446 Ausfällungen organischer Materialien und/oder Silberteilchen und/oder zerlegter Materialien in der Art organischer Materialien und/oder Silberteilchen aus der Paste 312 aufweisen.
Wie in 4C dargestellt ist, kann der Prozess 430, nämlich der zwei Schritte aufweisende Ätzprozess, wie mit Bezug auf die Prozesse 330, 340m beschrieben wurde, die Opferschicht 302S, beispielsweise einen oder mehrere Abschnitte 322, fortätzen, und diese Materialablagerungen 446 von ”ausgelaufenen” und/oder anderen Verunreinigungen können gut entfernt werden. Beispielsweise kann die Opferschicht 302S überätzt werden, um zu gewährleisten, dass Materialien von ”ausgelaufenen” und/oder anderen Verunreinigungen und/oder Ausfällungen über der Opferschicht 302S, beispielsweise von einem oder mehreren Abschnitten 322 der Opferschicht 302S, entfernt werden können, wenn die Opferschicht 302S fortgeätzt wird, und ferner ohne die Sperrschicht (Barriereschicht) 302B zu entfernen.
Mit dem zwei Schritte aufweisenden Ätzprozess kann eine im Wesentlichen vollkommen saubere Fläche, beispielsweise Trägerfläche, erreicht werden, weshalb Spannungen und/oder Schichtablösungen von der Fläche des Trägers 304 vermieden werden. Ohne eine im Wesentlichen saubere Trägerfläche kann ein anschließendes Aufrauhen des Trägers 304 (wie zuvor beschrieben) möglicherweise nicht gut ausgeführt werden, und der Träger 304 wird möglicherweise für die Haftung des Verkapselungsmaterials 336 über dem Träger 304 nicht ausreichend aufgeraut. Ferner können ohne eine im Wesentlichen saubere Trägerfläche Haftverstärker möglicherweise nicht geeignet auf den Träger 304 aufgebracht werden. Infolge eines schlechten Aufrauhungsprozesses und/oder einer schlechten Aufbringung von Haftverstärkern kann sich eine schlechte Haftung zwischen dem Verkapselungsmaterial und dem Träger ergeben, und es kann eine mögliche Schichtablösung von der Trägerfläche auftreten. Mit dem zwei Schritte aufweisenden Ätzprozess können beschädigende zusätzliche Reinigungsprozesse vermieden werden.
Die 5A bis 5C zeigen ein Verfahren 500 zur Herstellung eines Chipgehäuses, beispielsweise eines Chipgehäuses 570. Das Verfahren 500 kann einen oder mehrere oder alle Prozesse und Merkmale aufweisen, die bereits in Bezug auf die Verfahren 300 und 400 beschrieben wurden, abgesehen davon, dass mindestens eine von der Opferschicht 302S und der Sperrschicht 302B ein elektrisch isolierendes Material aufweisen kann.
Gemäß verschiedenen Ausführungsformen kann, wie in 5A dargestellt ist, ein elektrischer Isolator in Form der Sperrschicht 302B über dem Träger 304 bereitgestellt werden.
Die Sperrschicht (Barriereschicht) 302B kann elektrisch isolierend sein, wobei die Sperrschicht (Barriereschicht) 302 beispielsweise ein elektrisch isolierendes Material, beispielsweise Siliziumdioxid (SiO₂) oder Siliziumnitrid (Si₃N₄), aufweisen kann. Siliziumdioxid und Siliziumnitrid können durch chemische Dampfabscheidung aufgebracht werden. Die Sperrschicht (Barriereschicht) 302B kann eine Dicke aufweisen, die von etwa 50 nm bis etwa 1000 nm, beispielsweise von etwa 50 nm bis etwa 200 nm, beispielsweise von etwa 50 nm bis etwa 100 nm, reicht. Die elektrisch leitende Opferschicht 302S kann, wie vorstehend beschrieben wurde, über der elektrisch isolierenden Sperrschicht 302B gebildet werden. Der Chip 306 kann über der Schichtanordnung 302 angeordnet werden, wobei der Chip 306 durch Haftmaterial 312 an die Schichtanordnung 302 angeheftet wird. Das Haftmaterial 312 kann elektrisch leitend oder elektrisch isolierend sein, wie vorstehend beschrieben wurde.
Gemäß einer Ausführungsform kann der Chip 306 einen Bipolartransistor mit isoliertem Gate (IGBT) aufweisen, und das Haftmaterial 312 kann ein elektrisch leitendes Material aufweisen, die Opferschicht 302S kann elektrisch leitend sein, beispielsweise eine Ag-Schicht, und die Sperrschicht (Barriereschicht) 302B kann elektrisch isolierend sein, beispielsweise aus Siliziumoxid oder Siliziumnitrid bestehen.
Gemäß einer weiteren Ausführungsform kann der Chip 306 beispielsweise Niederleistungs-Halbleiterchips, beispielsweise Halbleiterlogikchips, aufweisen. Die rückseitige Metallisierungsschicht 318 kann fortgelassen werden, und mindestens eine Schicht 302S, 302B der Schichtanordnung 302 und das Haftmaterial 312 kann ein elektrisch isolierendes Material aufweisen.
Gemäß verschiedenen anderen Ausführungsformen kann die Opferschicht 302S wahlweise sogar fortgelassen werden, falls dies erforderlich ist. Das Haftmaterial 312 kann dann direkt an die Sperrschicht 302B angeheftet, beispielsweise daran fixiert, werden, falls die Opferschicht 302S fortgelassen wird.
Wie zuvor beschrieben wurde, kann, abhängig von den Anforderungen des herzustellenden Chipgehäuses, eine elektrische Leitfähigkeit oder eine elektrische Isolation zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich sein. Diese Anforderungen können eine Rolle bei der Materialauswahl, beispielsweise der rückseitigen Metallisierungsschicht 318, der Haftschicht 312 oder der Schichten 302B, 302S der Schichtanordnung 302, spielen. Weitere Erwägungen in Bezug auf die Materialauswahl können die Erwägung des Materials für das Chipsubstrat und die Schicht 332 einschließen, das so ausgewählt werden kann, dass es für Ätzmittel chemisch widerstandsfähig ist, die für das Ätzen der Schichten 302B, 302S der Schichtanordnung 302 verwendet werden.
Falls eine elektrische Verbindung zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich ist, kann gemäß verschiedenen Ausführungsformen das Anordnen des Chips 306, einschließlich einer oder mehrerer Kontaktstellen 308, 318, über der Schichtanordnung 302 das Löten des Chips 306 an die Schichtanordnung 302 durch das Lotmaterial 312, welches über der über einer ersten Chipseite ausgebildeten Kontaktstelle 318 ausgebildet ist, aufweisen. Beispielsweise kann die Haftschicht 312 ein Lotmaterial aufweisen. Das Lotmaterial 312 kann elektrisch leitend sein und mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen oder daraus bestehen: Ag, Pb, Zn, Sn, Au, Sb, Bi, In, Ga, Ni oder eine oder mehrere Kombinationen dieser Materialien. Beispielsweise kann ein AuSn-Diffusionslot durch Aufbringen der Au- und Sn-Schichten auf die rückseitigen Metallisierungsschichten des Chips und Anordnen des Chips auf dem Trägersubstrat und Fixieren von ihm bei Temperaturen von etwa 350°C verwendet werden. Falls gemäß verschiedenen Ausführungsformen eine elektrische Verbindung zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich sein kann, kann das Anordnen des Chips 306, einschließlich einer oder mehrerer Kontaktstellen 308, 318, über der Schichtanordnung 302 das Anheften des Chips 306 an die Schichtanordnung 302 durch elektrisch leitendes Haftmaterial 312 in der Art eines elektrisch leitenden Klebstoffs und/oder eines elektrisch leitenden Harzes und/oder eines elektrisch leitenden Haftpolymers und/oder einer elektrisch leitenden Paste und/oder einer elektrisch leitenden Haftpaste und/oder eines elektrisch leitenden Epoxidharzes, das mit Nanoteilchen gefüllt ist oder nicht (beispielsweise elektrisch leitenden Nanoteilchen) und/oder ein elektrisch leitendes Klebeband oder eine elektrisch leitende Klebefolie aufweisen. Solche Nanoteilchen können Nanoteilchen von Kupfer und/oder Silber und/oder Gold aufweisen. Das elektrisch leitende Haftmaterial 312 kann eine Flüssigkeit oder eine Paste oder ein Band aufweisen, bevor es an der Chiprückseite angebracht wird.
Gemäß verschiedenen Ausführungsformen kann, falls eine elektrische Verbindung zwischen der ersten Chipseite 314 und dem Träger 304 erforderlich sein kann, das Anordnen des Chips 306, einschließlich einer oder mehrerer Kontaktstellen 308, 318, über der Schichtanordnung 302 das Anheften des Chips 306 an die Schichtanordnung 302 über die Paste 312, welche über der über der ersten Chipseite 314 ausgebildeten Kontaktstelle 318 ausgebildet ist, aufweisen, wobei die Paste eine Silber enthaltende Nanopaste sein kann. Beispielsweise kann die Haftschicht 312 eine Paste 312 aufweisen. Die Paste kann gehärtet werden, um den Chip 306 an die Schichtanordnung 302 anzuheften.
Falls gemäß verschiedenen Ausführungsformen eine elektrische Verbindung zwischen der ersten Chipseite 314 und dem Träger 304 nicht erforderlich sein kann, d. h. eine elektrische Isolation erforderlich sein kann, kann das Anordnen des Chips 306, einschließlich einer oder mehrerer Kontaktstellen 308, 318, über der Schichtanordnung 302 das Anheften des Chips 306 an die Schichtanordnung 302 durch das elektrisch isolierende Haftmaterial 312 aufweisen. Beispielsweise kann die Haftschicht 312 das elektrisch isolierende Haftmaterial 312 aufweisen. Das elektrisch isolierende Haftmaterial 312 kann einen elektrisch isolierenden Klebstoff und/oder ein elektrisch isolierendes Harz und/oder ein elektrisch isolierendes Haftpolymer und/oder eine elektrisch isolierende Paste und/oder ein elektrisch isolierendes Epoxidharz, welches gefüllt oder nicht gefüllt ist, und/oder ein elektrisch isolierendes Klebeband oder eine elektrisch isolierende Klebefolie aufweisen.
Es sei angemerkt, dass die Materialauswahl (beispielsweise der rückseitigen Metallisierungsschicht 318, der Haftschicht 312, der Schichten 302B, 302B der Schichtanordnung 302, des Materials des Chipsubstrats und der Schicht 322) angesichts der Ätzmittel vorgenommen werden kann. Beispielsweise kann die Auswahl des Ätzmittels und des Materials so erfolgen, dass der Chip 306, einschließlich der Schicht 332, gegen ein Ätzmittel chemisch beständig sein kann, das für das Ätzen mindestens einer von der Opferschicht 302S und der Sperrschicht 302B verwendet wird. Falls die Sperrschicht 302B beispielsweise SiO₂ aufweist, kann das Ätzmittel Fluorwasserstoffsäure aufweisen und kann die Schicht 332 mindestens eines von Polyimid oder Parylen oder diamantartigem Kohlenstoff (DLC) aufweisen. Falls die Opferschicht Silber aufweist, kann das Ätzmittel Fluorwasserstoffsäure (HF) oder Salpetersäure (HNO₃) aufweisen, und falls die Sperrschicht (Barriereschicht) 302B TiW aufweist, kann sie durch mindestens eines von Ammoniak (NH₃), Wasserstoffperoxid (H₂O₂) und Wasser (H₂O) geätzt werden. Die Schicht 332 kann mindestens eines von Polyimid oder Parylen oder diamantartigem Kohlenstoff (DLC) aufweisen.

Claims

Verfahren (200) zur Herstellung eines Chipgehäuses, welches folgende Schritte aufweist: • Bilden (210) einer Schichtanordnung über einem Träger, wobei das Bilden (210) einer Schichtanordnung über dem Träger folgende Schritte aufweist: – Aufbringen einer Barriereschicht über dem Träger und – Aufbringen einer Opferschicht über der Barriereschicht. • Anordnen (220) eines Chips einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung, wobei der Chip zumindest einen Teil der Schichtanordnung bedeckt, und • selektives Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und Verwenden des Chips als Maske, so dass zumindest ein Teil der Schichtanordnung, der vom Chip bedeckt ist, nicht entfernt wird.
Verfahren (200) gemäß Anspruch 1, wobei die Barriereschicht mindestens ein Material aus der folgenden Gruppe von Materialien aufweist: Ti, TiW, Siliziumnitrid, Siliziumoxid, Siliziumdioxid.
Verfahren (200) gemäß Anspruch 1 oder 2, wobei die Opferschicht mindestens ein Material aus der folgenden Gruppe von Materialien aufweist: Cu, Ag, Sn, Zn, Pb, Bi, Sb, Ni, Au oder Legierungen, die eines dieser Elemente aufweisen.
Verfahren (200) gemäß einem der Ansprüche 1 bis 3, wobei die Barriereschicht eine Dicke aufweist, die von etwa 30 nm bis etwa 300 nm reicht.
Verfahren (200) gemäß einem der Ansprüche 1 bis 4, wobei die Opferschicht eine Dicke aufweist, die von etwa 50 nm bis etwa 400 nm reicht.
Verfahren (200) gemäß einem der Ansprüche 1 bis 5, wobei das Aufbringen einer Barriereschicht über dem Träger das Aufbringen der Barriereschicht durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren aufweist: chemische Dampfabscheidung, Sputtern, Aufdampfen von Metallen, physikalische Dampfabscheidung oder Drucken.
Verfahren (200) gemäß einem der Ansprüche 1 bis 6, wobei das Aufbringen einer Opferschicht über der Sperrschicht das Aufbringen der Opferschicht durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren aufweist: Sputtern, chemische Dampfabscheidung, Aufdampfen von Metallen, physikalische Dampfabscheidung oder Drucken.
Verfahren (200) gemäß einem der Ansprüche 1 bis 7, wobei das Bilden (210) einer Schichtanordnung über einem Träger das Bilden einer Schichtanordnung über einem Träger aufweist, wobei der Träger einen elektrisch leitenden Leiterrahmen aufweist.
Verfahren (200) gemäß einem der Ansprüche 1 bis 8, wobei das Anordnen (220) eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung das Anheften des Chips an die Schichtanordnung durch ein Haftmaterial, das über einer ersten Chipseite ausgebildet ist, aufweist.
Verfahren (200) gemäß Anspruch 9, wobei das Haftmaterial mindestens ein Material aus der folgenden Gruppe von Materialien aufweist: ein Lot, ein Klebstoff, ein Harz, ein Haftpolymer, eine Paste, eine Haftpaste, ein Epoxidharz, das mit Nanoteilchen gefüllt ist oder nicht, ein Klebeband oder eine Klebefolie.
Verfahren (200) gemäß einem der Ansprüche 1 bis 8, wobei das Anordnen (220) eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung das Löten des Chips an die Schichtanordnung durch ein Lotmaterial, das über einer Kontaktstelle ausgebildet ist, die über einer ersten Chipseite ausgebildet ist, aufweist.
Verfahren (200) gemäß Anspruch 11, wobei das Lotmaterial mindestens ein Material umfasst, das aus der folgenden Gruppe von Materialien ausgewählt ist: Ag, Pb, Zn, Sn oder eine oder mehrere Kombinationen dieser Materialien.
Verfahren (200) gemäß einem der Ansprüche 1 bis 12, wobei das Anordnen (220) eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung das Anheften des Chips an die Schichtanordnung durch eine Paste, die über einer über einer ersten Chipseite ausgebildeten Kontaktstelle ausgebildet ist, wobei die Paste eine Silber enthaltende Nanopaste umfasst, aufweist.
Verfahren (200) gemäß Anspruch 13, welches ferner das Härten der Paste, um den Chip an die Schichtanordnung anzuheften, aufweist.
Verfahren (200) gemäß einem der Ansprüche 1 bis 14, wobei das selektive Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der vom Chip bedeckten Schichtanordnung nicht entfernt wird, das selektive Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung, die nicht durch den Chip bedeckt sind, mit einem Ätzmittel und das Verwenden des Chips als Hartmaske, die gegen das Entfernen durch das Ätzmittel widerstandsfähig ist, aufweist.
Verfahren (200) gemäß einem der Ansprüche 1 bis 15, wobei das selektive Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der durch den Chip bedeckten Schichtanordnung nicht entfernt wird, das selektive Entfernen (230) eines oder mehrerer Abschnitte der Opferschicht, die nicht durch den Chip bedeckt sind, mit einem Ätzmittel, wobei die Barriereschicht gegen das Entfernen durch das Ätzmittel widerstandsfähig ist, aufweist.
Verfahren (200) gemäß Anspruch 16, wobei die Barriereschicht eine Ätzstoppschicht für das selektive Entfernen (230) der Opferschicht ist.
Verfahren (200) gemäß einem der Ansprüche 1 bis 17, wobei das selektive Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der Schichtanordnung, der durch den Chip bedeckt ist, nicht entfernt wird, das Überätzen der Opferschicht, wobei die Barriereschicht gegen das Ätzen der Opferschicht widerstandsfähig ist, aufweist.
Verfahren (200) gemäß einem der Ansprüche 1 bis 18, wobei das selektive Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und das Verwenden des Chips als Maske, so dass mindestens ein Teil der Schichtanordnung, der durch den Chip bedeckt ist, nicht entfernt wird, das selektive Entfernen (230) eines oder mehrerer Abschnitte der Opferschicht, die nicht durch den Chip bedeckt sind, und das anschließende selektive Entfernen (230) eines oder mehrerer Abschnitte der Barriereschicht, die nicht durch den Chip bedeckt sind, aufweist.
Verfahren (200) gemäß einem der Ansprüche 1 bis 19, ferner aufweisend: Aufbringen eines Verkapselungsmaterials über dem Chip und dem Träger, so dass der Chip zumindest teilweise umgeben wird.
Verfahren (200) gemäß Anspruch 20, ferner aufweisend: Aufrauhen eines oder mehrerer Abschnitte des Trägers, von denen die Schichtanordnung selektiv entfernt worden ist, vor dem Aufbringen des Verkapselungsmaterials, um die Haftung zwischen dem Verkapselungsmaterial und dem Träger zu verbessern.
Verfahren (200) gemäß Anspruch 20 oder 21, ferner aufweisend: wobei das Verkapselungsmaterial mindestens ein Material aus der folgenden Gruppe von Materialien aufweist: gefülltes oder nicht gefülltes Epoxidharz, vorimprägnierte Verbundfasern, verstärkte Fasern, ein Laminat, ein Formmaterial, ein thermisch aushärtendes Material, ein thermoplastisches Material, Füllteilchen, ein faserverstärktes Laminat, ein faserverstärktes Polymerlaminat und ein faserverstärktes Polymerlaminat mit Füllteilchen.
Verfahren (200) gemäß einem der Ansprüche 20 bis 22, ferner aufweisend: Bilden einer oder mehrerer elektrischer Zwischenverbindungen, um eine oder mehrere über dem Chip gebildete Kontaktstellen elektrisch zu kontaktieren.
Verfahren (200) gemäß einem der Ansprüche 1 bis 23, wobei die Schichtanordnung von Seitenwänden des Chips unterschnitten ist.