DE102009025570B4 - Elektronische Anordnung und Verfahren zu ihrer Herstellung - Google Patents

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    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847—Copper (Cu) as principal constituent
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    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48866—Titanium (Ti) as principal constituent
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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    • H01L2224/48871—Chromium (Cr) as principal constituent
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    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/76155—Jetting means, e.g. ink jet
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
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Abstract

Anordnung (100 - 1200), aufweisend:- einen Träger (11) und mehrere Kontaktelemente (12, 13), wobei der Träger (11) eine erste Ebene (14) definiert, wobei der Träger (11) elektrisch mit einem ersten Kontaktelement (11) der mehreren Kontaktelemente gekoppelt ist und wobei der Träger (11) mit dem ersten Kontaktelement (11) integral ist,- einen an den Träger (11) angebrachten Leistungs-Halbleiterchip (15), und- einen aus einem elektrisch isolierenden Material gebildeten Körper (16), der den Leistungs-Halbleiterchip (15) bedeckt, wobei der Körper (16) eine zu der ersten Ebene (14) parallele zweite Ebene (17) und sich von der ersten Ebene (14) zu der zweiten Ebene (17) erstreckende Seitenflächen (18, 19) definiert, wobei- mindestens eines der mehreren Kontaktelemente (12) sich in einer zu der ersten Ebene (14) orthogonalen Richtung erstreckt und in der orthogonalen Richtung eine Höhe aufweist, die länger als 60% des Abstands zwischen der ersten Ebene (14) und der zweiten Ebene (17) ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente (12) von dem Körper (16) kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers (16) ausgerichtet ist, wobei der Leistungs-Halbleiterchip (15) eine erste Elektrode (30) aufweist, die an den Träger (11) angebracht ist, wobei der Leistungs-Halbleiterchip (15) eine zweite Elektrode (32) aufweist, die elektrisch mit einem zweiten Kontaktelement (12) der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode (30) auf einer ersten Hauptoberfläche (31) des Leistungs-Halbleiterchips (15) angeordnet ist und die zweite Elektrode (32) auf einer der ersten Hauptoberfläche (31) gegenüberliegenden zweiten Hauptoberfläche (33) des Leistungs-Halbleiterchips (15) angeordnet ist.

Description

  • Die vorliegende Erfindung betrifft eine elektronische Anordnung und ein Verfahren zu ihrer Herstellung.
  • Leistungs-Halbleiterchips können zum Beispiel in elektronische Anordnungen integriert werden. Leistungs-Halbleiterchips eignen sich bei einer Ausführungsform zum Schalten oder Steuern von Strömen und/oder Spannungen. Leistungs-Halbleiterchips können zum Beispiel als Leistungs-MOSFET, IGBT, JFET, Leistungs-Bipolartransistoren oder Leistungsdioden implementiert werden.
  • Die Druckschrift US 5 581 118 A betrifft oberflächenmontierbare Vorrichtungen, bei denen es sich um modifizierte TO-220-Gehäuse handeln kann.
  • Die Druckschrift US 2005 / 0 093 177 A1 betrifft Halbleitergehäuse mit Leiterrahmen.
  • Die Druckschrift US 6 291 880 B1 betrifft Halbleitervorrichtungen mit integral gemeldeten Leiterrahmen.
  • Die Druckschrift US 6 791 172 B2 betrifft Leistungshalbleitervorrichtungen, die unter Verwendung eines Chip-Size-Gehäuses hergestellt werden.
  • Die Druckschrift US 2005 / 0 127 532 A1 betrifft ein invertiertes J-Lead-Gehäuse für Leistungsvorrichtungen.
  • Die Druckschrift US 2008 / 0 048 218 A1 betrifft ein Verfahren und eine Flip-Chip-Struktur für Leistungsvorrichtungen.
  • Die Druckschrift US 2007 / 0 278 701 A1 betrifft Halbleitergehäuse und zugehörige Herstellungsverfahren.
  • Es ist die Aufgabe der Erfindung, eine Anordnung mit einem Leistungs-Halbleiterchip zu schaffen, die eine möglichst hohe elektrische Festigkeit aufweist und die sich insbesondere zum Wellenlöten eignet. Ferner soll ein Verfahren zur Herstellung einer solchen Anordnung angegeben werden.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Verschiedene Aspekte betreffen eine Anordnung. Die Anordnung weist einen Träger und mehrere Kontaktelemente auf, wobei der Träger eine erste Ebene definiert, wobei der Träger elektrisch mit einem ersten Kontaktelement der mehreren Kontaktelemente gekoppelt ist und wobei der Träger mit dem ersten Kontaktelement integral ist. Die Anordnung weist ferner einen an den Träger angebrachten Leistungs-Halbleiterchip auf. Die Anordnung weist ferner einen aus einem elektrisch isolierenden Material gebildeten Körper auf, der den Leistungs-Halbleiterchip bedeckt, wobei der Körper eine zu der ersten Ebene parallele zweite Ebene und sich von der ersten Ebene zu der zweiten Ebene erstreckende Seitenflächen definiert. Mindestens eines der mehreren Kontaktelemente erstreckt sich in einer zu der ersten Ebene orthogonalen Richtung und weist in der orthogonalen Richtung eine Höhe auf, die länger als 60% des Abstands zwischen der ersten Ebene und der zweiten Ebene ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente von dem Körper kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers ausgerichtet ist. Der Leistungs-Halbleiterchip weist eine erste Elektrode auf, die an den Träger angebracht ist, und eine zweite Elektrode, die elektrisch mit einem zweiten Kontaktelement der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode auf einer ersten Hauptoberfläche des Leistungs-Halbleiterchips angeordnet ist und die zweite Elektrode auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche des Leistungs-Halbleiterchips angeordnet ist.
  • Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren weist einen Schritt eines Bereitstellens einer Anordnung auf. Die Anordnung weist einen Träger und mehrere Kontaktelemente auf, wobei der Träger eine erste Ebene definiert, wobei der Träger elektrisch mit einem ersten Kontaktelement der mehreren Kontaktelemente gekoppelt ist und wobei der Träger mit dem ersten Kontaktelement integral ist. Die Anordnung weist ferner einen an den Träger angebrachten Leistungs-Halbleiterchip auf. Die Anordnung weist ferner einen aus einem elektrisch isolierenden Material gebildeten Körper auf, der den Leistungs-Halbleiterchip bedeckt, wobei der Körper eine zu der ersten Ebene parallele zweite Ebene und sich von der ersten Ebene zu der zweiten Ebene erstreckende Seitenflächen definiert. Mindestens eines der mehreren Kontaktelemente erstreckt sich in einer zu der ersten Ebene orthogonalen Richtung und weist in der orthogonalen Richtung eine Höhe auf, die länger als 30% des Abstands zwischen der ersten Ebene und der zweiten Ebene ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente von dem Körper kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers ausgerichtet ist. Der Leistungs-Halbleiterchip weist eine erste Elektrode auf, die an den Träger angebracht ist, und eine zweite Elektrode, die elektrisch mit einem zweiten Kontaktelement der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode auf einer ersten Hauptoberfläche des Leistungs-Halbleiterchips angeordnet ist und die zweite Elektrode auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche des Leistungs-Halbleiterchips angeordnet ist. Das Verfahren weist ferner einen Schritt eines Wellenlötens der Anordnung an eine Leiterplatte auf.
  • Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren umfasst ein Bereitstellen eines Trägers und mehrerer Kontaktelemente, wobei der Träger eine erste Ebene definiert, wobei der Träger elektrisch mit einem ersten Kontaktelement der mehreren Kontaktelemente gekoppelt ist und wobei der Träger mit dem ersten Kontaktelement integral ist. Das Verfahren umfasst ferner ein Anbringen eines Leistungs-Halbleiterchips an dem Träger. Das Verfahren umfasst ferner ein Bilden eines Körpers aus einem elektrisch isolierenden Material, der den Leistungs-Halbleiterchip bedeckt, wobei der Körper eine zu der ersten Ebene parallele zweite Ebene und sich von der ersten Ebene zu der zweiten Ebene erstreckende Seitenflächen definiert. Mindestens eines der mehreren Kontaktelemente erstreckt sich in einer zu der ersten Ebene orthogonalen Richtung weist und in der orthogonalen Richtung eine Höhe auf, die länger als 60% des Abstands zwischen der ersten Ebene und der zweiten Ebene ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente von dem Körper kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers ausgerichtet ist. Der Leistungs-Halbleiterchip weist eine erste Elektrode auf, die an den Träger angebracht ist, und eine zweite Elektrode, die elektrisch mit einem zweiten Kontaktelement der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode auf einer ersten Hauptoberfläche des Leistungs-Halbleiterchips angeordnet ist und die zweite Elektrode auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche des Leistungs-Halbleiterchips angeordnet ist.
  • Verschiedene Aspekte betreffen eine Anordnung. Die Anordnung weist einen ersten Halbleiterchip auf, der einen SiC-Kristall, eine erste Elektrode und eine zweite Elektrode aufweist, wobei die erste Elektrode auf einer ersten Hauptoberfläche des Halbleiterchips angeordnet ist und die zweite Elektrode auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche des Halbleiterchips angeordnet ist. Die Anordnung weist ferner einen in einer Kaskodenschaltung mit dem ersten Halbleiterchip gekoppelten zweiten Halbleiterchip auf. Die Anordnung weist ferner einen aus einem elektrisch isolierenden Material gebildeten Körper auf, der den ersten und den zweiten Halbleiterchip bedeckt, wobei der Körper eine erste Ebene und eine zu der ersten Ebene parallele zweite Ebene und sich von der ersten Ebene zu der zweiten Ebene erstreckende Seitenflächen definiert. Die Anordnung weist ferner ein erstes Kontaktelement auf, das elektrisch mit der ersten Elektrode gekoppelt und einen sich in einer zu der ersten Ebene orthogonalen Richtung erstreckenden Teil aufweist, welcher von dem Körper kontaktiert wird, wobei der sich in der orthogonalen Richtung erstreckende Teil auf einer ersten Seitenfläche der Seitenflächen freiliegend ist, wobei der freiliegende Teil eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers ausgerichtet ist. Die Anordnung weist ferner ein ein zweites Kontaktelement auf, das elektrisch mit der zweiten Elektrode gekoppelt und auf einer der ersten Seitenfläche gegenüberliegenden zweiten Seitenfläche der Seitenflächen freiliegend ist.
  • Verschiedene Aspekte betreffen ein Verfahren. Das Verfahren umfasst ein Bereitstellen eines Trägers und mehrerer Kontaktelemente, wobei der Träger eine erste Ebene definiert, wobei der Träger elektrisch mit einem ersten Kontaktelement der mehreren Kontaktelemente gekoppelt ist. Das Verfahren umfasst ferner ein Anbringen eines Leistungs-Halbleiterchips an dem Träger. Das Verfahren umfasst ferner ein Bilden eines Körpers aus einem elektrisch isolierenden Material, der den Leistungs-Halbleiterchip bedeckt, wobei der Körper eine zu der ersten Ebene parallele zweite Ebene und sich von der ersten Ebene zu der zweiten Ebene erstreckende Seitenflächen definiert. Mindestens eines der mehreren Kontaktelemente erstreckt sich in einer zu der ersten Ebene orthogonalen Richtung und weist in der orthogonalen Richtung eine Höhe auf, die länger als 60% des Abstands zwischen der ersten Ebene und der zweiten Ebene ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente von dem Körper kontaktiert wird, wobei elektrisch leitfähiges Material auf mindestens einer der Seitenflächen galvanisch abgeschieden wird.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
    • 1 zeigt schematisch eine Ausführungsform einer Anordnung.
    • 2 zeigt schematisch eine Ausführungsform eines Verfahrens zum Anbringen einer Anordnung an einer Leiterplatte.
    • 3A bis 3D zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
    • 4 zeigt schematisch eine Ausführungsform einer Anordnung.
    • 5A bis 5C zeigen schematisch eine Ausführungsform eines Verfahrens zum Anbringen der Anordnung an einer Leiterplatte.
    • 6A bis 6J zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
    • 7A bis 7F zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
    • 8 zeigt schematisch eine Ausführungsform einer Anordnung.
    • 9A bis 9H zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
    • 10 zeigt schematisch eine Ausführungsform einer Anordnung.
    • 11 zeigt eine Ausführungsform eines Schaltbilds der Anordnung.
    • 12 zeigt schematisch eine Ausführungsform einer Anordnung.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil dieser Anmeldung bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „vorne“, „hinten“, „vorderes“, „hinteres“, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
  • Die nachfolgend beschriebenen Anordnungen können einen oder mehrere Halbleiterchips umfassen. Die Halbleiterchips können von verschiedener Art sein und können zum Beispiel integrierte elektrische oder elektrooptische Schaltungen umfassen. Bestimmte der Halbleiterchips können zum Beispiel als Leistungs-Halbleiterchips ausgelegt werden, wie zum Beispiel als Leistungsdioden, Leistungs-MOSFET (Metal Oxide Semiconductor Field Effect Transistor; Metalloxid-Halbleiterfeldeffekttransistoren), IGBT (Insulated Gate Bipolar Transistor; Bipolartransistoren mit isoliertem Gate), JFET (Junction Gate Field Effect Transistor; Sperrschicht-Gatefeldeffekttransistoren) oder Leistungsbipolartransistoren. Des Weiteren können die Halbleiterchips Steuerschaltungen, Treiberschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen. Bei einer Ausführungsform können Halbleiterchips mit einer Vertikalstruktur (bzw. vertikalen Struktur) vorkommen, das heißt, dass die Halbleiterchips so hergestellt werden können, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Bei einer Ausführungsform kann ein Halbleiterchip mit einer Vertikalstruktur Kontaktstellen auf seinen beiden Hauptoberflächen, d.h. auf seiner Oberseite und seiner Unterseite, aufweisen. Bei einer Ausführungsform können Leistungs-Halbleiterchips eine Vertikalstruktur aufweisen. Beispielsweise können sich die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFET und die Anodenelektrode einer Leistungsdiode auf einer Hauptoberfläche befinden, während sich die Drain-Elektrode des Leistungs-MOSFET und die Kathodenelektrode der Leistungsdiode auf der anderen Hauptoberfläche befinden. Bei einer Ausführungsform kann eine Leistungsdiode als eine Schottky-Diode realisiert werden. Ferner können die nachfolgend beschriebenen Anordnungen integrierte Schaltungen zum Steuern und/oder Ansteuern der integrierten Schaltungen anderer Halbleiterchips, wie zum Beispiel der integrierten Schaltungen von Leistungstransistoren oder Leistungsdioden, umfassen. Die Halbleiterchips müssen nicht aus einem spezifischen Halbleitermaterial, z.B. Si, SiC, SiGe, GaAs hergestellt werden und können des Weiteren anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel diskrete passive Anordnungen, Antennen, Isolatoren, Kunststoffe oder Metalle. Darüber hinaus können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips können Kontaktstellen (oder Elektroden) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen erlauben. Eine oder mehrere Metallschichten können auf die Kontaktstellen der Halbleiterchips aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer einen Bereich überdeckenden Schicht vorliegen. Es kann jedes beliebige gewünschte Metall oder jede beliebige gewünschte Metalllegierung als das Material verwendet werden, wie zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt werden, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Kontaktstellen können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Die Halbleiterchips können auf Trägern platziert werden. Die Träger können eine beliebige Form, Größe und ein beliebiges Material aufweisen. Während der Herstellung der Anordnungen können die Träger miteinander verbunden sein. Die Träger können auch aus einem Stück angefertigt werden. Die Träger können durch Verbindungsmittel untereinander verbunden werden, um bestimmte der Träger im Verlauf der Herstellung zu trennen. Die Trennung der Träger kann durch mechanisches Sägen, einen Laserstrahl, Schneiden, Stanzen, Schleifen, Ätzen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. Die Träger können elektrisch leitfähig sein. Sie können aus Metallen oder Metalllegierungen hergestellt werden, bei einer Ausführungsform Kupfer, Kupferlegierungen, Eisennickel, Aluminium, Aluminiumlegierungen oder andere geeignete Materialien. Die Träger können zum Beispiel ein Systemträger (Leadframe) oder Teil eines Systemträgers sein. Ferner können die Träger mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor, beschichtet sein.
  • Die nachfolgend beschriebenen Anordnungen enthalten externe Kontaktelemente (oder externe Kontaktstellen oder externe Kontaktflächen), die eine beliebige Form und Größe aufweisen können. Die externen Kontaktelemente können von außerhalb der Anordnung aus zugänglich sein und können somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnung aus erlauben. Des Weiteren können die externen Kontaktelemente wärmeleitfähig sein und können als Kühlkörper zum Ableiten der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitfähigen Material zusammengesetzt sein, wie zum Beispiel aus einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Die externen Kontaktelemente können zum Beispiel Anschlussleitungen (Pins, Leads) eines Systemträgers, Lotkugeln, Lothügel oder Kontaktelemente von anschlussleitungslosen Kapselungen (Leadless Package) sein.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips können mit einem elektrisch isolierenden Material bedeckt werden. Das elektrisch isolierende Material kann ein beliebiges geeignetes Laminat (Prepreg), ein Duroplast, ein thermoplastisches oder thermisch härtendes Material sein und kann Füllmaterialien enthalten. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem elektrisch isolierenden Material zu überdecken, wie zum Beispiel Lamination, Formpressen, Spritzguss, Pulverschmelzverfahren oder Flüssigguss. Das elektrisch isolierende Material kann verwendet werden, um Körper zu bilden, die einen oder mehrere Halbleiterchips oder passive Anordnungen enthalten.
  • 1 zeigt schematisch eine Ausführungsform einer Anordnung 100 im Querschnitt. Die Anordnung 100 enthält einen Träger 11 und Kontaktelemente 12 und 13. Der Träger 11 definiert eine erste Ebene 14. Bei der vorliegenden Ausführungsform wird die erste Ebene 14 durch die Unterseite des Trägers 11 definiert. Der Träger 11 und die Kontaktelemente 12 und 13 können Teil eines Systemträgers 10 sein. Ein Leistungs-Halbleiterchip 15 ist an dem Träger 11 angebracht. Ein aus einem elektrisch isolierenden Material gebildeter Körper 16 bedeckt den Leistungs-Halbleiterchip 15. Der Körper 16 definiert eine zu der ersten Ebene 14 parallele zweite Ebene 17. Bei der vorliegenden Ausführungsform wird die zweite Ebene 17 durch die Oberseite des Körpers 16 definiert. Der Körper 16 definiert ferner Seitenflächen 18 und 19, die sich von der ersten Ebene 14 zu der zweiten Ebene 17 erstrecken. Mindestens das Kontaktelement 12 besitzt einen Querschnitt in einer zu der ersten Ebene 14 orthogonalen Richtung, der länger als 60% des Abstands zwischen der ersten Ebene 14 und der zweiten Ebene 17 ist. Bei der vorliegenden Ausführungsform besitzt das Kontaktelement 12 einen Teil, der sich orthogonal zu der ersten Ebene 14 erstreckt. Dieser Teil des Kontaktelements 12 besitzt eine Höhe h1, die größer als 60% der Höhe h2 der Seitenfläche 19 der Anordnung 100 ist. Bei einer Ausführungsform kann die Höhe h1 größer als 70, 80 oder 90% der Höhe h2 sein.
  • Wie schematisch in 2 dargestellt, kann eine Anordnung 200 auf einer Leiterplatte 20, zum Beispiel einer PCB (gedruckten Leiterplatte) angebracht werden. Die Anordnung 200 kann durch Wellenlöten (bzw. Schwalllöten) elektrisch mit der Leiterplatte 20 gekoppelt werden. Die Anordnung 200 kann der Anordnung 100 ähnlich sein und kann einen Träger 11, Kontaktelemente 12 und 13, einen auf dem Träger 11 angebrachten Leistungs-Halbleiterchip 15 und einen aus einem elektrisch isolierenden Material gebildeten Körper 16, der den Leistungs-Halbleiterchip 15 bedeckt, enthalten. Im Gegensatz zu der Anordnung 100 ist die Höhe h1 des Teils des Kontaktelements 12, der sich orthogonal zu der ersten Ebene 14 erstreckt, mindestens größer als 30% der Höhe h2 der Seitenfläche 19 der Anordnung 200. Bei einer Ausführungsform kann die Höhe h1 größer als 40, 50, 60, 70, 80 oder 90% der Höhe h2 sein.
  • 3A bis 3D zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung 300, von der in 3D ein Querschnitt dargestellt ist. Die in 3D dargestellte Anordnung 300 ist eine Implementierung der in 1 und 2 dargestellten Anordnungen 100 und 200. Die Einzelheiten der Anordnung 300, die nachfolgend beschrieben werden, können deshalb ähnlich auf die Anordnungen 100 und 200 angewandt werden.
  • In 3A ist der Systemträger 10, der zum Herstellen der Anordnung 300 verwendet wird, in Seitenansicht (oben) und Draufsicht (unten) dargestellt. Der Systemträger 10 enthält den Träger 11 und die Kontaktelemente 12 und 13. Der Träger 11 und die Kontaktelemente 12 und 13 besitzen jeweils einen Teil, der sich parallel zu der ersten Ebene 14 erstreckt, und einen Teil, der sich orthogonal zu der ersten Ebene 14 erstreckt. Der Träger 11 und die Kontaktelemente 12 und 13 können beliebige geometrische Formen aufweisen und auf beliebige Weise angeordnet sein. Der Systemträger 10 kann aus einem Metall hergestellt werden, zum Beispiel aus Kupfer oder einer Metalllegierung, zum Beispiel Eisennickel. Der Systemträger 10 kann mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor, beschichtet werden. Der Systemträger 10 kann gestanzt oder geschliffen worden sein, um die äußere Form des Systemträgers 10 wie in 3A dargestellt zu erzeugen. Bei einer Ausführungsform können die Enden des Trägers 11 und der Kontaktelemente 12 und 13 nach oben gebogen worden sein, um die Form des Systemträgers 10 zu erhalten.
  • Der Leistungs-Halbleiterchip 15 sowie möglicherweise weitere Halbleiterchips werden über dem Teil des Trägers 11 platziert, der sich parallel zu der ersten Ebene 14 (siehe 3B) erstreckt. Der Leistungs-Halbleiterchip 15 kann eine erste Elektrode 30 auf einer ersten Hauptoberfläche 31 und eine zweite Elektrode 32 auf einer der ersten Hauptoberfläche 31 gegenüberliegenden zweiten Hauptoberfläche 33 aufweisen. Der Leistungs-Halbleiterchip 15 kann zum Beispiel eine Leistungsdiode oder ein Leistungstransistor sein, wie etwa ein Leistungs-MOSFET, ein IGBT, ein JFET oder ein Leistungs-Bipolartransistor. Im Fall eines Leistungs-MOSFET, der in 3B beispielhaft dargestellt ist, können die ersten und zweiten Elektroden 30 und 32 Drain- bzw. Source-Elektroden sein. Der Leistungs-Halbleiterchip 15 kann darüber hinaus eine dritte Elektrode 34 auf der zweiten Hauptoberfläche 33 aufweisen, die als ein Gate-Anschluss wirkt, falls der erste Leistungs-Halbleiterchip 15 ein Leistungs-MOSFET ist. Der Leistungs-Halbleiterchip 15 kann so auf dem Träger 11 montiert werden, dass seine erste Hauptoberfläche 31 dem Träger 11 zugewandt ist. Die Drain-Elektrode 30 kann elektrisch mit dem Träger 11 verbunden werden.
  • Die elektrische Verbindung zwischen der Drain-Elektrode 30 des Leistungs-Halbleiterchips 15 und dem Träger 11 kann zum Beispiel durch Rückflusslöten, Vakuumlöten, Diffusionslöten oder Klebebonden durch Verwendung eines elektrisch leitfähigen Klebers produziert werden.
  • Wenn Diffusionslöten als eine Verbindungstechnik verwendet wird, ist es möglich, Lotmaterialien zu verwenden, die nach Ende des Lötvorgangs an der Grenzfläche zwischen dem Träger 11 und dem Leistungs-Halbleiterchip 15 aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von Sn-, AuSn-, AgSn-, CuSn-, AgIn-, AuIn-, CuIn-, AuSi- oder Au-Loten denkbar. Wenn der Leistungs-Halbleiterchip 15 klebend an den Träger 11 gebondet wird, ist es möglich, elektrisch leitfähige Kleber zu verwenden, die auf Epoxidharzen basieren können, die mit Gold, Silber, Nickel oder Kupfer angereichert sind, um die elektrische Leitfähigkeit zu produzieren.
  • Elektrische Verbindungen zwischen den Elektroden 32 und 34, die sich auf der zweiten Hauptoberfläche 33 des Leistungs-Halbleiterchips 15 befinden, und den Kontaktelementen 12 und 13 erfolgen durch Bondleitungen (Bonddrähte) 35 bzw. 36 (siehe 3C) . Es kann mehr als eine Bondleitung 35 verwendet werden, um die Source-Elektrode 32 elektrisch mit dem Kontaktelement 12 zu koppeln. Die Bondleitungen 35 und 36 können zum Beispiel aus Gold, Kupfer und Aluminium bestehen. Es kann Ballbonding, Wedgebonding oder eine beliebige andere geeignete Bondtechnik verwendet werden, um die Bondleitungen 35 und 36 an beiden Enden anzubringen.
  • Der Leistungs-Halbleiterchip 15 kann durch ein Vergussmaterial (Moldmaterial) 16 eingekapselt werden (siehe 3D). Zum Beispiel kann ein Duroplast- oder thermisch härtendes Vergussmaterial 16 verwendet werden. Das Vergussmaterial 16 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Teilchen aus Glas oder einem anderen elektrisch isolierenden Mineralfüllmaterial wie etwa Al2O3 oder organischem Füllmaterial besteht.
  • Die in 3D dargestellte Anordnung 300 ist eine anschlussleitungslose Kapselung (Leadless Package) und kann im Wesentlichen die Form eines Quaders aufweisen. Die zu der ersten Ebene 14 parallele zweite Ebene 17 wird durch die obere Oberfläche des Vergussmaterials 16 definiert. Die Anordnung 300 besitzt Seitenflächen 18, 19, 37 und 38, die sich von der ersten Ebene 14 zu der zweiten Ebene 17 erstrecken. An der Seitenfläche 18 kann eine Oberfläche des Trägers 11 freigelegt sein und Oberflächen der Kontaktelemente 12 und 13 können an der Seitenfläche 19 freigelegt sein. Die freigelegten Oberflächen des Trägers 11 und der Kontaktelemente 12 und 13 können als externe Kontaktelemente dienen, die von außerhalb der Anordnung 300 aus zugänglich sind und das Herstellen eines elektrischen Kontakts mit der Drain-Elektrode 30, der Source-Elektrode 32 bzw. der Gate-Elektrode 34 von außerhalb der Anordnung 300 aus erlauben.
  • Bei der vorliegenden Ausführungsform können die Teile des Trägers 11 und der Kontaktelemente 12 und 13, die sich orthogonal zu der ersten Ebene 14 erstrecken, dieselbe Höhe h1 aufweisen. Es kann bei einer Ausführungsform vorgesehen werden, dass diese Teile des Trägers 11 und der Kontaktelemente 12 und 13 verschiedene Höhen aufweisen. Ihre Höhen h1 betragen jedoch mindestens 30, 40, 50, 60, 70, 80 oder 90% der Höhe h2 der Anordnung 300, die der Abstand zwischen der ersten Ebene 14 und der zweiten Ebene 17 ist.
  • Es kann vorgesehen werden, dass der Abstand h3 zwischen den Seitenflächen 18 und 19 größer als der Abstand h4 zwischen den Seitenflächen 37 und 38 ist. Das heißt, dass die externen Kontaktelemente der Drain-Elektrode 30 und der Source-Elektrode 32, die an den Seitenoberflächen 18 und 19 freigelegt sind, den maximal möglichen Abstand in der Anordnung 300 besitzen. Während des Betriebs der Anordnung 300 können Spannungen von mehr als 50, 100, 500 oder 1000 V zwischen den Drain- und Source-Elektroden 30 und 32 angelegt werden. Der große Abstand zwischen den externen Kontaktelementen der Drain-Elektrode 30 und der Source-Elektrode 32 verringert Kriechströme zwischen diesen Elektroden und kann die elektrische Festigkeit der Anordnung 300 vergrößern. Das externe Kontaktelement der Gate-Elektrode 34 kann auf derselben Seitenfläche 19 wie das externe Kontaktelement der Source-Elektrode 32 angeordnet werden, da die Spannung zwischen der Source-Elektrode 32 und der Gate-Elektrode 34 gewöhnlich nicht höher als etwa 20 V ist. Jede der Oberflächen des Trägers 11 und des Kontaktelements 12, die an den Seitenflächen 18 bzw. 19 freigelegt sind, können größer als 0,3 oder 0,4 oder 0,5 mm2 sein. Dadurch können Ströme durch die Lastelektroden 30 und 32 von mehr als 5 oder 10 A fließen.
  • Für Fachleute ist offensichtlich, dass die in 3D dargestellte Anordnung 300 und ihre oben beschriebene Herstellung nur eine beispielhafte Ausführungsform sein sollen und dass viele Varianten möglich sind. Zum Beispiel kann mehr als ein Halbleiterchip oder mehr als eine passive Anordnung in der Anordnung 300 enthalten sein. Die Halbleiterchips und passiven Anordnungen können sich in Bezug auf Funktion, Größe, Herstellungstechnologie usw. unterscheiden.
  • 4 zeigt eine Variante der Anordnung 300. In der in 4 dargestellten Anordnung 400 sind die Unterseiten des Trägers 11 und der Kontaktelemente 12 und 13 nicht völlig planar, sondern weisen in bestimmten Bereichen Vertiefungen auf. Nur in an die Seitenflächen 18 und 19 angrenzenden Bereichen liegen die Unterseiten des Trägers 11 und der Kontaktelemente 12 und 13 in der ersten Ebene 14. Die Vertiefungen in der Unterseite des Systemträgers 10 können durch Schleifen, Stanzen, Ätzen oder eine beliebige andere geeignete Technik gebildet worden sein. Die Vertiefungen können mit dem elektrisch isolierenden Vergussmaterial 16 gefüllt worden sein. Da das Vergussmaterial 16 die Unterseiten des Trägers 11 und der Kontaktelemente 12 und 13 überdeckt, ist der entlang der Oberfläche der Anordnung 400 gemessene Abstand der externen Kontaktelemente der Drain-Elektrode 30 und der Source-Elektrode 32 im Vergleich zu der Anordnung 300 sogar noch größer, wodurch Kriechströme zwischen diesen Elektroden weiter verringert werden.
  • Die freiliegenden Oberflächen des Trägers 11 und der Kontaktelemente 12 und 13 können verwendet werden, um die Anordnung 400 elektrisch mit anderen Komponenten zu koppeln. Dies ist beispielhaft in 5A bis 5C dargestellt. Dort ist ein Ausschnitt einer Leiterplatte 20, zum Beispiel einer PCB, dargestellt, worauf die Anordnung 400 angebracht wird. Ein Klebematerial 40 wird verwendet, um die Unterseite der Anordnung 400 an der Leiterplatte anzubringen (siehe 5A). Die Anordnung 400 ist so ausgerichtet, dass die Seitenflächen 18 und 19 der Anordnung 400 über den Kontaktstellen 41 der Leiterplatte 20 platziert werden.
  • Bei der vorliegenden Ausführungsform wird Wellenlöten verwendet, um die Anordnung 400 elektrisch mit der Leiterplatte 20 zu koppeln, obwohl auch andere Löttechniken möglich sind. Wie in 5B dargestellt, wird die Leiterplatte 20 zusammen mit der Anordnung 400 über einem Tank mit geschmolzenem Lotmaterial 42 platziert, wobei die Anordnung 400 nach unten zeigt. In dem Tank wird eine Welle 43 aus Lotmaterial 42 (zum Beispiel durch Pumpen) erzeugt, die wie durch einen Pfeil 44 in 5B angegeben entlang der Leiterplatte 20 bewegt werden kann. Bei einer Ausführungsform kann die Leiterplatte 20 über die Welle 43 aus Lotmaterial 42 geführt werden.
  • Das Lotmaterial 42 benetzt die freigelegten Kontaktstellen 41 der Leiterplatte 20 und die angrenzenden freigelegten externen Kontaktelemente der Anordnung 400 (siehe 5C), wodurch eine zuverlässige elektrische Verbindung zwischen dem Träger 11, den Kontaktelementen 12 und 13 sowie den Kontaktstellen 41 erzeugt wird.
  • Die Technik des Wellenlötens kann auch verwendet werden, um die Anordnungen 100, 200 und 300 sowie die Anordnungen 600, 700, 800, 900 und 1200, die weiter unten beschrieben werden, an einer Leiterplatte anzubringen.
  • 6A bis 6J zeigen schematisch eine Ausführungsform eines Verfahrens zur Herstellung einer Anordnung 600, von der in 6J ein Querschnitt dargestellt ist. Die in 6J dargestellte Anordnung 600 ist eine Implementierung der in 1 und 2 dargestellten Anordnungen 100 und 200. Die nachfolgend beschriebenen Einzelheiten der Anordnung 600 können deshalb ähnlich auf die Anordnungen 100 und 200 angewandt werden.
  • In 6A wird ein elektrisch isolierendes Substrat 50 bereitgestellt. Das Substrat 50 kann eine Platte aus einem starren Material sein und kann eine flache Oberfläche aufweisen, auf der die Komponenten der herzustellenden Anordnung 600 platziert werden können. Die Form des Substrats 50 ist nicht auf irgendeine Größe oder geometrische Form beschränkt, zum Beispiel kann das Substrat 50 rund oder quadratisch sein. Das Substrat 50 kann eine Dicke im Bereich von 100 µm bis 1 mm aufweisen oder kann sogar noch dicker sein. Das elektrisch isolierende Substrat 50 kann zum Beispiel aus einem Keramikmaterial wie etwa Al2O3 oder AlN hergestellt werden. Bei einer Ausführungsform kann das Substrat 50 aus organischen Materialien bestehen, wie zum Beispiel Imid, Epoxid oder Duroplast, Metalloxide, Halbleiteroxide oder diamantartiger Kohlenstoff.
  • Auf dem Substrat 50 wird eine elektrisch leitfähige Schicht 51 abgeschieden (siehe 6B). Die elektrisch leitfähige Schicht 51 kann eine Dicke im Bereich von 10 bis 400 µm, bei einer Ausführungsform im Bereich von 80 bis 120 µm, aufweisen. Die elektrisch leitfähige Schicht 51 kann so strukturiert werden, dass nur bestimmte Bereiche des Substrats 50 durch die elektrisch leitfähige Schicht 51 überdeckt werden. Zum Beispiel kann nach der Strukturierung die elektrisch leitfähige Schicht 51 aus einem Array (Anordnung) elektrisch leitfähiger Kontaktstellen bestehen, die auf dem Substrat 50 angeordnet sind (in 6B sind nur zwei der Kontaktstellen dargestellt). Es können Kupfer, Eisen, Nickel, Aluminium oder andere Metalle oder Metalllegierungen als Materialien für die elektrisch leitfähige Schicht 51 verwendet werden.
  • Die elektrisch leitfähige Schicht 51 kann unter Verwendung eines galvanischen Abscheidungsverfahrens hergestellt werden. Hierfür wird zunächst auf der oberen Oberfläche des Substrats 50 eine Keimschicht abgeschieden. Die Keimschicht besitzt gewöhnlich eine Dicke von einigen hundert Nanometern. Es können Materialien wie Palladium oder Titan für die Keimschicht verwendet werden.
  • Die Dicke der Keimschicht kann vergrößert werden, indem eine weitere Schicht aus einem elektrisch leitfähigen Material auf die Keimschicht abgeschieden wird. Zum Beispiel kann eine Schicht aus Kupfer stromlos auf die Keimschicht abgeschieden werden. Diese Kupferschicht kann eine Dicke von weniger als 1 µm aufweisen. Danach kann galvanisch eine weitere Schicht aus Kupfer abgeschieden werden, die eine Dicke von mehr als 10 µm aufweisen kann.
  • Die stromlose Kupferabscheidung kann auch weggelassen werden. Die elektrisch leitfähige Schicht 51 kann nach dem abgeschlossenen Abscheidungsprozess aller ihrer Schichten oder nach der Abscheidung der Keimschicht strukturiert werden.
  • Bei einer Ausführungsform kann die Keimschicht durch einen Vakuumabscheidungsprozess wie etwa Sputtern abgeschieden werden. Zum Beispiel wird zuerst eine Schicht aus Titan mit einer Dicke von zum Beispiel etwa 50 nm und danach eine Schicht aus Kupfer mit einer Dicke von zum Beispiel etwa 200 nm gesputtert. Die Kupferschicht kann dann als Keimschicht zum galvanischen Abscheiden einer weiteren Kupferschicht mit einer Dicke von mehr als 10 µm verwendet werden.
  • Als weitere Alternativen können auch andere Abscheidungsverfahren verwendet werden, wie etwa physikalische Aufdampfung, chemische Aufdampfung, Aufschleuderprozesse, Sprühabscheidung oder Tintenstrahldrucken. Darüber hinaus kann die elektrisch leitfähige Schicht 51 ein Metallfilm, zum Beispiel ein Kupferfilm, sein, der auf die obere Oberfläche des Substrats 50 auflaminiert wird. Unterdruck, Wärme und Druck können für eine geeignete Zeit angewandt werden, um die elektrisch leitfähige Schicht 51 an dem Substrat 50 anzubringen.
  • Zwei Leistungs-Halbleiterchips 15 sowie möglicherweise weitere Halbleiterchips werden über der elektrisch leitfähigen Schicht 51 platziert (siehe 6C). Zum Beispiel wird auf jeder Kontaktstelle der elektrisch leitfähigen Schicht 51 ein einziger Leistungs-Halbleiterchip 15 angebracht. Die Leistungs-Halbleiterchips 15 sowie alle anderen Halbleiterchips, die hier beschrieben werden, können auf einem aus Halbleitermaterial hergestellten Wafer hergestellt worden sein. Nach dem Zerteilen des Wafers und dadurch dem Trennen der einzelnen Leistungs-Halbleiterchips 15 werden die Leistungs-Halbleiterchips 15 in größeren Abständen als im Waferverbund neu auf dem Substrat 50 angeordnet. Die Leistungs-Halbleiterchips 15 können auf demselben Wafer hergestellt worden sein, können bei einer Ausführungsform aber auf verschiedenen Wafern hergestellt worden sein. Weiterhin können die Leistungs-Halbleiterchips 15 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten.
  • Der Leistungs-Halbleiterchip 15 kann zum Beispiel eine Leistungsdiode oder ein Leistungstransistor sein, wie etwa ein Leistungs-MOSFET, ein IGBT, ein JFET oder ein Leistungs-Bipolartransistor. Im Fall von Leistungs-MOSFET können die Leistungs-Halbleiterchips 15 so auf der elektrisch leitfähigen Schicht 51 angebracht werden, dass ihre Drain-Elektroden 30 der elektrisch leitfähigen Schicht 51 zugewandt sind.
  • Die elektrischen Verbindungen zwischen den Drain-Elektroden 30 der Leistungs-Halbleiterchips 15 und der elektrisch leitfähigen Schicht 51 können zum Beispiel durch Rückflusslöten, Vakuumlöten, Diffusionslöten oder Klebebonden durch Verwendung eines elektrisch leitfähigen Klebers hergestellt werden.
  • Auf den Leistungs-Halbleiterchips 15 und den freigelegten Teilen der elektrisch leitfähigen Schicht 51 und des Substrats 50 wird ein elektrisch isolierendes Material 16 abgeschieden (siehe 6D) . Das elektrisch isolierende Material 16 kann als Folie oder Blatt auf die darunter liegenden Strukturen auflaminiert werden, indem man Unterdruck sowie Wärme und Druck für eine geeignete Zeit anwendet. Es kann auch vorgesehen werden, dass das elektrisch isolierende Material 16 aus einer Lösung oder einer Gasphase abgeschieden wird, und kann schichtenweise bis auf eine gewünschte Dicke aufgebaut werden. Techniken, die für diese Art von Abscheidung verwendet werden können, sind zum Beispiel physikalische oder chemische Gasphasenabscheidung, Aufschleudern, Auftragen, Eintauchen, Spritzguss, Formpressen, Pulverschmelzverfahren oder Flüssigguss. Das elektrisch isolierende Material 16 kann aus einem Polymer wie etwa Parylen, einem Fotoresistmaterial (Fotolack), einem Silikon, einem Vergussmaterial oder einem anorganischen keramikartigen Material wie etwa Silizium-Kohlenstoff-Verbindungen, hergestellt werden.
  • Das elektrisch isolierende Material 16 kann wie in 6E gezeigt strukturiert werden. Mehrere Ausschnitte oder Durchgangslöcher 52 können in dem elektrisch isolierenden Material 16 erzeugt werden, um mindestens Teile der Source-Elektroden 32 und der Gate-Elektroden 34 (nicht dargestellt) der Leistungs-Halbleiterchips 15 sowie Teile der oberen Oberflächen der Kontaktstellen der elektrisch leitfähigen Schicht 51 freizulegen, so dass elektrische Verbindungen mit diesen freigelegten Regionen hergestellt werden können. Das elektrisch isolierende Material 16 kann zum Beispiel durch einen Stanzprozess, Laserablation, Ätzen, photolithographisches Strukturieren oder einen beliebigen anderen Fachleuten bekannten Prozess strukturiert werden.
  • Bei einer Ausführungsform, die in den Figuren nicht dargestellt ist, wird das elektrisch isolierende Material 16 als Polymerfolie oder -blatt mit mehreren Ausschnitten oder Durchgangslöchern 52 bereitgestellt, bevor es auf die elektrisch leitfähige Schicht 51 auflaminiert wird. Die Ausschnitte oder Durchgangslöcher 52 können durch Ausstanzen von Regionen der Polymerfolie bzw. des Polymerblatts bereitgestellt werden. Die Größe und Anordnung dieser Regionen entspricht der Größe und Anordnung der Oberflächen der Elemente, die freigelegt werden sollen.
  • Die in dem elektrisch isolierenden Material 16 produzierten Ausschnitte oder Durchgangslöcher 52 können mit einem elektrisch leitfähigen Material gefüllt werden, um Durchgangsverbindungen 53 in dem elektrisch isolierenden Material 16 zu bilden (siehe 6F). Das elektrisch leitfähige Material kann ein Metall sein, wie etwa Kupfer oder Aluminium, oder eine Metalllegierung wie etwa SnAg oder SnAu. Die Durchgangsverbindungen 53 können durch Verwendung derselben oder ähnlicher Verfahren wie oben in Verbindung mit der Herstellung der elektrisch leitfähigen Schicht 51 beschrieben hergestellt werden.
  • Das elektrisch isolierende Material 16 wirkt als Plattform für die Abscheidung einer elektrisch leitfähigen Schicht 54 (siehe 6G). Die elektrisch leitfähige Schicht 54 kann unter Verwendung derselben oder ähnlicher Verfahren und Materialien wie oben für die Abscheidung der elektrisch leitfähigen Schicht 51 beschrieben, wie zum Beispiel durch elektrochemische Abscheidungsprozesse, abgeschieden werden. Die elektrisch leitfähige Schicht 54 kann eine Dicke von mehr als 10 µm aufweisen. Die elektrisch leitfähige Schicht 54 kann strukturiert werden, um jede der Source-Elektroden 32 und der Gate-Elektroden 34 elektrisch mit einer der Durchgangsverbindungen 53 zu koppeln (siehe 6G).
  • Über der elektrisch leitfähigen Schicht 54 kann eine dielektrische Schicht 55 abgeschieden werden (siehe 6H). Die dielektrische Schicht 55 kann auf verschiedene Weisen hergestellt werden. Zum Beispiel kann die dielektrische Schicht 55 aus einer Gasphase oder aus einer Lösung abgeschieden oder kann auf die darunter liegenden Strukturen auflaminiert werden. Ferner können Dünnfilmtechnologieverfahren oder ein Standard-PCB-Industrieprozessablauf zur Aufbringung der dielektrischen Schicht 55 verwendet werden.
  • Die zwei Leistungs-Halbleiterchips 15 werden durch Zertrennen des Substrats 50 und des elektrisch isolierenden Materials 16 und 55 zum Beispiel durch Sägen, einen Laserstrahl oder Ätzen voneinander getrennt (siehe 6I).
  • Eine der Anordnungen 600 ist in 6J in Seitenansicht (oben) und in Draufsicht (unten) dargestellt. Die Anordnungen 600 wurden so zerteilt, dass Teile der Durchgangsverbindungen 53, die elektrisch mit den Drain-, Source- und Gate-Elektroden 30, 32 und 34 gekoppelt sind, freigelegt werden. Die Drain-Elektrode 30 ist elektrisch über die elektrisch leitfähige Schicht 51 mit einer der Durchgangsverbindungen 53 gekoppelt, die auf der Seitenfläche 19 freigelegt ist.
  • Weiterhin wird auch ein Teil der elektrisch leitfähigen Schicht 51 an der Seitenfläche 19 freigelegt. Die Höhe h1 der Durchgangsverbindung 53 und der elektrisch leitfähigen Schicht 54, die an der Seitenfläche 19 freigelegt ist, beträgt mindestens 30, 40, 50, 60, 70, 80 oder 90% der Höhe h2 der Anordnung 600, die der Abstand zwischen der ersten Ebene 14 und der zweiten Ebene 17 ist. Diese freigelegte Oberfläche ist das externe Kontaktelement der Drain-Elektrode 30.
  • Jede der Source- und Gate-Elektroden 32 und 34 wird elektrisch über die elektrisch leitfähige Schicht 54 mit einer der Durchgangsverbindungen 53 gekoppelt, die an der Seitenfläche 18 freigelegt sind. Ferner werden Teile der elektrisch leitfähigen Schicht 54 auch an der Seitenfläche 18 freigelegt. Die Höhe h5 einer der Durchgangsverbindungen 53 und der elektrisch leitfähigen Schicht 51, die an der Seitenfläche 18 freigelegt ist, beträgt mindestens 30, 40, 50, 60, 70, 80 oder 90% der Höhe h2 der Anordnung 600. Diese freigelegten Oberflächen sind die externen Kontaktelemente der Source- und Gate-Elektroden 32 und 34.
  • Es kann vorgesehen werden, dass der Abstand h3 zwischen den Seitenflächen 18 und 19 größer als der Abstand h4 zwischen den Seitenflächen 37 und 38 ist. Das heißt, dass die externen Kontaktelemente der Drain-Elektrode 30 und der Source-Elektrode 32, die an den Seitenflächen 18 und 19 freigelegt sind, den maximal möglichen Abstand in der Anordnung 600 aufweisen. Während des Betriebs der Anordnung 600 können Spannung von mehr als 50, 100, 500 oder 1000 V zwischen die Drain- und Source-Elektroden 30 und 32 angelegt werden. Der große Abstand zwischen den externen Kontaktelementen der Drain-Elektrode 30 und der Source-Elektrode 32 verringert Kriechströme zwischen diesen Elektroden und kann die elektrische Festigkeit der Anordnung 600 vergrößern.
  • Die oben beschriebenen Anordnungen 300, 400 und 600 enthalten Leistungs-Halbleiterchips 15 des Vertikaltyps. In 7A bis 7F, 8 und 9A bis 9H sind schematisch Verfahren zur Herstellung von Anordnungen 700, 800 und 900 dargestellt, die Leistungs-Halbleiterchips 15 des Lateraltyps enthalten. Diese Leistungs-Halbleiterchips 15 werden so hergestellt, dass elektrische Ströme im Wesentlichen parallel zu den Hauptoberflächen der Leistungs-Halbleiterchips 15 fließen können. In einem Leistungs-Halbleiterchip 15 mit einer lateralen Struktur werden die Elektroden, durch die der Strom geleitet wird, nur auf einer Hauptoberfläche des Leistungs-Halbleiterchips 15 angeordnet. Die Anordnungen 700, 800 und 900 sind Implementierungen der in 1 und 2 dargestellten Anordnungen 100 und 200. Die Einzelheiten der Anordnungen 700, 800 und 900, die nachfolgend beschrieben werden, können deshalb ähnlich auf die Anordnungen 100 und 200 angewandt werden.
  • In 7A bis 7F sind beispielhaft verschiedene Phasen der Herstellung einer Anordnung 700 gezeigt. Um die Anordnung 700 herzustellen, wird zunächst ein Systemträger 10 bereitgestellt, der einen Träger 11 und Kontaktelemente 12 und 13 enthält, wie in 7A in Seitenansicht (oben) und Draufsicht (unten) dargestellt. Der Systemträger 10 von 7A ist dem Systemträger 10 von 3A ähnlich.
  • Die obere Oberfläche des Trägers 11 und Teile der Kontaktelemente 12 und 13 bilden eine Ebene, auf der eine elektrisch isolierende Folie 60 abgeschieden wird, um die Lücken zwischen dem Träger 11 und den Kontaktelementen 12 und 13 zu überbrücken und um als Plattform zur Abscheidung weiterer Schichten zu wirken (siehe 7B) . Die elektrisch isolierende Folie 60 kann zum Beispiel auf den Träger 11 auflaminiert werden, und die Kontaktelemente 12 und 13 können wie in 7B dargestellt durch einen Stanzprozess, Ätzen, Laserablation oder einen beliebigen anderen Fachleuten bekannten Prozess strukturiert werden. Die elektrisch isolierende Folie 60 kann aus einem Kunststoff- oder synthetischen Material oder aus einem beliebigen anderen geeigneten Material hergestellt werden.
  • Der Strukturierungsprozess kann Durchgangslöcher 61, 62 und 63 in der elektrisch isolierenden Folie 60 erzeugen, um die Drain-, Source- und Gate-Elektroden 30, 32 und 34 des Leistungs-Halbleiterchips 15 später elektrisch mit dem Träger 10 und den Kontaktelementen 12 bzw. 13 zu koppeln.
  • Die in der elektrisch isolierenden Folie 60 erzeugten Durchgangslöcher 61 bis 63 können mit einer Metall- oder einer Metalllegierungsschicht 64 gefüllt werden (siehe 7C) . Dann kann eine dielektrische Schicht 65, zum Beispiel eine Siliziumnitrid- oder Fotoresistschicht, auf der elektrisch isolierenden Folie 60 abgeschieden werden und kann strukturiert werden. Die Durchgangslöcher in der dielektrischen Schicht 65 können mit einer Metall- oder einer Metalllegierungsschicht 66 gefüllt werden (siehe 7D). Die Schichten 64 und 66 können durch stromlose und/oder galvanische Abscheidungsprozesse erzeugt werden. Bei einer Ausführungsform können auch andere Abscheidungsverfahren verwendet werden, wie zum Beispiel physikalische Aufdampfung, chemische Aufdampfung, Sputtern, Aufschleuderprozesse, Sprühabscheidung oder Tintenstrahldrucken. Es können Kupfer, Eisen, Nickel oder andere Metalle oder Metalllegierungen als Material verwendet werden. Die Dicke jeder der Schichten 64 und 66 kann in dem Bereich von 10 µm bis 1 mm, bei einer Ausführungsform in dem Bereich von 50 µm bis 150 µm, liegen.
  • Der Leistungs-Halbleiterchip 15 wird so auf die Schicht 66 montiert, dass seine Drain-, Source- und Gate-Elektroden 30, 32 und 34 der Schicht 66 zugewandt sind (siehe 7E, die Gate-Elektrode 34 ist in 7E nicht dargestellt). Die elektrischen Verbindungen zwischen den Elektroden 30, 32 und 34 des Leistungs-Halbleiterchips 15 und der Schicht 66 können zum Beispiel durch Rückflusslöten, Vakuumlöten, Diffusionslöten oder Klebebonden durch Verwendung eines elektrisch leitfähigen Klebers hergestellt werden.
  • Es kann ein Vergussmaterial 16 verwendet werden, um die Anordnung 700 einzukapseln (siehe 7F). Das Vergussmaterial 16 kann einen beliebigen Teil der Anordnung 700 einkapseln, lässt aber die äußeren Oberflächen des Trägers 11 und der Kontaktelemente 12 und 13 unbedeckt. Das Vergussmaterial 16 kann aus einem beliebigen geeigneten thermoplastischen oder thermisch aushärtenden Material zusammengesetzt sein und kann bei einer Ausführungsform aus Material zusammengesetzt sein, das üblicherweise in der modernen Halbleiterkapselungstechnologie verwendet wird.
  • Wie bei der Anordnung 300 sind die Höhen h1 des Trägers 11 und der Kontaktelemente 12 und 13 der Anordnung 700 größer als 30, 40, 50, 60, 70, 80 oder 90% der Höhe h2 der Anordnung 700.
  • Die in 8 dargestellte Anordnung 800 ist eine Variante der Anordnung 700. Bei der Anordnung 800 sind die Unterseiten des Trägers 11 und der Kontaktelemente 12 und 13 nicht völlig planar, sondern weisen in bestimmten Bereichen Vertiefungen auf. Nur in an die Seitenflächen 18 und 19 angrenzenden Bereichen liegen die Unterseiten des Trägers 11 und der Kontaktelemente 12 und 13 in der ersten Ebene 14. Die Vertiefungen in der Unterseite des Systemträgers 10 können durch Schleifen, Stanzen, Ätzen oder eine beliebige andere geeignete Technik gebildet worden sein. Die Vertiefungen können mit dem Vergussmaterial 16 gefüllt worden sein.
  • In 9A bis 9H sind schematisch verschiedene Phasen der Herstellung einer Anordnung 900 gezeigt. Das in 9A bis 9H dargestellte Herstellungsverfahren ist eine Variante des in 7A bis 7F dargestellten Herstellungsverfahrens. Im Gegensatz zu dem Verfahren von 7A bis 7F wird bei der vorliegenden Ausführungsform ein Systemträger 10 bereitgestellt, der einen Träger 11 und Kontaktelemente 12 und 13 enthält, die im Wesentlichen koplanare obere und untere Oberflächen aufweisen können (siehe 9A).
  • Die in 9B bis 9F dargestellten Prozesse sind im Wesentlichen mit den in 7B bis 7F dargestellten Prozessen identisch.
  • Nach der Einkapselung der Anordnung 900 mit dem Vergussmaterial 16 können die Seitenflächen 18 und 19 mit elektrisch leitfähigen Keimschichten 67 überdeckt werden (siehe 9G). Es kann ein stromloses Abscheidungsverfahren verwendet werden, um die Keimschichten 67 zu produzieren. Die Keimschichten 67 können eine Dicke von bis zu 1 µm aufweisen.
  • Die elektrische Leitfähigkeit der Keimschichten 67 kann verwendet werden, um galvanisch elektrisch leitfähige Schichten 68 auf den Keimschichten 67 abzuscheiden. Die elektrisch leitfähigen Schichten 68 können zum Beispiel aus Kupfer bestehen und können eine Dicke von bis zu 100 µm und bei einer Ausführungsform im Bereich zwischen 1 µm und 10 µm aufweisen.
  • Bei der in 9H dargestellten Ausführungsform sind die Höhen der mit den Drain-, Source- und Gate-Elektroden 30, 32 und 34 gekoppelten externen Kontaktelemente gleich der Höhe der Anordnung 900.
  • 10 zeigt schematisch eine Anordnung 1000 mit einem Systemträger 10, einem ersten Leistungs-Halbleiterchip 15 und einem zweiten Leistungs-Halbleiterchip 70. Der Systemträger 10 kann aus einem Metall oder einer Metalllegierung bestehen, zum Beispiel aus Kupfer, und besteht aus einem ersten Träger 11, der mit Kontaktelementen 71 integral (einstückig ausgebildet) ist, einem zweiten Träger 72 und Kontaktelementen 12 und 13. Der erste Leistungs-Halbleiterchip 15 kann ein in ein Substrat aus SiC (Siliziumcarbid) integrierter JFET sein. Der erste Leistungs-Halbleiterchip 15 kann so auf dem ersten Träger 11 angebracht werden, dass seine Drain-Elektrode 30 dem ersten Träger 11 zugewandt ist und seine Source- und Gate-Elektroden 32 und 34 dem ersten Träger 11 abgewandt sind. Der zweite Leistungs-Halbleiterchip 70 kann ein in ein Siliziumsubstrat oder in ein beliebiges anderes Halbleitersubstrat integrierter Leistungs-MOSFET sein. Der Leistungs-MOSFET 70 kann zum Beispiel eine Durchbruchsspannung von etwa 30 V aufweisen. Der zweite Leistungs-Halbleiterchip 70 kann so auf dem zweiten Träger 11 angebracht werden, dass seine (in 10 nicht dargestellte) Drain-Elektrode 73 dem zweiten Träger 72 zugewandt ist und seine Source- und Gate-Elektroden 74 und 75 dem zweiten Träger 72 abgewandt sind.
  • Eine Bondleitung (Bonddraht) 76 kann die Source-Elektrode 32 des ersten Leistungs-Halbleiterchips 15 elektrisch mit dem zweiten Träger 72 koppeln. Eine Bondleitung 77 kann die Gate-Elektrode 34 des ersten Leistungs-Halbleiterchips 15 elektrisch mit dem Kontaktelement 12 koppeln. Eine Bondleitung 78 kann die Source-Elektrode 74 des zweiten Leistungs-Halbleiterchips 70 elektrisch mit dem Kontaktelement 12 koppeln. Eine Bondleitung 79 kann die Gate-Elektrode 75 elektrisch mit dem Kontaktelement 13 koppeln. Die Anordnung 1000 kann durch ein Vergussmaterial 16 eingekapselt werden. Das Vergussmaterial 16 lässt mindestens Teile der Kontaktelemente 12, 13 und 71 freigelegt. Wie in 10 dargestellt, können die Kontaktelemente 71 auf einer Seitenfläche 18 der Anordnung 1000 angeordnet werden, und die Kontaktelemente 12 und 13 können auf einer der Seitenfläche 18 gegenüberliegenden Seitenfläche 19 der Anordnung 1000 angeordnet werden. Der Abstand zwischen den Seitenflächen 18 und 19 kann größer als der Abstand zwischen den Seitenflächen 37 und 38 der Anordnung 1000 sein.
  • In 11 ist ein Schaltbild der Anordnung 1000 dargestellt. Der zweite Leistungs-Halbleiterchip 70 ist in einer Kaskodenschaltung mit dem ersten Leistungs-Halbleiterchip 15 gekoppelt. Wenn der erste Leistungs-Halbleiterchip 15 ein in ein SiC-Substrat eingebetteter JFET ist und wenn der JFET 15 alleine betrieben wird, ist der JFET 15 eine „Öffner-Komponente“ („normally-on“-Komponente), das heißt, dass der Drain-Source-Pfad des JFET 15 leitfähig ist, wenn eine hohe Spannung an seine Drain-Elektrode 30 und eine niedrigere Spannung wie etwa Masse an seine Source-Elektrode 32 angelegt wird. Aufgrund der Kaskodenschaltung wird der JFET 15 zu einer „Schließer-Komponente“ („normally-off“-Komponente). In diesem Fall hängt es von der an das Kontaktelement 13 angelegten Spannung ab, ob die beiden Leistungs-Halbleiterchips 15 und 70 ein- oder ausgeschaltet sind.
  • Während des Betriebs der Anordnung 1000 können Spannungen in dem Bereich zwischen 0,5 und 1,5 kV oder mehr zwischen den Kontaktelementen 71 und 12 angelegt werden. Da die Kontaktelemente 71 und 12 auf gegenüberliegenden Seitenflächen 18 und 19 der Anordnung 1000 angeordnet sind, kann diese Anordnung Kriechströme zwischen den Kontaktelementen 71 und 12 verringern. Da die Spannungsdifferenz zwischen den Kontaktelementen 12 und 13 gewöhnlich viel kleiner als die Spannung zwischen den Kontaktelementen 71 und 12 ist, können die Kontaktelemente 12 und 13 auf derselben Seitenfläche 19 der Anordnung 1000 angeordnet werden.
  • Die Anordnung 1000 kann zum Beispiel durch Verwendung eines der in 3A bis 3D und 6A bis 6J dargestellten Verfahren hergestellt werden. Wenn das Verfahren von 3A bis 3D verwendet wird, erhält man eine Anordnung 1200, die in 12 dargestellt ist (die Gate-Elektrode 34, das Kontaktelement 13 und die Bondleitungen 77 und 79 sind in 12 nicht dargestellt).
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung möglicherweise mit Bezug auf nur eine von mehreren Implementierungen offenbart wurde, kann ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, so wie es für eine beliebige gegebene oder konkrete Anwendung erwünscht und vorteilhaft sein kann. So wie die Ausdrücke „enthalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet wurden, sollen ferner solche Ausdrücke auf ähnliche Weise wie der Ausdruck „umfassen“ einschließend sein. Es wurden möglicherweise die Ausdrücke „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet. Es versteht sich, dass diese Ausdrücke möglicherweise verwendet wurden, um anzugeben, dass zwei Elemente miteinander zusammenarbeiten oder wechselwirken, gleichgültig, ob sie sich in direktem physischen oder elektrischen Kontakt befinden oder sie sich nicht in direktem Kontakt miteinander befinden. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollintegrierten Schaltungen oder in Programmiermitteln implementiert werden können. Außerdem ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel gemeint, statt als Bestes oder Optimales. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Klarheit und des leichteren Verständnisses halber hier mit konkreten Abmessungen relativ zueinander dargestellt werden und dass die tatsächlichen Abmessungen wesentlich von den hier Dargestellten abweichen können.

Claims (17)

  1. Anordnung (100 - 1200), aufweisend: - einen Träger (11) und mehrere Kontaktelemente (12, 13), wobei der Träger (11) eine erste Ebene (14) definiert, wobei der Träger (11) elektrisch mit einem ersten Kontaktelement (11) der mehreren Kontaktelemente gekoppelt ist und wobei der Träger (11) mit dem ersten Kontaktelement (11) integral ist, - einen an den Träger (11) angebrachten Leistungs-Halbleiterchip (15), und - einen aus einem elektrisch isolierenden Material gebildeten Körper (16), der den Leistungs-Halbleiterchip (15) bedeckt, wobei der Körper (16) eine zu der ersten Ebene (14) parallele zweite Ebene (17) und sich von der ersten Ebene (14) zu der zweiten Ebene (17) erstreckende Seitenflächen (18, 19) definiert, wobei - mindestens eines der mehreren Kontaktelemente (12) sich in einer zu der ersten Ebene (14) orthogonalen Richtung erstreckt und in der orthogonalen Richtung eine Höhe aufweist, die länger als 60% des Abstands zwischen der ersten Ebene (14) und der zweiten Ebene (17) ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente (12) von dem Körper (16) kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers (16) ausgerichtet ist, wobei der Leistungs-Halbleiterchip (15) eine erste Elektrode (30) aufweist, die an den Träger (11) angebracht ist, wobei der Leistungs-Halbleiterchip (15) eine zweite Elektrode (32) aufweist, die elektrisch mit einem zweiten Kontaktelement (12) der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode (30) auf einer ersten Hauptoberfläche (31) des Leistungs-Halbleiterchips (15) angeordnet ist und die zweite Elektrode (32) auf einer der ersten Hauptoberfläche (31) gegenüberliegenden zweiten Hauptoberfläche (33) des Leistungs-Halbleiterchips (15) angeordnet ist.
  2. Anordnung (100 - 1200) nach Anspruch 1, wobei der Leistungs-Halbleiterchip (15) eine dritte Elektrode (34) aufweist, die elektrisch mit einem dritten Kontaktelement (13) der mehreren Kontaktelemente gekoppelt ist.
  3. Anordnung (100 - 1200) nach Anspruch 2, wobei das erste Kontaktelement (11) auf einer ersten Seitenfläche (18) der Seitenflächen freiliegend ist und das zweite und das dritte Kontaktelement (12, 13) auf einer der ersten Seitenfläche (18) gegenüberliegenden zweiten Seitenfläche (19) der Seitenflächen freiliegend ist.
  4. Anordnung (100 - 1200) nach Anspruch 3, wobei der Abstand zwischen der ersten Seitenfläche (18) und der zweiten Seitenfläche (19) größer als der Abstand zwischen einer dritten Seitenfläche (37) der Seitenflächen und einer der dritten Seitenfläche (37) gegenüberliegenden vierten Seitenfläche (38) der Seitenflächen ist.
  5. Anordnung (100 - 1200) nach einem der vorhergehenden Ansprüche, wobei der Leistungs-Halbleiterchip (15) ein Leistungstransistor ist.
  6. Anordnung (100 - 1200) nach einem der vorhergehenden Ansprüche, wobei der Leistungs-Halbleiterchip (15) einen SiC-Kristall aufweist.
  7. Anordnung (100 - 1200) nach einem der vorhergehenden Ansprüche, wobei die Anordnung einen in einer Kaskodenschaltung mit dem Leistungs-Halbleiterchip (15) gekoppelten weiteren Halbleiterchip (70) aufweist.
  8. Verfahren mit den folgenden Schritten: - Bereitstellen einer Anordnung (100 - 1200), aufweisend: - einen Träger (11) und mehrere Kontaktelemente (12, 13), wobei der Träger (11) eine erste Ebene (14) definiert, wobei der Träger (11) elektrisch mit einem ersten Kontaktelement (11) der mehreren Kontaktelemente gekoppelt ist und wobei der Träger (11) mit dem ersten Kontaktelement (11) integral ist, - einen an den Träger (11) angebrachten Leistungs-Halbleiterchip (15), und - einen aus einem elektrisch isolierenden Material gebildeten Körper (16), der den Leistungs-Halbleiterchip (15) bedeckt, wobei der Körper (16) eine zu der ersten Ebene (14) parallele zweite Ebene (17) und sich von der ersten Ebene (14) zu der zweiten Ebene (17) erstreckende Seitenflächen (18, 19) definiert, wobei - mindestens eines der mehreren Kontaktelemente (12, 13) sich in einer zu der ersten Ebene (14) orthogonalen Richtung erstreckt und in der orthogonalen Richtung eine Höhe aufweist, die länger als 30% des Abstands zwischen der ersten Ebene (14) und der zweiten Ebene (17) ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente (12) von dem Körper (16) kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers (16) ausgerichtet ist, wobei der Leistungs-Halbleiterchip (15) eine erste Elektrode (30) aufweist, die an den Träger (11) angebracht ist, wobei der Leistungs-Halbleiterchip (15) eine zweite Elektrode (32) aufweist, die elektrisch mit einem zweiten Kontaktelement (12) der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode (30) auf einer ersten Hauptoberfläche (31) des Leistungs-Halbleiterchips (15) angeordnet ist und die zweite Elektrode (32) auf einer der ersten Hauptoberfläche (31) gegenüberliegenden zweiten Hauptoberfläche (33) des Leistungs-Halbleiterchips (15) angeordnet ist, und - Wellenlöten der Anordnung (100 - 1200) an eine Leiterplatte (20).
  9. Verfahren nach Anspruch 8, wobei die Anordnung (100 - 1200) an der Leiterplatte (20) durch ein Klebematerial (40) vor dem Wellenlöten der Anordnung (100 - 1200) an die Leiterplatte (20) befestigt wird.
  10. Verfahren mit den folgenden Schritten: - Bereitstellen eines Trägers (11) und mehrerer Kontaktelemente (12, 13), wobei der Träger (11) eine erste Ebene (14) definiert, wobei der Träger (11) elektrisch mit einem ersten Kontaktelement (11) der mehreren Kontaktelemente gekoppelt ist und wobei der Träger (11) mit dem ersten Kontaktelement (11) integral ist, - Anbringen eines Leistungs-Halbleiterchips (15) an dem Träger (11), und - Bilden eines Körpers (16) aus einem elektrisch isolierenden Material, der den Leistungs-Halbleiterchip (15) bedeckt, wobei der Körper (16) eine zu der ersten Ebene (14) parallele zweite Ebene (17) und sich von der ersten Ebene (14) zu der zweiten Ebene (17) erstreckende Seitenflächen (18, 19) definiert, - wobei mindestens eines der mehreren Kontaktelemente (12, 13) sich in einer zu der ersten Ebene (14) orthogonalen Richtung erstreckt und in der orthogonalen Richtung eine Höhe aufweist, die länger als 60% des Abstands zwischen der ersten Ebene (14) und der zweiten Ebene (17) ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente (12) von dem Körper (16) kontaktiert wird und eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers (16) ausgerichtet ist, wobei der Leistungs-Halbleiterchip (15) eine erste Elektrode (30) aufweist, die an den Träger (11) angebracht ist, wobei der Leistungs-Halbleiterchip (15) eine zweite Elektrode (32) aufweist, die elektrisch mit einem zweiten Kontaktelement (12) der mehreren Kontaktelemente gekoppelt ist, wobei die erste Elektrode (30) auf einer ersten Hauptoberfläche (31) des Leistungs-Halbleiterchips (15) angeordnet ist und die zweite Elektrode (32) auf einer der ersten Hauptoberfläche (31) gegenüberliegenden zweiten Hauptoberfläche (33) des Leistungs-Halbleiterchips (15) angeordnet ist.
  11. Verfahren nach Anspruch 10, wobei der Träger (11) und die mehreren Kontaktelemente (12, 13) durch Fräsen und/oder Biegen und/oder Stanzen bearbeitet werden.
  12. Anordnung (1000, 1200), aufweisend: - einen ersten Halbleiterchip (15), der einen SiC-Kristall, eine erste Elektrode (30) und eine zweite Elektrode (32) aufweist, wobei die erste Elektrode (30) auf einer ersten Hauptoberfläche des Halbleiterchips (15) angeordnet ist und die zweite Elektrode (32) auf einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche des Halbleiterchips (15) angeordnet ist, - einen in einer Kaskodenschaltung mit dem ersten Halbleiterchip (15) gekoppelten zweiten Halbleiterchip (70), - einen aus einem elektrisch isolierenden Material gebildeten Körper (16), der den ersten und den zweiten Halbleiterchip (15, 70) bedeckt, wobei der Körper (16) eine erste Ebene (14) und eine zu der ersten Ebene (14) parallele zweite Ebene (17) und sich von der ersten Ebene (14) zu der zweiten Ebene (17) erstreckende Seitenflächen (18, 19) definiert, - ein erstes Kontaktelement (71), das elektrisch mit der ersten Elektrode (30) gekoppelt und einen sich in einer zu der ersten Ebene (14) orthogonalen Richtung erstreckenden Teil aufweist, welcher von dem Körper (16) kontaktiert wird, wobei der sich in der orthogonalen Richtung erstreckende Teil auf einer ersten Seitenfläche (18) der Seitenflächen freiliegend ist, wobei der freiliegende Teil eine freiliegende Oberfläche aufweist, die mit einer freiliegenden Seitenfläche des Körpers (16) ausgerichtet ist, und - ein zweites Kontaktelement (12), das elektrisch mit der zweiten Elektrode (32) gekoppelt und auf einer der ersten Seitenfläche (18) gegenüberliegenden zweiten Seitenfläche (19) der Seitenflächen freiliegend ist.
  13. Anordnung (1000, 1200) nach Anspruch 12, wobei der erste und der zweite Halbleiterchip (15, 70) Leistungstransistoren sind.
  14. Anordnung (1000, 1200) nach Anspruch 12 oder 13, wobei die erste und die zweite Elektrode (30, 32) Lastelektroden sind.
  15. Anordnung (1000, 1200) nach einem der Ansprüche 12 bis 14, wobei der erste Halbleiterchip (15) ein JFET ist.
  16. Anordnung (1000, 1200) nach einem der Ansprüche 12 bis 15, wobei der Abstand zwischen der ersten Seitenfläche (18) und der zweiten Seitenfläche (19) größer als der Abstand zwischen einer dritten Seitenfläche (37) der Seitenflächen und einer der dritten Seitenfläche (37) gegenüberliegenden vierten Seitenfläche (38) der Seitenflächen ist.
  17. Verfahren mit den folgenden Schritten: - Bereitstellen eines Trägers (11) und mehrerer Kontaktelemente (12, 13), wobei der Träger (11) eine erste Ebene (14) definiert, wobei der Träger (11) elektrisch mit einem ersten Kontaktelement (11) der mehreren Kontaktelemente gekoppelt ist, - Anbringen eines Leistungs-Halbleiterchips (15) an dem Träger (11), und - Bilden eines Körpers (16) aus einem elektrisch isolierenden Material, der den Leistungs-Halbleiterchip (15) bedeckt, wobei der Körper (16) eine zu der ersten Ebene (14) parallele zweite Ebene (17) und sich von der ersten Ebene (14) zu der zweiten Ebene (17) erstreckende Seitenflächen (18, 19) definiert, - wobei mindestens eines der mehreren Kontaktelemente (12, 13) sich in einer zu der ersten Ebene (14) orthogonalen Richtung erstreckt und in der orthogonalen Richtung eine Höhe aufweist, die länger als 60% des Abstands zwischen der ersten Ebene (14) und der zweiten Ebene (17) ist, wobei der sich in der orthogonalen Richtung erstreckende Teil des einen der mehreren Kontaktelemente (12) von dem Körper (16) kontaktiert wird, wobei elektrisch leitfähiges Material auf mindestens einer der Seitenflächen galvanisch abgeschieden wird.
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