DE102008039389B4 - Bauelement und Verfahren zur Herstellung - Google Patents

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Abstract

Bauelement, umfassend:
ein elektrisch leitendes Substrat (20);
einen auf dem Substrat (20) aufgebrachten ersten Halbleiterchip (11), der ein Leistungstransistor oder eine Leistungsdiode ist und ein erstes Kontaktpad (24) auf einer ersten Hauptoberfläche und ein zweites Kontaktpad (25) auf einer zweiten Hauptoberfläche aufweist, wobei der erste Halbleiterchip (11) mit seiner ersten Hauptoberfläche auf dem Substrat (20) aufgebracht ist und das erste Kontaktpad (24) elektrisch mit dem Substrat (20) verbunden ist;
eine auf der zweiten Hauptoberfläche des ersten Halbleiterchips (11) und auf dem Substrat (20) aufgebrachte erste elektrisch isolierende Schicht (27);
eine über der ersten elektrisch isolierenden Schicht (27) aufgebrachte elektrisch leitende Schicht (12), wobei die elektrisch leitende Schicht (12) elektrisch mit dem zweiten Kontaktpad (25) des ersten Halbleiterchips (11) verbunden ist;
eine über der elektrisch leitenden Schicht (12) aufgebrachte zweite elektrisch isolierende Schicht (13), wobei die zweite elektrisch isolierende Schicht (13) auf einer von der elektrisch leitenden Schicht (12) abgewandten Oberfläche eine planare Sektion aufweist; und
einen über der planaren Sektion der zweiten elektrisch isolierenden Schicht (13) aufgebrachten zweiten Halbleiterchip (18), wobei der zweite Halbleiterchip (18) teilweise außerhalb eines durch die Kontur des ersten Halbleiterchips (11) definierten Gebiets angeordnet ist.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Aufbau.
  • Elektronikbauelemente können zwei oder mehr Komponenten enthalten, die elektrisch aneinander gekoppelt oder elektrisch voneinander isoliert sind. Die Elektronikbauelemente können deshalb sowohl elektrisch leitende Mittel als auch elektrisch isolierende Mittel enthalten, um die gewünschte Anordnung mit dem Bauelement bereitzustellen.
  • Die US-Patentschrift US 6 759 268 B2 beschreibt Bauelemente mit übereinander gestapelten Halbleiterchips. Die Offenlegungsschrift DE 10 2006 015 198 A1 , die am 11. Oktober 2007 offengelegt worden ist, und die Offenlegungsschrift DE 10 2004 019 443 B3 beschreiben Bauelemente mit übereinander gestapelten Halbleiterchips, wobei einer der Halbleiterchips ein vertikaler Leistungshalbleiterchip ist. Die Druckschrift EP 1 548 829 A2 beschreibt ein Leistungshalbleitermodul sowie ein Verfahren zu dessen Herstellung.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Figurenliste
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1 zeigt schematisch ein Bauelement 100 gemäß einem Ausführungsbeispiel.
    • 2 zeigt schematisch ein Bauelement 200 gemäß einem Ausführungsbeispiel.
    • 3A bis 3M zeigen schematisch ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Bauelements 300.
    • 4 zeigt schematisch ein Bauelement 400 gemäß einem Ausführungsbeispiel.
    • 5 zeigt schematisch ein Bauelement 500 gemäß einem Ausführungsbeispiel.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen die Erfindung umgesetzt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur (en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Bauelemente mit einem oder mehreren, über einem Substrat aufgebrachten Halbleiterchips werden unten beschrieben. Das Substrat kann eine beliebige Gestalt und Größe aufweisen und aus einem beliebigen Material bestehen. Während der Herstellung des Bauelements kann das Substrat auf eine Weise bereitgestellt werden, dass andere Substrate in der Nähe angeordnet werden und mit Verbindungsmitteln mit dem Substrat zu dem Zweck verbunden werden, die Substrate zu trennen. Das Substrat kann aus einem Keramikmaterial hergestellt werden und kann eine Leiterplatte sein. Das Substrat kann elektrisch leitend sein und kann aus Metallen oder Metalllegierungen, insbesondere Kupfer, Kupferlegierungen, Aluminium, Aluminiumlegierungen oder anderen Materialien hergestellt sein. Das Substrat kann beispielsweise ein Systemträger (Leadframe) oder ein Teil eines Systemträgers wie etwa ein Chippad (Chipträger) sein. Weiterhin kann das Substrat zwei oder mehr Elemente wie etwa beispielsweise ein Chippad (die pad) und Zuleitungen (leads) enthalten. Das Substrat kann Montageoberflächen aufweisen. Die Montageoberflächen können zum Montieren des Substrats auf einer anderen Komponente oder zum Montieren einer anderen Komponente auf dem Substrat dienen.
  • Die unten beschriebenen Halbleiterchips können von extrem unterschiedlichen Arten sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen enthalten. Die Halbleiterchips können beispielsweise als Leistungstransistoren, Leistungsdioden, IGBTs (Insulated Gate Bipolar Transistors), Steuerschaltungen, Treiberschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten sein. Insbesondere können Halbleiterchips mit einer vertikalen Struktur involviert sein, das heißt, dass die Halbleiterchips derart hergestellt sein können, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann Kontaktpads (Kontaktfelder) insbesondere auf seinen beiden Hauptoberflächen aufweisen, das heißt auf seiner Oberseite und Unterseite. Insbesondere können Leistungstransistoren und Leistungsdioden eine vertikale Struktur aufweisen. Beispielhaft können die Sourceelektrode und die Gateelektrode eines Leistungstransistors und die Anodenelektrode einer Leistungsdiode auf einer Hauptoberfläche angeordnet sein, während die Drainelektrode des Leistungstransistors und die Kathodenelektrode der Leistungsdiode auf der anderen Hauptoberfläche angeordnet sind. Eine Leistungsdiode kann insbesondere als eine Schottky-Diode verkörpert sein. Weiterhin können die unten beschriebenen Bauelemente integrierte Schaltungen zum Steuern und/oder Treiben der integrierten Schaltungen von anderen Halbleiterchips enthalten, beispielsweise die integrierten Schaltungen von Leistungstransistoren oder Leistungsdioden. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt sein und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle. Zudem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips weisen Kontaktpads auf, die das Herstellen eines elektrischen Kontakts mit den Halbleiterchips gestatten. Die Kontaktpads können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise aus einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Die Kontaktpads können sich auf den aktiven Oberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden. Im Fall eines Leistungstransistors enthalten die Kontaktpads Drain-, Source- und Gateelektroden.
  • Die unten beschriebenen Bauelemente enthalten äußere Kontaktpads. Die äußeren Kontaktpads können von außerhalb des Bauelements zugänglich sein und können das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb des Bauelements gestatten. Zudem können die äußeren Kontaktpads wärmeleitend sein und können als Kühlkörper zum Ableiten der von den Halbleiterchips erzeugten Wärme dienen. Die äußeren Kontaktpads können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise aus einem Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material.
  • Eine oder mehrere elektrisch leitenden Schichten können über dem Substrat und/oder den Halbleiterchips aufgebracht sein. Die elektrisch leitenden Schichten können zum Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Bauelemente und zum Herstellen von elektrischen Verbindungen unter den Halbleiterchips und passiven Elementen innerhalb des Bauelements verwendet werden. Die elektrisch leitenden Schichten können mit einer beliebigen gewünschten geometrischen Gestalt und mit einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die elektrisch leitenden Schichten können beispielsweise aus geraden Leiterbahnen bestehen, können aber auch in Form einer einen Bereich bedeckenden Schicht vorliegen. Alle gewünschten elektrisch leitenden Materialien wie etwa Metalle, beispielsweise Kupfer, Aluminium oder Gold, Metalllegierungen oder organische Leiter, können als das Material verwendet werden. Die elektrisch leitenden Schichten brauchen nicht homogen zu sein oder aus nur einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den elektrisch leitenden Schichten enthaltenen Materialien sind möglich. Weiterhin können die elektrisch leitenden Schichten über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
  • Die Bauelemente können weiterhin eine oder mehrere elektrisch isolierende Schichten enthalten. Die elektrisch isolierenden Schichten können einen beliebigen Bruchteil einer beliebigen Anzahl von Oberflächen der Komponenten des Bauelements bedecken.
  • Der Ausdruck „elektrisch isolierend“ bezieht sich auf die Eigenschaft, dass die elektrisch isolierende Schicht relativ zu elektrisch leitenden Komponenten des Bauelements höchstens nur marginal elektrisch leitend ist. Die elektrisch isolierenden Schichten können verschiedenen Funktionen dienen, sie können beispielsweise dazu verwendet werden, Komponenten der Bauelemente elektrisch voneinander zu isolieren, doch können sie auch als Plattformen zum Montieren anderer Komponenten wie etwa Halbleiterchips verwendet werden.
  • Die Bauelemente können ein Formmaterial enthalten, das zumindest Teile der Komponenten der Bauelemente bedeckt. Das Formmaterial kann ein beliebiges angemessenes thermoplastisches oder duroplastisches Material sein. Verschiedene Techniken können eingesetzt werden, um die Komponenten mit dem Formmaterial zu bedecken, beispielsweise Formpressen oder Spritzgießen.
  • 1 zeigt schematisch ein Bauelement 100 in einem Querschnitt als Ausführungsbeispiel. Das Bauelement 100 enthält ein Substrat 10 und einen ersten Halbleiterchip 11, der auf dem Substrat 10 montiert ist. Eine erste elektrisch leitende Schicht 12 ist über dem Substrat 10 und dem ersten Halbleiterchip 11 aufgebracht. Eine erste elektrisch isolierende Schicht 13 ist über der ersten elektrisch leitenden Schicht 12 aufgebracht, und eine zweite elektrisch leitende Schicht 14 ist über der ersten elektrisch isolierenden Schicht 13 aufgebracht.
  • Das Bauelement 100 kann weiterhin einen zweiten Halbleiterchip enthalten, der elektrisch an die zweite elektrisch leitende Schicht 14 gekoppelt sein kann. Zudem kann die erste elektrisch leitende Schicht 12 mindestens zwei Sektionen 15 und 16 enthalten. Die Sektion 15 oder mindestens die untere Oberfläche der Sektion 15 kann mit der Sektion 16 oder der unteren Oberfläche der Sektion 16 der ersten elektrisch leitenden Schicht 12 koplanar sein. Die Sektionen 15 und 16 der ersten elektrisch leitenden Schicht 12 können jeweils an dem Substrat 10 und dem ersten Halbleiterchip 11 angebracht sein.
  • 2 zeigt schematisch ein Bauelement 200 in einem Querschnitt als weiteres Ausführungsbeispiel. Das Bauelement 200 enthält das Substrat 10 und den auf dem Substrat 10 montierten ersten Halbleiterchip 11. Die erste elektrisch isolierende Schicht 13 ist über dem Substrat 10 und dem ersten Halbleiterchip 11 aufgebracht. Die erste elektrisch isolierende Schicht 13 kann sich über den ersten Halbleiterchip 11 hinaus erstrecken und kann sich zumindest teilweise außerhalb eines durch die Kontur des ersten Halbleiterchips 11 definierten Gebiets erstrecken. Das durch die Kontur des ersten Halbleiterchips 11 definierte Gebiet ist in 2 durch mit der Bezugszahl 17 bezeichnete gestrichelte Linien angegeben. Ein zweiter Halbleiterchip 18 ist auf der ersten elektrisch isolierenden Schicht 13 montiert. Der zweite Halbleiterchip 18 ist mindestens teilweise außerhalb des durch die Kontur des ersten Halbleiterchips 11 definierten Gebiets 17 angeordnet. Der zweite Halbleiterchip 18 kann auch vollständig außerhalb des Gebiets 17 angeordnet sein. Zudem können weitere Halbleiterchips oder passive Elemente auf der ersten elektrisch isolierenden Schicht 13 angebracht sein, und sie können innerhalb oder teilweise außerhalb oder vollständig außerhalb des Gebiets 17 angeordnet sein.
  • In den 3A bis 3M sind verschiedene Stadien der Herstellung eines Bauelements 300, das in 3M dargestellt ist, beispielhaft dargestellt. Das Bauelement 300 ist eine Implementierung der in 1 und 2 dargestellten Bauelemente 100 und 200. Die Details des Herstellungsverfahrens sowie die Merkmale des Bauelements 300, die unten beschrieben sind, können somit gleichermaßen auf die Bauelemente 100 und 200 angewendet werden.
  • Zuerst wird das Substrat 10 bereitgestellt, das im Querschnitt in 3A gezeigt ist. Das Substrat 10 kann beispielsweise ein Systemträger sein, der Teil eines Systemträgerstreifens ist. Der Systemträgerstreifen kann aus einem elektrisch leitenden Material wie etwa Kupfer, oder einem anderen Metall oder einer Metalllegierung hergestellt sein. An jeder Bauelementposition des Systemträgerstreifens sind ein Chippad 20 und mehrere Zuleitungen (leads), von denen die Zuleitungen 21, 22 und 23 in 3A dargestellt sind, bereitgestellt. Die Zuleitungen 21 bis 23 sind in einem Abstand von dem Chippad 20 beabstandet.
  • Der Halbleiterchip 11 ist auf der oberen Oberfläche des Chippads 20 montiert (siehe 3B) . Bei der vorliegenden Ausführungsform ist der Halbleiterchip 11 ein vertikaler Leistungstransistor, beispielsweise ein MOSFET, und enthält eine Drainelektrode 24 auf seiner unteren Oberfläche und eine Sourceelektrode 25 und eine Gateelektrode 26 auf seiner oberen Oberfläche. Die Drainelektrode 24 kann elektrisch mit der oberen Oberfläche des Chippads 20 verbunden sein.
  • Die elektrische Verbindung zwischen der Drainelektrode 24 des Leistungstransistors 11 und dem Chippad 20 kann beispielsweise durch Aufschmelzlöten, Vakuumlöten, Diffusionslöten oder adhäsives Bonden unter Verwendung eines elektrisch leitenden Klebers hergestellt werden.
  • Wenn Diffusionslöten als eine Verbindungstechnik verwendet wird, ist es möglich, Lotmaterialien zu verwenden, die nach dem Ende der Lötoperation an der Grenzfläche zwischen dem Chippad 20 und dem Leistungstransistor 11 wegen Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist der Einsatz von AuSn-, AgSn-, CuSn-, AgIn-, AuIn- oder CuIn-Loten denkbar, beispielsweise für einen Kupfer- oder Eisen-Nickel-Systemträger 10. Wenn der Leistungstransistor 11 adhäsiv an das Chippad 20 gebondet wird, ist es möglich, leitende Kleber zu verwenden, die auf Epoxidharzen basieren können und mit Gold, Silber, Nickel oder Kupfer angereichert sein können, um die elektrische Leitfähigkeit zu erhalten.
  • Eine zweite elektrisch isolierende Schicht 27 wird dann auf der oberen Oberfläche und den seitlichen Oberflächen des Leistungstransistors 11, der freiliegenden oberen Oberfläche des Chippads 20 und den oberen Oberflächen der Zuleitungen 21 bis 23 (siehe 3C) abgeschieden. Die elektrisch isolierende Schicht 27 kann eine freistehende dielektrische Schicht sein, die eine ausreichende mechanische Festigkeit besitzt, um sich selbst zu stützen. Beispiele einer freistehenden Schicht sind eine Folie oder eine Platte, die beispielsweise aus Polymeren oder irgendeinem anderen geeigneten Kunststoff- oder synthetischem Material hergestellt sind. Ihre mechanische Festigkeit ermöglicht es der dielektrischen Schicht 27, die Spalte zwischen den Zuleitungen 21 bis 23 und dem Chippad 20 zu überbrücken und sich in den Spaltgebieten selbst zu stützen.
  • Die elektrisch isolierende Schicht 27 kann auf die oberen und seitlichen Oberflächen des Leistungstransistors 11, die obere Oberfläche des Chippads 20 und die obere Oberfläche der Leitungen 21 bis 23 laminiert werden, indem ein Vakuum sowie Wärme und Druck über eine Zeit ausgeübt werden, die sich eignet, damit die elektrisch isolierende Schicht 27 an dem Leistungstransistor 11 und dem Systemträger 10 haftet.
  • Es kann auch vorgesehen sein, dass die Räume zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 mit einem Material 28 gefüllt werden, bevor die elektrisch isolierende Schicht 27 abgeschieden wird (siehe 3D) . In diesem Fall können andere dielektrische Komponenten als Folien oder eine Platte verwendet werden, um die elektrisch isolierende Schicht 27 herzustellen. Beispielsweise kann die elektrisch isolierende Schicht 27 aus einer Lösung oder einer Gasphase abgeschieden werden und kann Schicht für Schicht bis zu einer gewünschten Dicke aufgebaut werden. Techniken, die für diese Art von Abscheidung verwendet werden können, sind beispielsweise physikalische oder chemische Abscheidungen aus der Dampfphase, Schleudern, Dispensieren oder Tauchen. Polymere wie etwa Parylen oder anorganische keramikartige Materialien wie etwa Siliziumkohlenstoffverbindungen oder CVD-Diamanten können als Materialien verwendet werden. Das Material 28 kann nach der Abscheidung der elektrisch isolierenden Schicht 27 entfernt werden, es kann aber auch in den Spalten zurückbleiben. Im letzteren Fall sollte das Material 28 elektrisch isolierend sein.
  • Als Alternative dazu, dass das Material 28 die Räume zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 füllt, kann eine verformbare Stützschicht 29 auf der Unterseite des Systemträgers 10 positioniert werden. Während des Laminierungsprozesses oder der Abscheidung aus einer Lösung oder einer Gasphase kann die verformbare Stützschicht 29 in die Räume zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 gedrückt werden. Die verformbare Stützschicht 29 kann mindestens einen Teil des Raums oder Volumens zwischen dem Chippad und den Zuleitungen 21 bis 23 ausfüllen, so dass die elektrisch isolierende Schicht 27 diesen Raum nicht ausfüllen kann.
  • Die verformbare Stützschicht 29 kann aus einer Silikonfolie hergestellt sein und ist ausreichend flexibel, dass sie in die Räume zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 gedrückt werden kann. Die verformbare Stützschicht 29 liefert eine Struktur, die verhindert, dass das Gebiet der elektrisch isolierenden Schicht 27, das sich über die Spalte zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 erstreckt, übermäßig in diese Spalte durchhängt.
  • Diese Anordnung ermöglicht, dass die elektrisch isolierende Schicht 27 sich nach dem Entfernen der verformbaren Stützschicht 29 auch dann selbst stützt, wenn die elektrisch isolierende Schicht 27 aus einer Lösung oder einer Gasphase abgeschieden worden ist. Folglich ist die untere Oberfläche der elektrisch isolierenden Schicht 27 mit der oberen Oberfläche des Systemträgers 10 im wesentlichen koplanar. Folglich ist auch die obere Oberfläche der elektrisch isolierenden Schicht 27 frei von Vertiefungen, die durch das Durchhängen der elektrisch isolierenden Schicht 27 in den Spalten verursacht werden.
  • Die Dicke der elektrisch isolierenden Schicht 27 kann im Bereich von 1 bis 200 µm sein, sie kann aber auch dicker sein.
  • Die elektrisch isolierende Schicht 27 kann dann wie in 3F dargestellt strukturiert werden. Mehrere Aussparungen oder Durchgangslöcher sind in der elektrisch isolierenden Schicht 27 hergestellt, um zumindest Abschnitte der Sourceelektrode 25 und der Gateelektrode 26 des Leistungstransistors 11 sowie die oberen Oberflächen der Zuleitungen 21 bis 23 freizulegen, so dass elektrische Verbindungen zu jenen freigelegten Gebieten hergestellt werden können. Die elektrisch isolierende Schicht 27 kann beispielsweise durch einen Stanzprozess, Laserabtragung, Ätzen, photolithographisches Strukturieren oder einen beliebigen anderen, einem Fachmann bekannten geeigneten Prozess strukturiert werden.
  • Bei einer weiteren Ausführungsform, die in den Figuren nicht dargestellt ist, wird die elektrisch isolierende Schicht 27 als eine Polymerfolie oder -platte mit mehreren Aussparungen oder Durchgangslöchern bereitgestellt, bevor sie auf den Leistungstransistor 11 und den Systemträger 10 laminiert wird. Die Aussparungen oder Durchgangslöcher können bereitgestellt werden, indem Gebiete der Polymerfolie oder -platte ausgestanzt werden. Die Größe und Anordnung dieser Gebiete entsprechen der Größe und Anordnung der Oberflächen der Elemente des Leistungstransistors 11 und des Systemträgers 10, die freigelegt sein sollen.
  • Elektrische Verbindungen zwischen der Sourceelektrode 25 und der Zuleitung 22 sowie der Gateelektrode 26 und der Zuleitung 23 werden dadurch hergestellt, dass die elektrisch leitende Schicht 12 auf der elektrisch isolierenden Schicht 27 und ihren Öffnungen abgeschieden wird und diese Schicht strukturiert wird. Die fertiggestellte Neuverdrahtungsstruktur ist in 3G dargestellt. Die elektrisch isolierende Schicht 27 wirkt als eine Plattform für die Abscheidung der elektrisch leitenden Schicht 12, was es der elektrisch leitenden Schicht 12 ermöglicht, die Spalten zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 zu überbrücken. Weiterhin isoliert die elektrisch isolierende Schicht 27 die elektrisch leitende Schicht 12 elektrisch von den darunter liegenden Strukturen, wo erforderlich, wie etwa dem Systemträger 10.
  • Die elektrisch leitende Schicht 12 kann durch stromlose und/oder galvanische Plattierungsprozesse hergestellt werden. Dabei wird eine Keimschicht zuerst stromlos auf der oberen Oberfläche der elektrisch isolierenden Schicht 27 und den freigelegten Gebieten des Systemträgers 10 und des Leistungstransistors 11 abgeschieden. Materialien wie etwa Palladium oder Titan können für die Keimschicht verwendet werden, die üblicherweise eine Dicke von unter 1 µm aufweist.
  • Die Dicke der Keimschicht kann durch Abscheiden einer weiteren Schicht eines elektrisch leitenden Materials auf der Keimschicht vergrößert werden. Beispielsweise kann eine Schicht aus Kupfer stromlos auf der Keimschicht abgeschieden werden. Diese Kupferschicht kann eine Dicke von unter 1 µm aufweisen. Danach kann eine andere Schicht aus Kupfer galvanisch abgeschieden werden, die eine Dicke von mehr als 5 µm aufweisen kann. Die stromlose Kupferabscheidung kann auch entfallen.
  • Die Keimschicht kann durch einen Vakuumabscheidungsprozess wie etwa Sputtern abgeschieden werden. Beispielsweise werden zuerst eine Schicht aus Titan mit einer Dicke von beispielsweise etwa 50 nm und danach eine Schicht aus Kupfer mit einer Dicke von beispielsweise etwa 200 nm gesputtert. Die Kupferschicht kann dann als eine Keimschicht verwendet werden, um eine weitere Kupferschicht mit einer Dicke von über 5 µm galvanisch abzuscheiden.
  • Andere Abscheidungsverfahren wie etwa physikalische Abscheidung aus der Dampfphase, chemische Abscheidung aus der Dampfphase, Aufschleuderprozesse, Sprühabscheidung oder Tintenstrahldrucken können ebenfalls verwendet werden. Kupfer, Eisen, Nickel oder andere Metalle oder Metalllegierungen können als Material verwendet werden. Die Dicke der elektrisch leitenden Schicht 12 kann im Bereich von 5 µm bis 1 mm liegen, insbesondere im Bereich von 50 µm bis 300 µm.
  • Die elektrisch leitende Schicht 12 kann nach dem fertiggestellten Abscheidungsprozess aller ihrer Schichten oder nach der Abscheidung der Keimschicht strukturiert werden. Das Strukturieren erzeugt physikalisch getrennte Leiterbahnen zwischen den Elektroden 25 und 26 des Leistungstransistors 11 und den Zuleitungen 22 und 23, wie in 3G dargestellt. Der seitliche Bereich und/oder die Dicke der Leiterbahnen kann je nach der Strombelastbarkeit gewählt werden, die für die entsprechende Leiterbahn gewünscht wird. Die die Gateelektrode 26 elektrisch mit der Leitung 23 verbindende Leiterbahn kann seitlich und/oder vertikal kleiner sein als beispielsweise die die Sourceelektrode 25 mit der Zuleitung 22 verbindende Leiterbahn.
  • Wenn es gewünscht wird, Leiterbahnen unterschiedlicher Dicken bereitzustellen, kann dies durch Abscheiden weiterer Metallschichten auf ausgewählten Leiterbahnen geschehen. Eine Photolackschicht kann auf den Leiterbahnen abgeschieden werden, die bereits ausgebildet und strukturiert sind, um die Leiterbahnen freizulegen, deren Dicke vergrößert werden soll. Eine weitere metallische Schicht oder weitere metallische Schichten können dann durch einen selektiven Abscheidungsprozess oder durch Abscheidung und weitere Strukturierung der abgeschiedenen Metallschichten abgeschieden werden, um die Dicke der ausgewählten Leiterbahnen zu vergrößern.
  • Wie in 3G dargestellt, führen die Abscheidungsverfahren für die Herstellung der elektrisch leitenden Schicht 12 zu koplanaren Sektionen der elektrisch leitenden Schicht 12. Zwei der koplanaren Sektionen sind in 3J durch die Bezugszahlen 15 und 16 bezeichnet. Wegen der eingesetzten Abscheidungsverfahren kann die elektrisch leitende Schicht 12 der Topologie der darunter liegenden Struktur im wesentlichen folgen. Dies gilt für die untere Oberfläche der elektrisch leitenden Schicht 12 und gilt auch für ihre obere Oberfläche, wenn die Dicke der elektrisch leitenden Schicht 12 klein genug ist.
  • Nachdem die elektrischen Verbindungen zwischen dem Leistungstransistor 11 und den Zuleitungen 22 und 23 durch die Abscheidung der Leiterbahnen hergestellt worden sind, wird die elektrisch isolierende Schicht 13 auf der elektrisch leitenden Schicht 12 und anderen freigelegten Oberflächen abgeschieden, wie in 3H dargestellt. Die elektrisch isolierende Schicht 13 kann planare Sektionen auf ihrer oberen Oberfläche bereitstellen, die koplanar zu der oberen Oberfläche des Systemträgers 10 sind. Diese planaren Sektionen können zum Montieren anderer Komponenten wie etwa Halbleiterchips oder passiver Elemente verwendet werden.
  • Die elektrisch isolierende Schicht 13 kann ein dielektrischer Film, eine dielektrische Folie oder Platte sein, die oder der auf die freigelegten Oberflächen der darunter liegenden Struktur laminiert sein kann. Vakuum, Wärme und Druck können über eine Zeit ausgeübt werden, die sich dafür eignet, die elektrisch isolierende Schicht 13 anzubringen. Die elektrisch isolierende Schicht 13 kann aus einer Lösung oder einer Gasphase abgeschieden werden und kann Schicht für Schicht bis zu einer gewünschten Dicke aufgebaut werden. Techniken, die für diese Art von Abscheidung verwendet werden können, sind beispielsweise physikalische oder chemische Abscheidungen aus der Dampfphase, Schleudern, Dispensieren oder Tauchen. Polymere wie etwa Parylen oder anorganische keramikartige Materialien wie etwa Siliziumkohlenstoffverbindungen oder CVD-Diamanten können in diesem Fall als Materialien verwendet werden. Die elektrisch isolierende Schicht 13 kann eine beliebige gewünschte Dicke aufweisen. Die elektrisch isolierende Schicht 13 kann beispielsweise eine Dicke von mehr als 1 µm oder mehr als 100 µm oder mehr als mehrere hundert µm aufweisen. Wenn die Dicke der elektrisch isolierenden Schicht 13 gering ist, kann die elektrisch isolierende Schicht 13 der Topologie der darunter liegenden Struktur im wesentlichen folgen. Wenn die elektrisch isolierende Schicht 13 eine größere Dicke aufweist, werden planare Sektionen auf ihrer oberen Oberfläche ausgebildet, die zum Montieren von Komponenten auf ihnen verwendet werden können.
  • Es kann vorgesehen sein, dass die elektrisch isolierende Schicht 13 als ein Film, eine Folie oder eine Platte oder aus einer Lösung oder einer Gasphase abgeschieden wird und durch eine Wärmebehandlung bei beispielsweise etwa 100°C oder anderen geeigneten Temperaturen teilweise gehärtet wird. Dann werden der zweite Halbleiterchip 18 und ein dritter Halbleiterchip 30 auf der elektrisch isolierenden Schicht 13 montiert, die haftende Eigenschaften aufweist, wenn sie nur teilweise gehärtet ist (siehe 31) . Danach wird die elektrisch isolierende Schicht 13 bei entsprechenden Temperaturen, die höher als 200°C liegen können, vollständig gehärtet. Wenn die elektrisch isolierende Schicht 13 ganz gehärtet ist, haften die Halbleiterchips 18 und 30 fest an der elektrisch isolierenden Schicht 13.
  • Materialien, die haftende Eigenschaften aufweisen, wenn sie nicht vollständig gehärtet sind, und die für das oben beschriebene Verfahren geeignet sein können, können Polyimide, Epoxide, Acrylate und/oder Mischungen aus diesen Substanzen enthalten. Wenn die elektrisch isolierende Schicht 12 aus einer Gasphase abgeschieden wird, können Parylene als das Basismaterial verwendet werden. Parylene werden bei Temperaturen von etwa 300°C weich und ermöglichen deshalb ein festes Befestigen der Halbleiterchips 18 und 30 an der elektrisch isolierenden Schicht 13.
  • Bei einer weiteren Ausführungsform, die in den Figuren nicht dargestellt ist, weist die elektrisch isolierende Schicht 13 möglicherweise keine haftenden Eigenschaften auf. In diesem Fall wird eine zusätzliche Klebeschicht auf der elektrisch isolierenden Schicht 13 abgeschieden, um die Halbleiterchips 18 und 30 zu befestigen.
  • Die Halbleiterchips 18 und 30 können mit ihren von der elektrisch isolierenden Schicht 13 weggewandten aktiven Hauptoberflächen auf der elektrisch isolierenden Schicht 13 montiert werden. In 3I sind Kontaktpads 31 und 32 des Halbleiterchips 18 und Kontaktpads 33 und 34 des Halbleiterchips 30 gezeigt. Die Halbleiterchips 18 und 30 können weitere Kontaktpads aufweisen.
  • Wie in 3I dargestellt, ermöglicht die elektrisch isolierende Schicht 13, dass der Halbleiterchip 18 nicht direkt über dem Leistungstransistor 11 gestapelt wird, sondern seitlich verschoben und vielmehr teilweise außerhalb des durch die Kontur des Leistungstransistors 11 definierten Gebiets 17 angeordnet ist. Die oberen Oberfläche der elektrisch isolierenden Schicht 13 ist nicht notwendigerweise ganz planar, wie in 3I dargestellt. Einige Sektionen der oberen Oberfläche der elektrisch isolierenden Schicht 13 können jedoch planar sein.
  • Die Halbleiterchips 18 und 30 sowie die elektrisch isolierende Schicht 13 kann mit einer dritten elektrisch isolierenden Schicht 35 bedeckt sein (siehe 3J). Die Eigenschaften und das Herstellungsverfahren der elektrisch isolierenden Schicht 35 können ähnlich den Eigenschaften und dem Herstellungsverfahren der oben beschriebenen elektrisch isolierenden Schichten 13 und/oder 27 sein.
  • Die elektrisch isolierenden Schichten 13 und 35 können dann gleichzeitig strukturiert werden (siehe 3K) . Die elektrisch isolierende Schicht 13 kann vor der Abscheidung der elektrisch isolierenden Schicht 35 strukturiert werden. Mehrere Aussparungen oder Durchgangslöcher werden in den elektrisch isolierenden Schichten 13 und 35 erzeugt um Abschnitte der Kontaktpads 31 bis 34 der Halbleiterchips 18 und 30, die Zuleitung 21 und die mit der Gateelektrode 26 des Leistungstransistors 11 verbundene Leiterbahn freizulegen. Die elektrisch isolierenden Schichten 13 und 35 können beispielsweise durch einen Stanzprozess, durch Laserabtragung, Ätzen, photolithographisches Strukturieren oder einen beliebigen anderen, einem Fachmann bekannten geeigneten Prozess strukturiert werden.
  • Elektrische Verbindungen zwischen der Zuleitung 21 und dem Kontaktpad 31, dem Kontaktpad 32 und dem Kotaktpad 33 sowie dem Kontaktpad 34 und der Gateelektrode 26 werden dann hergestellt, indem die elektrisch leitende Schicht 14 auf der elektrisch isolierenden Schicht 35 und ihren Öffnungen abgeschieden wird und die elektrisch leitende Schicht 14 strukturiert wird. Die fertiggestellte Neuverdrahtungsstruktur ist in 3L dargestellt. Das Herstellungsverfahren der elektrisch leitenden Schicht 14 kann dem oben beschriebenen Herstellungsverfahren der elektrisch leitenden Schicht 12 ähnlich sein.
  • Nachdem die elektrischen Verbindungen hergestellt worden sind, kann ein Formtransferprozess durchgeführt werden, um die auf dem Systemträger 10 angeordneten Komponenten mit einem Formmaterial 36 zu kapseln (siehe 3M). Das Formmaterial 36 kann einen beliebigen Abschnitt des Bauelements 300 kapseln, lässt aber die unteren Oberflächen des Chippads 20 und die Zuleitungen 21 bis 23 unbedeckt. Das Formmaterial 36 kann auch in die Räume zwischen dem Chippad 20 und den Zuleitungen 21 bis 23 gefüllt werden. Die untere Oberfläche des in diese Räume gefüllten Formmaterials 36 kann mit den unteren Oberflächen des Chippads 20 und den Zuleitungen 21 bis 23 im wesentlichen koplanar sein.
  • Das Formmaterial 36 kann aus einem beliebigen entsprechenden thermoplastischen oder duroplastischen Material bestehen, insbesondere kann es aus einem Material bestehen, das üblicherweise in der gegenwärtigen Halbleiterkapselungstechnologie verwendet wird. Verschiedene Techniken können eingesetzt werden, um die Komponenten des Bauelements 300 mit dem Formmaterial 36 zu bedecken, beispielsweise Formpressen oder Spritzgießen.
  • Wie in 3M zu sehen ist, ist das Bauelement 300 ein Baustein ohne Drahtanschlüsse. Nach dem Kapselungsprozess stellen die freigelegten Oberflächen des Chippads 20 und der Zuleitungen 21 bis 23 die externen Kontaktpads der Drainelektrode 24, der Sourceelektrode 25 und der Gateelektrode 26 des Leistungstransistors 1 sowie das Kontaktpad 31 des Halbleiterchips 18 bereit. Die äußeren Kontaktpads können gereinigt und verzinnt werden. Die individuellen Bauelemente 300 können dann von dem Systemträgerstreifen vereinzelt werden.
  • Die Halbleiterchips 18 und 30 können Logikchips sein. Beispielsweise kann der Halbleiterchip 18 eine den Leistungstransistor 11 steuernde Steuerschaltung enthalten. Der Halbleiterchip 30 kann eine Treiberschaltung enthalten, die ein Signal zum Treiben der Gateelektrode 26 des Leistungstransistors 11 erzeugt.
  • 4 zeigt schematisch ein Bauelement 400 in einem Querschnitt als weiteres Ausführungsbeispiel. Das Bauelement 400 ist in vielerlei Hinsicht identisch mit dem Bauelement 300. Die Halbleiterchips 18 und 30 des Bauelements 400 sind jedoch in einer Flip-Chip-Weise angeordnet, was bedeutet, dass die Kontaktpads 31 bis 34 der Halbleiterchips 18 und 30 dem Systemträger zugewandt sind. Wie in 4 zu sehen ist, ist die elektrisch leitende Schicht 14 deshalb zwischen der elektrisch isolierenden Schicht 13 und den Halbleiterchips 18 und 30 angeordnet.
  • 5 zeigt schematisch ein Bauelement 500 in einer Draufsicht als ein weiteres Ausführungsbeispiel. Das Bauelement 500 ist eine Implementierung des Bauelements 300. Ähnliche Komponenten wie in 3A bis 3M dargestellt, sind mit den gleichen Bezugszahlen in 5 bezeichnet. 5 zeigt, dass der Halbleiterchip 11 auf dem Chippad 20 montiert ist und die elektrisch isolierende Schicht 13 über dem Halbleiterchip 11 und den anderen Komponenten des Bauelements 500 angeordnet ist. Die elektrisch isolierende Schicht 13 liefert eine Plattform zum Anbringen anderer Halbleiterchips oder passiver Elemente wie etwa der Halbleiterchips 18 und 30. Die elektrisch isolierende Schicht 13 isoliert diese Halbleiterchips von dem Halbleiterchip 11. Aufgrund der elektrisch isolierenden Schicht 13 sind diese Halbleiterchips nicht notwendigerweise direkt über dem Halbleiterchip 11 angeordnet, sondern können seitlich verschoben sein, wie etwa der Halbleiterchip 18. Weiterhin sind Leiterbahnen in 5 dargestellt, die die Kontaktpads und Elektroden auf den oberen Oberflächen der Halbleiterchips 11, 18 und 30 untereinander und/oder mit den Zuleitungen verbinden.

Claims (2)

  1. Bauelement, umfassend: ein elektrisch leitendes Substrat (20); einen auf dem Substrat (20) aufgebrachten ersten Halbleiterchip (11), der ein Leistungstransistor oder eine Leistungsdiode ist und ein erstes Kontaktpad (24) auf einer ersten Hauptoberfläche und ein zweites Kontaktpad (25) auf einer zweiten Hauptoberfläche aufweist, wobei der erste Halbleiterchip (11) mit seiner ersten Hauptoberfläche auf dem Substrat (20) aufgebracht ist und das erste Kontaktpad (24) elektrisch mit dem Substrat (20) verbunden ist; eine auf der zweiten Hauptoberfläche des ersten Halbleiterchips (11) und auf dem Substrat (20) aufgebrachte erste elektrisch isolierende Schicht (27); eine über der ersten elektrisch isolierenden Schicht (27) aufgebrachte elektrisch leitende Schicht (12), wobei die elektrisch leitende Schicht (12) elektrisch mit dem zweiten Kontaktpad (25) des ersten Halbleiterchips (11) verbunden ist; eine über der elektrisch leitenden Schicht (12) aufgebrachte zweite elektrisch isolierende Schicht (13), wobei die zweite elektrisch isolierende Schicht (13) auf einer von der elektrisch leitenden Schicht (12) abgewandten Oberfläche eine planare Sektion aufweist; und einen über der planaren Sektion der zweiten elektrisch isolierenden Schicht (13) aufgebrachten zweiten Halbleiterchip (18), wobei der zweite Halbleiterchip (18) teilweise außerhalb eines durch die Kontur des ersten Halbleiterchips (11) definierten Gebiets angeordnet ist.
  2. Verfahren, umfassend: Bereitstellen eines elektrisch leitenden Substrats (20); Montieren eines ersten Halbleiterchips (11) auf dem Substrat (20), wobei der erste Halbleiterchip (11) ein Leistungstransistor oder eine Leistungsdiode ist und ein erstes Kontaktpad (24) auf einer ersten Hauptoberfläche und ein zweites Kontaktpad (25) auf einer zweiten Hauptoberfläche aufweist, und wobei der erste Halbleiterchip (11) mit seiner ersten Hauptoberfläche auf dem Substrat (20) montiert wird und das erste Kontaktpad (24) elektrisch mit dem Substrat (20) verbunden wird; Abscheiden einer ersten elektrisch isolierenden Schicht (27) auf dem Substrat (20) und auf der zweiten Hauptoberfläche des ersten Halbleiterchips (11); Abscheiden einer elektrisch leitenden Schicht (12) über der ersten elektrisch isolierenden Schicht (27), wobei die elektrisch leitende Schicht (12) elektrisch mit dem zweiten Kontaktpad (25) des ersten Halbleiterchips (11) verbunden ist; Abscheiden einer zweiten elektrisch isolierenden Schicht (13) über der elektrisch leitenden Schicht (12), wobei die zweite elektrisch isolierende Schicht (13) auf einer von der elektrisch leitenden Schicht (12) abgewandten Oberfläche eine planare Sektion aufweist; und Montieren eines zweiten Halbleiterchips (18) auf der planaren Sektion der zweiten elektrisch isolierenden Schicht (13), so dass der zweite Halbleiterchip (18) teilweise außerhalb eines durch die Kontur des ersten Halbleiterchips (11) definierten Gebiets montiert ist.
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