DE102007032636B4 - Verfahren zur Herstellung einer dielektrischen Schicht für ein elektronisches Bauelement - Google Patents
Verfahren zur Herstellung einer dielektrischen Schicht für ein elektronisches Bauelement Download PDFInfo
- Publication number
- DE102007032636B4 DE102007032636B4 DE102007032636A DE102007032636A DE102007032636B4 DE 102007032636 B4 DE102007032636 B4 DE 102007032636B4 DE 102007032636 A DE102007032636 A DE 102007032636A DE 102007032636 A DE102007032636 A DE 102007032636A DE 102007032636 B4 DE102007032636 B4 DE 102007032636B4
- Authority
- DE
- Germany
- Prior art keywords
- electrically conductive
- dielectric layer
- layer
- deformable
- free
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 48
- 238000010030 laminating Methods 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims description 81
- 238000000151 deposition Methods 0.000 claims description 15
- 238000003475 lamination Methods 0.000 claims description 8
- 239000008393 encapsulating agent Substances 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 239000004033 plastic Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 210
- 229920006254 polymer film Polymers 0.000 description 25
- 238000000576 coating method Methods 0.000 description 18
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 210000001654 germ layer Anatomy 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000000608 laser ablation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229940058401 polytetrafluoroethylene Drugs 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 206010022000 influenza Diseases 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2401—Structure
- H01L2224/2402—Laminated, e.g. MCM-L type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/24246—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75301—Bonding head
- H01L2224/75314—Auxiliary members on the pressing surface
- H01L2224/75315—Elastomer inlay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
- H01L2224/82035—Reshaping, e.g. forming vias by heating means
- H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
- H01L2224/8382—Diffusion bonding
- H01L2224/83825—Solid-liquid interdiffusion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/0665—Epoxy resin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Verfahren zur Herstellung einer dielektrischen Schicht, die sich zwischen zwei oder mehr Elementen eines elektronischen Bauelements erstreckt, wobei das Verfahren nachfolgendes umfasst: – Bereitstellen eines ersten Elements eines elektronischen Bauelements, wobei das erste Element eine erste Oberfläche umfasst, die eine erste elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt; – Bereitstellen eines zweiten Elements eines elektronischen Bauelements, wobei das zweite Element eine erste Oberfläche umfasst, die eine zweite elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt, wobei das zweite Element mittels einer Aussparung getrennt ist von und in einem Abstand beabstandet ist von dem ersten Element und wobei die zweite elektrisch leitfähige Oberfläche beabstandet zu der ersten elektrisch leitfähigen Oberfläche angeordnet ist; – Bereitstellen einer frei stehenden dielektrischen Schicht, die eine laterale Ausdehnung aufweist, die in mindestens einer Richtung größer ist als die Entfernung zwischen dem ersten Element und dem zweiten Element; – Anordnen einer deformierbaren ersten Stützschicht unterhalb der zweiten Oberfläche des ersten Elements und unterhalb der zweiten Oberfläche des zweiten Elements; – Anordnen der frei stehenden dielektrischen Schicht über der ersten Oberfläche des ersten Elements und über der ersten Oberfläche des zweiten Elements; – Laminieren der frei stehenden dielektrischen Schicht auf mindestens einen Teilbereich der ersten Oberfläche des ersten Elements und auf mindestens einen Teilbereich der ersten Oberfläche des zweiten Elements auf solch eine Weise, dass sich ein Teilbereich der dielektrischen Schicht zwischen der ersten Oberfläche des ersten Elements und der ersten Oberfläche des zweiten Elements erstreckt und auf solch eine Weise, dass eine Region der deformierbaren ersten Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird, und die deformierbare erste Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird und Kontakt mit einer unteren Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht herstellt, die sich zwischen dem ersten Element und dem zweiten Element erstreckt; ...
Description
- Die Anmeldung bezieht sich auf ein Verfahren zur Herstellung einer dielektrischen Schicht für ein elektronisches Bauelement, ein Verfahren, um eine elektrische Verbindung für ein elektronisches Bauelement zur Verfügung zu stellen und ein Verfahren zur Herstellung eines elektronischen Bauelements.
- Elektronische Bauelemente können zwei oder mehr Elemente innerhalb eines Baugruppengehäuses umfassen, die elektrisch mit einander verbunden oder elektrisch von einander isoliert sind.
- Beispielsweise ist es aus der
DE 103 14 172 A1 bekannt, Kontaktfahnen zur elektrischen Verbindung zwischen einem Substrat und einem elektronischen Bauelement zu verwenden, um Induktivitäten zu vermeiden. - Aus der
US 4 783 695 A ist ein Verfahren zum Herstellen integrierter Schaltungen bekannt, wobei das Verfahren die Schritte enthält: Anordnen mehrerer IC Chips auf einem Substrat, Aufbringen eines Polymerfilms über den Chips und dem Substrat, wobei der Film die Chips überbrückt, Ausbilden einer Mehrzahl von Durchgangsöffnungen in dem Film, sodass zumindest einige Verbindungspads auf den Chips freigelegt werden und Bereitstellen eines Musters von elektrischen Leitungen auf dem Film, sodass sich die Leitungen zwischen ausgewählten Durchgangsöffnungen erstrecken, um ausgewählte Verbindungspads elektrisch zu verbinden. - Ein Halbleiterchip kann elektrisch durch eine Vielzahl von elektrischen Verbindungen mit einem Trägerstreifen oder einem Umverdrahtungssubstrat verbunden sein. Die elektrischen Verbindungen sind jedoch elektrisch von einander isoliert, um Kurzschlüsse zwischen diesen zu verhindern. Elektrische Verbindungen können durch Verbindungsdrähte oder Lötzinnkugeln zur Verfügung gestellt werden und eine elektrische Trennung kann durch Epoxidharz in der Form von einem Kunststoffgehäuse zur Verfügung gestellt werden, welches die elektrischen Verbindungen verkapselt und unerwünschte Kurzschlüsse zwischen diesen verhindert. Elektronische Bauelemente können deshalb sowohl elektrisch leitfähige Mittel als auch elektrisch isolierende Mittel umfassen, um die gewünschte Anordnung innerhalb des Bauelements zur Verfügung zu stellen.
- Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung, wie diese in den folgenden Ausführungsformen ausgeführt wird.
- Ein Verfahren zur Herstellung einer dielektrischen Schicht, die sich zwischen zwei oder mehr Elementen eines elektronischen Bauelements erstreckt, kann das Bereitstellen eines ersten Elements eines elektronischen Bauelements umfassen, wobei das erste Element eine erste Oberfläche umfasst, die eine erste elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt, und das Bereitstellen eines zweiten Elements eines elektronischen Bauelements, wobei das zweite Element eine erste Oberfläche umfasst, die eine zweite elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt. Das zweite Element kann mittels einer Aussparung getrennt von und in einem Abstand vom ersten Element beabstandet sein, und die zweite elektrisch leitfähige Oberfläche kann beabstandet zu der ersten elektrisch leitfähigen Oberfläche angeordnet sein. Eine frei stehende dielektrische Schicht, die eine laterale Ausdehnung aufweist, die in mindestens einer Richtung größer ist als die Entfernung zwischen dem ersten Element und dem zweiten Element, kann zur Verfügung gestellt werden. Eine deformierbare erste Stützschicht kann unterhalb der zweiten Oberfläche des ersten Elements und unterhalb der zweiten Oberfläche des zweiten Elements angeordnet werden. Die frei stehende dielektrische Schicht kann über der ersten Oberfläche des ersten Elements und über der ersten Oberfläche des zweiten Elements angeordnet werden. Die frei stehende dielektrische Schicht kann so auf mindestens einen Teilbereich der ersten Oberfläche des ersten Elements und auf mindestens einen Teilbereich der ersten Oberfläche des zweiten Elements laminiert werden, dass sich ein Teilbereich der dielektrischen Schicht zwischen der ersten Oberfläche des ersten Elements und der ersten Oberfläche des zweiten Elements erstreckt und so, dass eine Region der deformierbaren ersten Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird, wobei die deformierbare erste Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird und Kontakt mit einer unteren Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht herstellt, die sich zwischen dem ersten Element und dem zweiten Element erstreckt. Die deformierbare erste Stützschicht kann entfernt werden, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und mindestens einen Teilbereich des zweiten Elements laminiert worden ist, wobei die untere Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht nach dem Entfernen der deformierbaren ersten Stützschicht koplanar mit der ersten Oberfläche des zweiten Elements ist.
-
1 veranschaulicht eine schematische Ansicht einer Anordnung zur Abscheidung einer dielektrischen Schicht auf Elemente eines elektronischen Bauelements, -
2 veranschaulicht eine vergrößerte Ansicht auf das elektronische Bauelement und die dielektrische Schicht gemäß1 , -
3 veranschaulicht die Strukturierung der dielektrischen Schicht gemäß2 , -
4 veranschaulicht das elektronische Bauelement, nachdem die elektrischen Verbindungen zwischen den in3 veranschaulichten Elementen hergestellt worden sind. - Ein Verfahren zur Herstellung einer dielektrischen Schicht, die sich zwischen zwei oder mehr Elementen eines elektronischen Bauelements erstreckt, kann umfassen, ein erstes Element eines elektronischen Bauelements zur Verfügung zu stellen. Das erste Element kann eine erste Oberfläche umfassen, die eine erste elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfassen, die der ersten Oberfläche gegenüber liegt. Ein zweites Element eines elektronischen Bauelements kann zur Verfügung gestellt werden, das eine erste Oberfläche umfasst, die eine zweite elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt.
- Das zweite Element kann getrennt von und in einem Abstand beabstandet vom ersten Element sein und die zweite elektrisch leitfähige Oberfläche ist angrenzend zu der ersten elektrisch leitfähigen Oberfläche angeordnet.
- Eine frei stehende dielektrische Schicht, die eine laterale Ausdehnung aufweist, die in mindestens einer Richtung größer ist als die Entfernung zwischen dem ersten Element und dem zweiten Element, kann zur Verfügung gestellt werden.
- Eine deformierbare erste Stützschicht kann unterhalb der zweiten Oberfläche des ersten Elements und unterhalb der zweiten Oberfläche des zweiten Elements angeordnet werden. Die frei stehende dielektrische Schicht kann über der ersten Oberfläche des ersten Elements und über der ersten Oberfläche des zweiten Elements angeordnet werden.
- Die frei stehende dielektrische Schicht kann so auf mindestens einen Teilbereich der ersten Oberfläche des ersten Elements und auf mindestens einen Teilbereich der ersten Oberfläche des zweiten Elements laminiert werden, dass sich ein Teilbereich der dielektrischen Schicht zwischen der ersten Oberfläche des ersten Elements und der ersten Oberfläche des zweiten Elements erstreckt und so, dass eine Region der deformierbaren ersten Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird, wobei die deformierbare erste Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird und Kontakt mit einer unteren Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht herstellt, die sich zwischen dem ersten Element und dem zweiten Element erstreckt.
- Die deformierbare erste Stützschicht kann entfernt werden, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und mindestens einen Teilbereich des zweiten Elements laminiert worden ist, wobei die untere Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht nach dem Entfernen der deformierbaren ersten Stützschicht koplanar mit der ersten Oberfläche des zweiten Elements ist.
- Frei stehend wird verwendet, um eine dielektrische Schicht zu bezeichnen, die eine ausreichende mechanische Festigkeit aufweist, um selbsttragend zu sein. Beispiele für eine frei stehende dielektrische Schicht sind eine Folie oder eine Platte. Dielektrische Schichten, die auf eine Oberfläche abgeschieden werden, die auf eine Schicht auf Schicht Weise zu einer gewünschten Dicke aufgebaut werden können, wie zum Beispiel durch physische und chemische Aufdampfung abgeschiedene Schichten, sind von dieser Definition ausgeschlossen.
- Laminieren beziehungsweise Beschichten wird verwendet, um ein Verfahren zu bezeichnen, durch das eine dielektrische Schicht auf mindestens Regionen der zwei oder mehr Elemente des elektronischen Bauelements angehaftet wird. Nach dem Beschichtungsprozess kann die dielektrische Schicht fest mit diesen Regionen verbunden sein.
- Das Verfahren kann eine dielektrische Schicht erzeugen, die sich über eine Aussparung zwischen zwei physisch von einander getrennten Elementen eines elektronischen Bauelements erstreckt. Der Teilbereich der dielektrischen Schicht, der diese Aussparung überbrückt, kann ausreichende mechanische Festigkeit aufweisen, um sich in dieser Aussparungsregion selbst zu tragen. Der Verfahrensprozess ist ein Mittel, durch das eine dielektrische Schicht konform an zwei oder mehr Elemente eines elektronischen Bauelements angehaftet werden kann. Die Form der dielektrischen Schicht kann der Form der äußeren Oberflächen der zwei oder mehr Elemente im Wesentlichen folgen.
- Das Verfahren kann dafür verwendet werden, eine dielektrische Schicht für eine so genannte planare Umverdrahtungsanordnung zur Verfügung zu stellen, wie sie aus der US Patentanmeldung Nr. 11/376,871 (
US 2007/0 246 808 A1 - Die deformierbare erste Stützschicht kann auf der Seite der zwei Elemente angeordnet werden, die der Seite der zwei Elemente gegenüber liegt, auf der die dielektrische Schicht während des Beschichtungsprozesses angeordnet wird. Mindestens eine Region dieser deformierbaren ersten Stützschicht wird während des Beschichtungsprozesses in die Aussparung zwischen den ersten und zweiten Elementen gepresst. Die deformierbare erste Stützschicht kann deshalb während des Beschichtungsprozesses mindestens einen Teil der Aussparung oder des Volumens zwischen den ersten und zweiten Elementen einnehmen, so dass die dielektrische Schicht diese Aussparung nicht einnehmen kann. Dies kann ermöglichen, dass die Form und die Position der unteren Oberfläche der Region der dielektrischen Schicht, die in der Aussparung zwischen dem ersten und zweiten Element angeordnet ist, kontrolliert werden.
- Wenn es zum Beispiel erwünscht ist, dass sich die untere Oberfläche der dielektrischen Schicht ungefähr linear zwischen der ersten Oberfläche des ersten Elements und der ersten Oberfläche des zweiten Elements erstreckt, kann die erste deformierbare Stützschicht während des Beschichtungsprozesses die Aussparung zwischen dem ersten und zweiten Element der zweiten Oberfläche des ersten und zweiten Elements bis zu der ersten Oberfläche des ersten und zweiten Elements im Wesentlichen ausfüllen. Die erste deformierbare Stützschicht und die untere Oberfläche der dielektrischen Schicht stehen während des Beschichtungsprozesses in Kontakt mit einander. Die erste deformierbare Stützschicht kann Silikon umfassen.
- Die dielektrische Schicht kann sich zwischen dem ersten und zweiten Element erstrecken und kann ausreichende Festigkeit aufweisen, um nach dem Entfernen der ersten deformierbaren Stützschicht ihr eigenes Gewicht über diese Aussparung hinweg zu tragen. Diese Regionen der dielektrischen Schicht, die über die Aussparung zwischen den zwei Elementen aufgehängt sein können, können als eine Brückenregion betrachtet werden.
- Durch Steuern der Form der unteren Oberfläche dieser Region der dielektrischen Schicht, die zwischen dem ersten und zweiten Element aufgehängt ist, kann auch die Form der oberen Oberfläche dieser Region gesteuert werden. Zum Beispiel kann eine flache oder lineare obere Oberfläche der dielektrischen Schicht zur Verfügung gestellt werden. Die Länge dieser Brückenregion der dielektrischen Schicht kann ungefähr die der Entfernung zwischen den ersten und zweiten Elementen sein.
- Dies kann eine obere Oberfläche zur Verfügung stellen, auf die eine elektrisch leitfähige Schicht, wie zum Beispiel eine Metallschicht, zuverlässig mit einer einförmigen Dicke abgeschieden werden kann.
- In einer Ausführungsform kann vor dem Beschichtungsprozess eine deformierbare zweite Stützschicht über der frei stehenden dielektrischen Schicht angeordnet werden. Die deformierbare zweite Stützschicht kann während des Beschichtungsprozesses auf eine obere Oberfläche der dielektrischen Schicht gepresst werden und kann entfernt werden, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und auf mindestens einen Teilbereich des zweiten Elements laminiert worden ist.
- Die Kombination einer ersten deformierbaren Stützschicht, angeordnet auf der unteren Seite der ersten und zweiten Elemente, und einer zweiten deformierbaren Stützschicht, angeordnet auf der gegenüber liegenden oberen Seite der ersten und zweiter Elemente, kann eine Anordnung zur Verfügung stellen, in der Variationen der Höhe untergebracht und kompensierte werden können. Dies kann ermöglichen, dass flache, Druck ausübende Platten, eine angeordnet auf der oberen Oberfläche der zweiten deformierbaren Stützschicht und eine angeordnet auf der unteren Oberfläche der ersten deformierbaren Stützschicht, zuverlässiger verwendet werden können, um die frei stehende dielektrische Schicht auf das erste und zweite Element des elektronischen Bauelements zu laminieren.
- Während der Beschichtung des ersten Elements und des zweiten Elements mit der dielektrischen Schicht können Vakuum und/oder Wärme angewandt werden. Das Vakuum kann mittels eines Saugtisches angewandt werden und kann von der unteren Seite der frei stehenden dielektrischen Schicht und der zweiten Oberfläche des ersten und zweiten Elements geführt werden. Die dielektrische Schicht kann dann in die Richtung der zweiten Oberfläche des ersten und zweiten Elements gezogen werden, damit sie auf diese Weise in Oberfläche zu Oberfläche Kontakt mit mindestens Regionen der ersten Oberfläche des ersten und mit mindestens Regionen der ersten Oberfläche des zweiten Elements gebracht wird. Die dielektrische Schicht kann in Folge des Beschichtungsprozesses mindestens an Teilbereichen der ersten Oberfläche des ersten Elements und mindestens an Teilbereichen der ersten Oberfläche des zweiten Elements angehaftet werden.
- In einer Ausführungsform kann mindestens ein Durchbruch in der frei stehenden dielektrischen Schicht zur Verfügung gestellt werden. Die Anordnung des Durchbruchs oder der Durchbrüche kann der Anordnung der elektrisch leitfähigen Oberflächen entsprechen. Mindestens ein Teilbereich der ersten elektrisch leitfähigen Oberfläche des ersten Elements des elektronischen Bauelements und mindestens ein Teilbereich der elektrisch leitfähigen zweiten Oberfläche des zweiten Elements des elektronischen Bauelements können innerhalb der Durchbrüche der dielektrischen Schicht bloßgelegt werden. Die Durchbrüche oder Durchgangslöcher in der dielektrischen Schicht können Teilbereiche der elektrisch leitfähigen Oberflächen freilegen, die dann mit einer weiteren elektrisch leitfähigen Oberfläche elektrisch verbunden werden können.
- In einer Ausführungsform können die Durchbrüche in der frei stehenden dielektrischen Schicht vor dem Beschichtungsprozess zur Verfügung gestellt werden. Die Durchbrüche können durch ein Stanzverfahren zur Verfügung gestellt werden. In einer Ausführungsform können die Durchbrüche zur Verfügung gestellt werden, nachdem die dielektrische Schicht auf die ersten und zweiten Elemente laminiert worden ist. In diesem Fall kann Laserablation verwendet werden, um selektiv definierte Regionen der dielektrischen Schicht zu entfernen und um so Durchgangslöcher in der dielektrischen Schicht zu erzeugen. Die darunter liegende elektrisch leitfähige Oberfläche kann innerhalb dieser Durchgangslöcher freiliegend sein.
- In einer Ausführungsform kann die deformierbare erste Stutzschicht weiterhin eine Trennschicht umfassen. Mindestens ein Teilbereich der Trennschicht kann während des Beschichtungsprozesses in Kontakt mit der zweiten Oberfläche des ersten Elements und mit der zweiten Oberfläche des zweiten Elements angeordnet werden. Wenn die deformierbare erste Stützschicht in der Aussparung zwischen dem ersten Element und dem zweiten Element Kontakt mit der unteren Oberfläche der dielektrischen Schicht herstellt, kann die Trennschicht in Kontakt mit der unteren Oberfläche des Brückenteilbereichs der dielektrischen Schicht stehen. Die Trennfolie kann eine Polymerfolie oder eine Polymerschicht sein. Die Trennfolie kann eine PTFE (Poly-Tetra-Fluoro-Äthylen) Schicht sein. Die Trennfolie kann eine obere Oberfläche für die deformierbare erste Stützschicht zur Verfügung stellen, die während des Beschichtungsprozesses nicht an der dielektrischen Schicht, dem ersten Element und dem zweiten Element anhaftet. Dies kann ermöglichen, dass die deformierbare erste Stützschicht nach dem Beschichtungsprozess leicht entfernt werden kann. Die Trennschicht kann ebenfalls deformierbar sein und kann die Form der deformierbaren ersten Stützschicht annehmen.
- In einer Ausführungsform kann die deformierbare zweite Stützschicht weiterhin eine Trennschicht umfassen. Mindestens ein Teilbereich der Trennschicht kann während des Beschichtungsprozesses in Kontakt mit der oberen Oberfläche der frei stehenden dielektrischen Schicht angeordnet werden. Die Trennschicht kann zwischen der dielektrischen Schicht und der zweiten deformierbaren Stützschicht angeordnet werden und kann der zweiten deformierbaren Stützschicht ermöglichen, leicht von der dielektrischen Schicht entfernt zu werden. Die Trennschicht der zweiten deformierbaren Stützschicht kann selbst deformierbar sein und kann die Form der zweiten deformierbaren Stützschicht annehmen.
- In einer Ausführungsform kann das erste Element ein Leistungshalbleiterbauteil sein, und das zweite Element kann eines sein aus der Grippe bestehend aus einem Teilbereich eines Trägerstreifens, einem zweiten Leistungshalbleiterbauteil und einem Halbleiterchip. In einer Ausführungsform kann die dielektrische Schicht sich zwischen drei oder mehr Bauelementen eines elektronischen Bauelements erstrecken, und eine einzelne dielektrische Schicht kann sich zwischen zwei Halbleiterleistungsbauteilen und zwischen jedem der Halbleiterleistungsbauteile und den Zuleitungen eines Trägerstreifens erstrecken.
- In einer Ausführungsform kann die erste elektrisch leitfähige Oberfläche eine Lastelektrode eines Halbleiterleistungsbauteils sein und die elektrisch leitfähige zweite Oberfläche kann eines sein aus der Gruppe bestehend aus einer Lastelektrode eines zweiten Halbleiterbauteils, einer Zuleitung eines Trägerstreifens und eines Chipfelds eines Trägerstreifens. Das Halbleiterleistungsbauteil kann eine Diode oder ein Transistor sein. Das Bauteil kann entweder ein laterales Bauteil oder ein vertikales Bauteil sein.
- In einer Ausführungsform kann die erste elektrisch leitfähige Oberfläche eine Steuerelektrode eines Halbleiterleistungsbauteils sein und die zweite elektrisch leitfähige Oberfläche kann eine sein aus der Gruppe bestehend aus einer Zuleitung eines Trägerstreifens, einem Anschlussfeld eines Halbleiterchips und einer Steuerelektrode eines zweiten Halbleiterleistungsbauteils.
- Die ersten und zweiten Halbleiterleistungsbauteile können ein MOSFET Bauteil (Metal Oxide Semiconductor Field Effect Transistor) oder ein IGBT Bauteil (Isolated Gate Bipolar Transistor) sein. Im Falle von einem MOSFET Bauteil werden die Lastelektroden als Source und Drain bezeichnet, und die Steuerelektrode wird als Gate bezeichnet. Im Falle von einem IGBT Bauteil werden die zwei Lastelektroden als Emitter und Kollektor bezeichnet, und die Steuerelektrode ist ein Gate. Das Halbleiterleistungsbauteil kann ein BJT (Bipolar Junction Transistor) sein.
- Die dielektrische Schicht kann sich zwischen allen Halbleiterbauteilen des elektronischen Bauelements und von jedem der Halbleiterbauteile zu den Zuleitungen und dem Chipfeld eines Trägerstreifens erstrecken. Die dielektrische Schicht kann mit einer Anordnung von Durchbrüchen oder Durchgangslöchern ausgestattet werden, so dass jede der Elektroden der Halbleiterbauteile, die sie erwünscht elektrisch kontaktieren soll, innerhalb der Durchbrüche freiliegend ist. Weitere Durchbrüche können zur Verfügung gestellt werden, so dass Regionen von jeder der Zuleitungen und eine oder mehrere Regionen des nicht von Halbleiterbauteilen eingenommenen Chipfelds in diesen weiteren Durchbrüchen oder Durchgangslöchern freiliegend sind. Diese Regionen können auch elektrisch kontaktiert werden. Die dielektrische Schicht kann, nachdem sie auf die verschiedenen Elemente des elektronischen Bauelements laminiert worden ist, laterale Dimensionen aufweisen, die im Wesentlichen die gleichen oder geringfügig kleiner sind als die lateralen Dimensionen des elektronischen Bauelements.
- In einer Ausführungsform können die lateralen Dimensionen der dielektrischen Schicht kleiner sein als die lateralen Dimensionen des elektronischen Bauelements, so dass die peripheren Regionen der Zuleitungen und des Chipfelds der elektronischen Bauelemente von der dielektrischen Schicht unbedeckt blieben. Diese peripheren Regionen können dann elektrisch kontaktiert werden, ohne Durchbrüche in der dielektrischen Schicht zur Verfügung stellten zu müssen.
- Elektrische Verbindungen können dann zwischen den ungeschützten elektrisch leitfähigen Kontaktoberflächen der Elemente des elektronischen Bauelements zur Verfügung gestellt werden, um ein elektronisches Bauelement mit der gewünschten Funktion zu erzeugen.
- Die Anmeldung stellt auch ein Verfahren zur Herstellung einer elektrischen Verbindung zwischen mindestens zwei Elementen eines elektronischen Bauelements zur Verfügung. Das Verfahren umfasst ein Verfahren entsprechend einer der Ausführungsformen, die zuvor beschrieben worden sind, um eine dielektrische Schicht zu erzeugen, die sich zwischen zwei oder mehr Elementen des elektronischen Bauelements erstreckt. Nachdem die dielektrische Schicht auf mindestens einen Teilbereich der ersten Oberfläche des ersten Elements und mindestens einen Teilbereich des zweiten Elements laminiert worden ist, kann eine elektrisch leitfähige Schicht auf die obere Oberfläche der dielektrischen Schicht abgeschieden werden. Die elektrisch leitfähige Schicht kann sich zwischen der ersten elektrisch leitfähigen Oberfläche des ersten Elements und der zweiten elektrisch leitfähigen Oberfläche des zweiten Elements erstrecken und diese elektrisch verbinden.
- Eine planare Zusammenschaltungsanordnung innerhalb eines elektronischen Bauelements kann durch die dielektrische Schicht zur Verfügung gestellt werden, und elektrisch leitfähige Leiterbahnen können auf die dielektrische Schicht abgeschieden werden. Die dielektrische Schicht kann eine elektrische Isolierschicht zur Verfügung stellen, die sich, mit Ausnahme der Regionen, die elektrisch verbunden werden sollen, über die Gesamtheit der oberen Oberflächen der innerhalb des elektronischen Bauelements angeordneten Elemente erstreckt. Dies stellt eine obere Oberfläche zur Verfügung, auf der die elektrisch leitfähigen Leiterbahnen zur Verfügung gestellt werden können, die die erwünschte Form aufweisen, um Leiterbahnen mit der gewünschten elektrischen Leitfähigkeit zur Verfügung zu stellen und die erwünschte Umverdrahtungsanordnung zur Verfügung zu stellen. Da die Form der dielektrischen Schicht, die die Aussparungen zwischen physisch getrennten Elementen des elektronischen Bauelements überbrückt, während des Beschichtungsprozesses von der ersten deformierbaren Stützschicht gesteuert wird, können die Dicke und die Länge der an der Oberseite aufgebrachten Leiterbahnen gleichmäßiger sein.
- Die elektrisch leitfähige Schicht kann durch Abscheiden einer ersten Keimschicht durch ein Vakuumabscheidungsverfahren, wie zum Beispiel physische Aufdampfungsabscheidung oder chemische Aufdampfungsabscheidungsverfahren hergestellt werden. Kathodenzerstäubung, Laserablation, Elektronenstrahlverdampfung oder thermische Verdampfung können verwendet werden. Eine zweite Schicht kann dann durch ein galvanisches Verfahren auf der ersten Keimschicht abgeschieden werden, da die erste Keimschicht eine ausreichend elektrisch leitfähige Oberfläche zur Verfügung stellt. Die zweite Schicht kann durch ein stromloses galvanisches Abscheidungsverfahren auf die erste Keimschicht abgeschieden werden.
- Die Verwendung einer mit Hilfe von Vakuum aufgebrachten Keimschicht, gefolgt von einer durch galvanische Abscheidung abgeschiedenen zweiten Schicht, kann eine elektrisch leitfähigen Schicht mit guter Haftfähigkeit zur dielektrischen Schicht zur Verfügung stellen, die einfach und kostengünstig hergestellt werden kann.
- In einer Ausführungsform kann die elektrisch leitfähige Schicht durch eine einzelne Schicht aus Metall oder eine einzelne Schicht aus einer Legierung zur Verfügung gestellt werden. Die einzelne Schicht kann durch ein Vakuumaufbringungsverfahren wie zum Beispiel Kathodenzerstäubung abgeschieden werden.
- Die elektrisch leitfähige Schicht kann strukturiert werden, um eine Vielzahl von elektrisch leitfähigen Leiterbahnen auf der oberen Oberfläche der dielektrischen Schicht zur Verfügung zu stellen. Die Vielzahl von elektrisch leitfähigen Leiterbahnen kann elektrisch von einander isoliert werden, da sie in einem Abstand von einander beabstandet sind und von Regionen der dielektrischen Schicht umgeben werden. Die Vielzahl von elektrisch leitfähigen Leiterbahnen kann angeordnet werden, um die gewünschte Umverdrahtungsanordnung zwischen den Elementen des elektronischen Bauelements zur Verfügung zu stellen.
- In einer Ausführungsform kann die Vielzahl von elektrisch leitfähigen Leiterbahnen durch selektive Abscheidung erzeugt werden. In einer weiteren Ausführungsform kann die Vielzahl von elektrisch leitfähigen Leiterbahnen dadurch erzeugt werden, dass eine geschlossene elektrisch leitfähige Schicht abgeschieden wird und dann die elektrisch leitfähige Schicht strukturiert wird, um physisch getrennte Leiterbahnen zu erzeugen.
- Die Anmeldung bezieht sich auch auf ein Verfahren zur Herstellung eines elektronischen Bauelements. Mindestens ein Halbleiterleistungstransistor kann zur Verfügung gestellt werden, der eine erste Oberfläche umfasst, die mindestens eine Lastelektrode umfasst, und der eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt. Ein Trägerstreifen kann zur Verfügung gestellt werden, der eine erste Oberfläche umfasst und eine zweite Oberfläche, die der ersten Oberfläche gegenüber liegt. Der Trägerstreifen kann mindestens ein Chipfeld und mindestens eine Zuleitung umfassen, wobei die Zuleitung eine zweite elektrisch leitfähige Oberfläche umfasst. Die Zuleitung kann getrennt von und beabstandet in einem Abstand vom Chipfeld angeordnet werden. Eine frei stehende dielektrische Schicht kann zur Verfügung gestellt werden, die einen lateralen Ausdehnung aufweist, die in mindestens einer Richtung größer ist als die Entfernung zwischen der ersten Lastelektrode des Halbleiterleistungstransistors und der zweiten elektrisch leitfähigen Oberfläche der Zuleitung.
- Die zweite Oberfläche des ersten Halbleiterleistungstransistors kann auf die erste Oberfläche des Chipfelds montiert werden. Eine deformierbare erste Stützschicht kann unterhalb der zweiten Oberfläche des Chipfelds und der zweiten Oberfläche der Zuleitung angeordnet werden, und die frei stehende dielektrische Schicht wird über der ersten Lastelektrode des Halbleiterleistungstransistors und über der zweiten elektrisch leitfähigen Oberfläche der Zuleitung angeordnet.
- Die frei stehende dielektrische Schicht kann so auf mindestens einen Teilbereich der ersten Oberfläche des Halbleiterleistungstransistors und mindestens einen Teilbereich der ersten Oberfläche der Zuleitung laminiert werden, dass sich ein Teilbereich der dielektrischen Schicht zwischen der ersten Oberfläche des Halbleiterleistungstransistors und der ersten Oberfläche der Zuleitung erstreckt, und so, dass die deformierbare zweite Stützschicht in die Aussparung zwischen dem ersten Halbleiterleistungstransistor und der Zuleitung gepresst wird.
- Die deformierbare erste Stützschicht kann entfernt werden, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und auf mindestens einen Teilbereich des zweiten Elements laminiert worden ist. Mindestens ein Teilbereich der ersten Lastelektrode und mindestens ein Teilbereich der zweiten elektrisch leitfähigen Oberfläche der Zuleitung können frei von der dielektrischen Schicht verbleiben. Eine elektrisch leitfähige Schicht kann auf die obere Oberfläche der frei stehenden dielektrischen Schicht abgeschieden werden, wobei sich die elektrisch leitfähige Schicht zwischen der ersten Lastelektrode des Halbleiterleistungstransistors und der Zuleitung des Trägerstreifens erstreckt und diese elektrisch verbindet. Der Halbleiterleistungstransistor und die Zuleitung können in eine Kunststoffverkapselungsmasse eingebettet werden, so dass die untere Oberfläche des Teilbereichs der dielektrischen Schicht, der sich zwischen dem Halbleiterleistungstransistor und der Zuleitung erstreckt, in die Kunststoffverkapselungsmasse eingebettet wird.
- Die dielektrische Schicht, die sich zwischen dem Halbleiterleistungstransistor und der Zuleitung erstreckt, wird entsprechend einer der zuvor beschriebenen Ausführungsformen erzeugt.
- In einer Ausführungsform kann der Halbleiterleistungstransistor weiterhin mindestens eine Steuerelektrode umfassen, die auf der ersten Oberfläche angeordnet ist, die von der dielektrischen Schicht unbedeckt ist. Die dielektrische Schicht kann sich weiterhin zwischen der ersten Oberfläche des Halbleiterleistungstransistors und einer zweiten Zuleitung erstrecken, die die Steuerzuleitung des elektronischen Bauelements ist.
- Der Halbleiterleistungstransistor kann ein laterales Bauteil oder ein vertikales Bauteil sein. In einer Ausführungsform kann das Halbleiterleistungsbauteil ein vertikales MOSFET Bauteil oder ein vertikales IGBT Bauteil sein.
- In einer Ausführungsform kann die elektrisch leitfähige Schicht eine Vielzahl von elektrisch leitfähigen Leiterbahnen auf der oberen Oberfläche der dielektrischen Schicht zur Verfügung stellen. Die Vielzahl von elektrisch leitfähigen Leiterbahnen kann physisch getrennt und elektrisch isoliert von einander sein. Eine erste elektrisch leitfähige Leiterbahn kann sich zwischen einer oder mehreren Lastzuleitungen und der Lastelektrode erstrecken, und eine zweite elektrisch leitfähige Leiterbahn kann sich zwischen der Steuerelektrode und einer Steuerzuleitung erstrecken. Die ersten und zweiten elektrisch leitfähigen Leiterbahnen können durch Regionen der dielektrischen Schicht physisch getrennt und elektrisch isoliert von einander sein. Die elektrisch leitfähige Schicht kann ein Metall oder eine Legierung umfassen und kann entsprechend einer der zuvor beschriebenen Ausführungsformen abgeschieden werden.
- In einer Ausführungsform können zwei Halbleiterleistungstransistoren zur Verfügung gestellt werden, von denen jeder eine erste Oberfläche aufweist, die mindestens eine Lastelektrode umfasst, und eine zweite Oberfläche aufweist, die der ersten Oberfläche gegenüber liegt. Die dielektrische Schicht wird mindestens auf einen Teilbereich der ersten Oberfläche von beiden der zwei Halbleiterleistungstransistoren laminiert und die elektrisch leitfähige Schicht wird strukturiert, um die zwei Halbleiterleistungstransistoren und den Trägerstreifen elektrisch zu verbinden, um so eine Halbbrückenschaltung zur Verfügung zu stellen.
- In einer Ausführungsform kann mindestens ein weiterer Halbleiterchip zur Verfügung gestellt werden, wobei der Halbleiterchip eine erste Oberfläche aufweist, die eine Vielzahl von Anschlussfeldern umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt. Die dielektrische Schicht kann mindestens auf Teilbereiche der ersten Oberfläche des Halbleiterchips laminiert werden, und die elektrisch leitfähige Schicht kann strukturiert werden, um auf diese Weise elektrisch leitfähige Leiterbahnen zwischen den Anschlussfeldern des Halbleiterchips und mindestens einer Steuerelektrode des Halbleiterleistungstransistors und einer Zuleitung des Trägerstreifens zur Verfügung zu stellen. Jede der elektrisch leitfähigen Leiterbahnen kann von den anderen Leiterbahnen physisch getrennt und elektrisch isoliert sein.
- Der Halbleiterchip kann ein Bauteil in Form einer integrierten Schaltung sein und kann ein Ansteuerchip wie zum Beispiel ein Gatetreiberchip sein.
-
1 veranschaulicht schematisch die Anordnung, um eine dielektrische Schicht1 auf die obere Oberfläche2 einer Vielzahl von auf einem Trägerstreifenband4 angeordneten Halbleiterbauteile3 aufzubringen. In dieser Ausführungsform ist die dielektrische Schicht1 eine Polymerfolie1 . - Die Anordnung kann verwendet werden, um eine dielektrische Schicht zur Verwendung in einer planaren Umverdrahtungsanordnung zur Verfügung zu stellen, die für elektronische Bauelemente einschließlich Leistungshalbleiterbauelementen geeignet ist. Solche planaren Umverdrahtungsanordnungen und die diese beinhaltenden elektronische Bauelemente sind aus der US Patentanmeldung Nr. 11/376 871 (
US 2007/0 246 808 A1 - Die Polymerfolie
1 wird auf die obere Oberfläche2 der Vielzahl von Halbleiterbauteilen3 und auf die obere Oberfläche5 des Trägerstreifenbands4 mittels eines Vakuum verwendenden Verfahrens abgeschieden. Die Anordnung umfasst einen Saugtisch6 , auf dem eine Grundplatte7 angeordnet ist. Eine deformierbare erste Stützschicht8 wird zwischen der Grundplatte7 und dem Trägerstreifenband4 angeordnet. Die erste deformierbare Schicht8 umfasst auch eine Trennfolie10 , die während des Beschichtungsprozesses in Kontakt mit der unteren Oberfläche9 des Trägerstreifenbands4 angeordnet wird. Die Trennschicht10 ermöglicht der ersten deformierbaren Schicht, leicht von der unteren Oberfläche9 des Trägerstreifenbands4 entfernt zu werden, nachdem die Polymerfolie1 auf die obere Oberfläche2 der Halbleiterbauteile3 laminiert worden ist. - Die Polymerfolie
1 wird über der oberen Oberfläche2 der Halbleiterbauteile3 und über der oberen Oberfläche5 des Trägerstreifenbands4 angeordnet. In dieser Ausführungsform wird eine zweite deformierbare Stützschicht11 über der oberen Oberfläche12 der Polymerfolie1 angeordnet, die die dielektrische Schicht zur Verfügung stellt. In einer nicht in den Figuren veranschaulichten Ausführungsform wird die zweite deformierbare Stützschicht11 aus der Anordnung weggelassen. Eine Vakuumdichtung13 wird über der zweiten deformierbaren Stützschicht11 angeordnet. - Die gestapelte Anordnung ermöglicht, dass die Polymerfolie
1 mindestens auf die obere Oberfläche2 der Vielzahl von Halbleiterbauteilen3 laminiert wird. Die Anordnung und Funktion der ersten Stützschicht8 und das Verfahren, mit dem die Polymerfolie1 auf die Halbleiterbauteile3 laminiert wird, wird detaillierter mit Bezug auf2 erklärt. -
2 veranschaulicht eine einzelne Bauteilposition des Trägerstreifenbands4 gemäß1 im Querschnitt. In dieser Ausführungsform stellt jede Bauteilposition des Trägerstreifenbands4 ein Chipfeld14 zur Verfügung und eine Vielzahl von Zuleitungen15 , die angrenzend zu einer Seitenfläche16 des Chipfelds14 angeordnet sind. Die Zuleitungen15 sind mit einem Abstand von der Seitenfläche16 des Chipfelds14 beabstandet. - Ein Halbleiterbauteil
3 , das in dieser Ausführungsform ein Leistungs-MOSFET Transistor ist, wird auf die obere Oberfläche5 des Chipfelds14 montiert. Der Leistungs-MOSFET Transistor3 ist ein vertikales Bauteil und umfasst eine Drainelektrode17 auf der unteren Oberfläche18 und auf seiner oberen Oberfläche20 eine Sourceelektrode19 und eine Gateelektrode, die aus der Querschnittsansicht gemäß2 nicht ersehen werden kann. In dieser Ausführungsform ist die Drainelektrode17 mit der oberen Oberfläche5 des Chipfelds14 durch eine Diffusionslotverbindung21 verbunden. - Die Polymerfolie
1 wird unter Verwendung einer in1 gezeigten Vakuumanordnung auf mindestens die obere Oberfläche2 des MOSFET Bauteils3 , die obere Oberfläche5 des Chipfelds14 und die obere Oberfläche22 der Zuleitung15 abgeschieden. Die Polymerfolie1 wird auf die obere Oberfläche2 und die Seitenflächen34 des MOSFET Bauteils3 , die obere Oberfläche5 des Chipfelds14 und die obere Oberfläche22 der Zuleitung15 laminiert durch Anwenden eines Vakuums und durch Anwenden von Wärme und Druck für eine Zeitdauer, die geeignet ist, um die Polymerfolie1 an das Leistungs-MOSFET Bauteil3 und das Trägerstreifenband4 anzuhaften. Während des Beschichtungsprozesses, durch den die Polymerfolie1 auf die obere Oberfläche2 und die Seitenoberflächen34 des MOSFET Bauteils3 , die obere Oberfläche5 des Chipfelds14 und die obere Oberfläche22 der Zuleitung15 laminiert wird, wird die erste deformierbare Stützschicht8 auf der gegenüber liegenden unteren Seite9 des Trägerstreifenbands4 angeordnet. Die Trennfolie10 wird zur Klarheit nicht in2 veranschaulicht. Die erste deformierbare Stützschicht8 umfasst eine Silikonfolie. Die erste deformierbare Stützschicht8 ist ausreichend flexibel, so dass es ermöglicht wird, dass sie zwischen die Aussparungen23 zwischen den Zuleitungen15 und dem Chipfeld14 gepresst werden kann. Die erste deformierbare Stützschicht8 stellt eine Anordnung zur Verfügung, die verhindert, dass die Region24 der Polymerschicht1 , die sich über die Aussparung23 zwischen den Zuleitungen15 und dem Chipfeld14 erstreckt, übermäßig in die Aussparung23 durchhängt. - Diese Anordnung ermöglicht es eine dielektrische Schicht
1 zur Verfügung zu stellen, die nach dem Entfernen der ersten Stützschicht8 in der Region24 selbsttragend ist, die sich über die Aussparung23 erstreckt und die die untere Oberfläche25 aufweist, die im Wesentlichen koplanar mit der oberen Oberfläche22 der Zuleitung15 und der oberen Oberfläche5 des Chipfelds14 ist. Folglich ist die obere Oberfläche12 der Polymerfolie1 auch frei von Vertiefungen, die durch ein Durchhängen der Polymerfolie in der Aussparung23 bewirkt werden. - Die Polymerfolie
1 kann dann strukturiert werden, wie in3 veranschaulicht. Eine Vielzahl von Durchbrüchen oder durchgängigen Löchern26 werden dann in der Polymerfolie1 geschaffen, um die Sourceelektrode19 und die Gateelektrode auf der oberen Oberfläche des MOSFET Bauteils3 und eine Region der oberen Oberfläche22 der Zuleitungen15 freizulegen, so dass eine elektrische Verbindung zu diesen bloßgelegten Regionen hergestellt werden kann. Nachdem sie auf die obere Oberfläche2 und die lateralen Oberflächen34 des MOSFET Bauteils3 und die oberen Oberflächen22 der Zuleitung15 laminiert worden ist, kann die Polymerfolie1 unter Anwendung von Laserablation selektiv entfernt werden, wie durch die Pfeile in3 veranschaulicht wird. Die Sourceelektrode19 ist deshalb innerhalb des ersten durchgängigen Lochs26 angeordnet, und die Gateelektrode wird innerhalb eines getrennten Durchbruchs in der Polymerfolie1 bloßgelegt. Der zweite Durchbruch für die Gateelektrode kann aus der Querschnittsansicht gemäß3 nicht ersehen werden. Ein drittes durchgängiges Loch27 , das eine Region der oberen Oberfläche22 der Zuleitung15 freilegt, wird in der Querschnittsansicht gemäß3 gezeigt. - In einer weiteren, nicht in den Figuren veranschaulichten Ausführungsform, wird die Polymerfolie mit einer Vielzahl von Durchbrüchen von Durchgangslöchern ausgestattet, bevor sie auf die Halbleiterbauteile laminiert wird. Die Durchbrüche können durch Ausstanzen von Regionen aus der Polymerfolie zur Verfügung gestellt werden. Die Größe und die Anordnung dieser Regionen entsprechen der Größe und der Anordnung der Oberflächen der Elemente des elektronischen Bauelements, von denen es gewünscht wird, dass sie dadurch bloßgelegt werden.
- Elektrische Verbindungen zwischen der Sourceelektrode
19 und der Gateelektrode, die auf der oberen Oberfläche des MOSFET Bauteils3 angeordnet ist, und den Zuleitungen15 werden durch elektrisches Abscheiden einer leitfähigen Metallschicht auf die obere Oberfläche12 der Polymerfolie1 und die bloßgelegten Regionen der Sourceelektrode19 , der Gateelektrode und der Zuleitungen15 erzeugt. Die vervollständigte Umverdrahtungsanordnung ist in4 veranschaulicht. -
4 veranschaulicht, dass die elektrischen Verbindungen erzeugt werden durch zuerst erfolgendes Abscheiden einer Keimschicht28 auf die obere Oberfläche12 der Polymerfolie1 und auf die bloßgelegten Regionen der Zuleitung15 , der Sourceelektrode19 und der Gateelektrode, die in den Durchbrüchen26 der Polymerfolie1 bloßgelegt sind. Die Keimschicht28 wird durch ein Vakuumabscheidungsverfahren wie zum Beispiel Kathodenzerstäubung abgeschieden. Die Keimschicht28 wird dann strukturiert, um physisch getrennte Leiterbahnen29 zwischen den Elektroden des MOSFET Bauteils3 und den Zuleitungen15 zu erzeugen. - Wenn das elektronische Bauelement ein einzelnes Transistorbauteil
3 umfasst, dann werden zwei physisch getrennte Leiterbahnen29 zur Verfügung gestellt, eine von der Sourceelektrode zu einer Sourcezuleitung oder Sourcezuleitungen15 und eine von der Gateelektrode zur Gatezuleitung. Die laterale Fläche der Leiterbahnen kann entsprechend der Stromführungskapazität ausgewählt werden, die für die Leiterbahn erwünscht ist. Die Leiterbahn, die die Gateelektrode elektrisch mit der Gatezuleitung verbindet, kann lateral viel kleiner sein als zum Beispiel die Leiterbahn29 , die die Sourceelektrode19 elektrisch mit der Sourcezuleitung15 verbindet. - Die Dicke der Leiterbahnen
29 kann gesteigert werden durch das Abscheiden einer zweiten Schicht30 auf die strukturierte Keimschicht28 . Die zweite Schicht30 der Leiterbahnen29 kann durch ein galvanisches Abscheidungsverfahren abgeschieden werden und kann durch ein stromloses galvanisches Abscheidungsverfahren abgeschieden werden. Die Keimschicht28 kann Ti umfassen, und die zweite Schicht30 kann Kupfer umfassen. - Wenn es gewünscht wird, Leiterbahnen
29 von unterschiedlichen Dicken zur Verfügung zu stellen, kann dies durch Abscheiden von weiteren Metallschichten auf ausgewählte Leiterbahnen zur Verfügung gestellt werden. Eine Photolackschicht kann auf die bereits ausgeformten Leiterbahnen abgeschieden und strukturiert werden, um die Leiterbahnen freizulegen, für deren Dicke es erwünscht ist, dass diese erhöht wird. Eine weitere metallische Schicht oder Schichten können dann durch ein selektives Abscheidungsverfahren abgeschieden werden oder durch Abscheidung und weiteres Strukturieren der aufgebrachten Metallschichten, um die Dicke der Leiterbahnen zu erhöhen. - Nachdem die elektrischen Verbindungen zwischen dem Halbleiterbauteil
3 und den Zuleitungen15 durch die Abscheidung der Leiterbahnen29 hergestellt worden sind, kann ein Formtransferverfahren ausgeführt werden, um die Elemente der Bauteilpositionen des Trägerstreifenbands4 zu verkapseln und um die elektronischen Bauelemente zu erzeugen. Der Teilbereich24 der Polymerfolie1 , der sich zwischen dem Chipfeld14 und der Zuleitung15 erstreckt, weist eine untere Oberfläche25 auf, die im Wesentlichen planar ist und im Wesentlichen mit der oberen Oberfläche5 des Chipfelds14 und der oberen Oberfläche22 der Zuleitung15 koplanar ist. Die Verkapselungsmasse31 ist in der Lage, zuverlässiger in die Aussparungen23 zwischen den Zuleitungen15 und dem Chipfeld14 zu fließen. Die Dicke der Verkapselungsmasse in diesen Aussparungsregionen23 ist über das elektronische Bauelement32 hinweg auch gleichmäßiger, wodurch eine zuverlässigere elektrische Isolierung der elektrisch leitfähigen Elemente des elektronischen Bauelements erzeugt wird. - Wie aus
4 ersehen werden kann, ist das elektronische Bauelement32 eine zuleitungslose Baugruppe, und die unteren Oberflächen9 des Chipfelds14 und der Zuleitung15 sind in der unteren Oberfläche33 des elektronischen Bauelements32 freiliegend. Nach dem Verkapselungsprozess werden diese ungeschützten Oberflächen9 , die die äußeren Kontaktoberflächen des elektronischen Bauelements32 zur Verfügung stellen, gereinigt und können verzinnt werden. Die einzelnen elektronischen Bauelemente32 werden dann von dem Trägerstreifenband4 abgetrennt. - Das Verfahren wird mit Bezug auf die Figuren für ein elektronisches Bauelement
32 veranschaulicht, das ein einzelnes MOSFET Bauteil3 umfasst und zwei Leiterbahnen29 , die sich zwischen der Sourceelektrode und der Gateelektrode des vertikalen MOSFET Bauteils3 und Zuleitungen15 des elektronischen Bauelements32 erstrecken. Jedoch können das Verfahren, um die Polymerfolie1 zu laminieren, und das Verfahren, durch das die Leiterbahnen abgeschieden werden und die elektronischen Bauelemente hergestellt werden auch für elektronische Bauelemente verwendet werden, die zwei oder mehr Halbleiterleistungstransistoren zur Verfügung stellen und um elektronische Anschlüsse zwischen den zwei Halbleiterleistungstransistoren oder zwischen der oberen Oberfläche des Halbleiterleistungstransistors und einer Region des Chipfelds zur Verfügung zu stellen. - Das Verfahren der Anmeldung kann bei der Herstellung von Multichip-Bausteinen verwendet werden und kann bei der Herstellung eines elektronischen Bauelements verwendet werden, das eine Halbbrückenschaltung zur Verfügung stellt.
- Bezugszeichenliste
-
- 1
- dielektrische Schicht
- 2
- obere Oberfläche
- 3
- MOSFET Bauteil
- 4
- Trägerstreifenband
- 5
- obere Oberfläche des Trägerstreifenbands
- 6
- Saugtisch
- 7
- Grundplatte
- 8
- erste deformierbare Stützschicht
- 9
- untere Oberfläche des Trägerstreifenbands
- 10
- Trennfolie
- 11
- zweite deformierbare Stützschicht
- 12
- obere Oberfläche der dielektrischen Schicht
- 13
- Vakuumdichtung
- 14
- Chipfeld
- 15
- Zuleitung
- 16
- Seitenfläche des Chipfelds
- 17
- Drainelektrode
- 19
- untere Oberfläche des MOSFET Bauteils
- 19
- Sourceelektrode
- 20
- obere Oberfläche des MOSFET Bauteils
- 21
- Diffusionslotverbindung
- 22
- obere Oberfläche der Zuleitung
- 23
- Aussparung
- 24
- überbrückender Teilbereich der dielektrischen Schicht
- 25
- untere Oberfläche der dielektrischen Schicht
- 26
- durchgängiges Loch
- 27
- zweites durchgängiges Loch
- 28
- Keimschicht
- 29
- Leiterbahn
- 30
- zweite Schicht der Leiterbahn
- 31
- Verkapselungsmasse
- 32
- elektronisches Bauelement
- 33
- untere Oberfläche des elektronischen Bauelements
- 34
- Seitenfläche des MOSFET Bauteils
Claims (22)
- Verfahren zur Herstellung einer dielektrischen Schicht, die sich zwischen zwei oder mehr Elementen eines elektronischen Bauelements erstreckt, wobei das Verfahren nachfolgendes umfasst: – Bereitstellen eines ersten Elements eines elektronischen Bauelements, wobei das erste Element eine erste Oberfläche umfasst, die eine erste elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt; – Bereitstellen eines zweiten Elements eines elektronischen Bauelements, wobei das zweite Element eine erste Oberfläche umfasst, die eine zweite elektrisch leitfähige Oberfläche umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt, wobei das zweite Element mittels einer Aussparung getrennt ist von und in einem Abstand beabstandet ist von dem ersten Element und wobei die zweite elektrisch leitfähige Oberfläche beabstandet zu der ersten elektrisch leitfähigen Oberfläche angeordnet ist; – Bereitstellen einer frei stehenden dielektrischen Schicht, die eine laterale Ausdehnung aufweist, die in mindestens einer Richtung größer ist als die Entfernung zwischen dem ersten Element und dem zweiten Element; – Anordnen einer deformierbaren ersten Stützschicht unterhalb der zweiten Oberfläche des ersten Elements und unterhalb der zweiten Oberfläche des zweiten Elements; – Anordnen der frei stehenden dielektrischen Schicht über der ersten Oberfläche des ersten Elements und über der ersten Oberfläche des zweiten Elements; – Laminieren der frei stehenden dielektrischen Schicht auf mindestens einen Teilbereich der ersten Oberfläche des ersten Elements und auf mindestens einen Teilbereich der ersten Oberfläche des zweiten Elements auf solch eine Weise, dass sich ein Teilbereich der dielektrischen Schicht zwischen der ersten Oberfläche des ersten Elements und der ersten Oberfläche des zweiten Elements erstreckt und auf solch eine Weise, dass eine Region der deformierbaren ersten Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird, und die deformierbare erste Stützschicht in die Aussparung zwischen dem ersten Element und dem zweiten Element gepresst wird und Kontakt mit einer unteren Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht herstellt, die sich zwischen dem ersten Element und dem zweiten Element erstreckt; – Entfernen der deformierbaren ersten Stützschicht, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und mindestens einen Teilbereich des zweiten Elements laminiert worden ist, wobei die untere Oberfläche des Teilbereichs der frei stehenden dielektrischen Schicht nach dem Entfernen der deformierbaren ersten Stützschicht koplanar mit der ersten Oberfläche des zweiten Elements ist.
- Verfahren nach Anspruch 1, wobei vor dem Laminieren eine deformierbare zweite Stützschicht über der frei stehenden dielektrischen Schicht angeordnet wird, wobei die deformierbare zweite Stützschicht während des Laminierens auf eine obere Oberfläche der dielektrischen Schicht gepresst wird und entfernt wird, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und mindestens einen Teilbereich des zweite Elements laminiert worden ist.
- Verfahren nach Anspruch 1, wobei während des Laminierens Vakuum und/oder Wärme angewandt werden.
- Verfahren nach Anspruch 1, wobei mindestens ein Durchbruch in der frei stehenden dielektrischen Schicht zur Verfügung gestellt wird, wobei die Anordnung des Durchbruchs der Anordnung der elektrisch leitfähigen Oberflächen entspricht, und mindestens ein Teilbereich der ersten elektrisch leitfähigen Oberfläche und mindestens ein Teilbereich der zweiten elektrisch leitfähig Oberfläche innerhalb der Durchbrüche bloßgelegt sind.
- Verfahren nach Anspruch 4, wobei die Durchbrüche in der frei stehenden dielektrischen Schicht vor dem Laminieren zur Verfügung gestellt werden.
- Verfahren nach Anspruch 4, wobei die Durchbrüche zur Verfügung gestellt werden, nachdem die dielektrische Schicht auf die ersten und zweiten Elemente laminiert worden ist.
- Verfahren nach Anspruch 1, wobei die deformierbare erste Stützschicht weiterhin eine Trennschicht umfasst, wobei mindestens ein Teilbereich der Trennschicht während des Laminierens in Kontakt mit der zweiten Oberfläche des ersten Elements und mit der zweiten Oberfläche des zweiten Elements angeordnet ist.
- Verfahren nach Anspruch 2, wobei die deformierbare zweite Stützschicht weiterhin eine Trennschicht umfasst, wobei mindestens ein Teilbereich der Trennschicht während des Laminierens in Kontakt mit der oberen Oberfläche der frei stehenden dielektrischen Schicht angeordnet ist.
- Verfahren nach Anspruch 1, wobei das erste Element ein Leistungshalbleiterbauteil ist, und das zweite Element eines ist aus der Gruppe bestehend aus einem Teilbereich eines Trägerstreifens, einem zweiten Leistungshalbleiterbauteil und einem Halbleiterchip.
- Verfahren nach Anspruch 1, wobei die erste elektrisch leitfähige Oberfläche eine Lastelektrode eines Halbleiterleistungsbauteils ist, und die zweite elektrisch leitfähige Oberfläche eine ist aus der Gruppe bestehend aus einer Lastelektrode eines zweiten Halbleiterbauteils, einer Zuleitung eines Trägerstreifens, und einem Chipfeld eines Trägerstreifens.
- Verfahren nach Anspruch 1, wobei die erste elektrisch leitfähige Oberfläche eine Steuerelektrode eines Halbleiterleistungsbauteils ist, und die zweite elektrisch leitfähige Oberfläche eine ist aus der Gruppe bestehend aus einer Zuleitung eines Trägerstreifens, einem Anschlussfeld eines Halbleiterchips, und einer Steuerelektrode eines zweiten Halbleiterleistungsbauteils.
- Verfahren zur Bereitstellung einer elektrischen Verbindung zwischen mindestens zwei Elementen eines elektronischen Bauelements, wobei das Verfahren nachfolgendes umfasst: – Herstellung einer dielektrischen Schicht, die sich zwischen den mindestens zwei Elementen des elektronischen Bauelements erstreckt, nach Anspruch 1; – Abscheiden einer elektrisch leitfähigen Schicht auf die obere Oberfläche der frei stehenden dielektrischen Schicht, wobei sich die elektrisch leitfähige Schicht zwischen der ersten elektrisch leitfähigen Oberfläche und der zweiten elektrisch leitfähigen Oberfläche erstreckt und diese elektrisch verbindet.
- Verfahren nach Anspruch 12, wobei die elektrisch leitfähige Schicht eine Vielzahl von elektrisch leitfähigen Leiterbahnen auf der oberen Oberfläche der dielektrischen Schicht zur Verfügung stellt.
- Verfahren nach Anspruch 13, wobei die Vielzahl elektrisch leitfähiger Leiterbahnen durch eine selektive Abscheidung erzeugt wird.
- Verfahren nach Anspruch 13, wobei die Vielzahl elektrisch leitfähiger Leiterbahnen durch Abscheiden einer elektrisch leitfähigen Schicht und Strukturieren der elektrisch leitfähigen Schicht erzeugt wird.
- Verfahren zur Herstellung eines elektronischen Bauelements, umfassend: – Bereitstellung einer elektrischen Verbindung zwischen mindestens zwei Elementen des elektronischen Bauelements nach Anspruch 12, wobei – als erstes Element mindestens ein Halbleiterleistungstransistor bereitgestellt wird, der eine erste Oberfläche umfasst, die mindestens eine Lastelektrode umfasst; – als zweites Element ein Trägerstreifen bereitgestellt wird, wobei der Trägerstreifen mindestens ein Chipfeld und mindestens eine Zuleitung umfasst, wobei die Zuleitung eine zweite elektrisch leitfähige Oberfläche umfasst und wobei die Zuleitung getrennt von und in einem Abstand beabstandet von dem Chipfeld angeordnet ist; – die laterale Ausdehnung der frei stehenden elektrisch leitenden Schicht in mindestens einer Richtung größer ist als die Entfernung zwischen der ersten Lastelektrode und der zweiten elektrisch leitfähigen Oberfläche der Zuleitung; – die zweite Oberfläche des ersten Halbleiterleistungstransistors auf das Chipfeld montiert wird und die deformierbare erste Stützschicht unterhalb der zweiten Oberfläche des Chipfelds und der zweiten Oberfläche der Zuleitung angeordnet wird; – die frei stehende dielektrische Schicht über der ersten Lastelektrode des Halbleiterleistungstransistors und über der zweiten elektrisch leitfähigen Oberfläche der Zuleitung angeordnet wird; – die frei stehende dielektrische Schicht auf mindestens die erste Oberfläche des Halbleiterleistungstransistors und die erste Oberfläche der Zuleitung laminiert wird auf solch eine Weise, dass sich ein Teilbereich der dielektrischen Schicht zwischen der ersten Oberfläche des Halbleiterleistungstransistors und der ersten Oberfläche der Zuleitung erstreckt und auf solch eine Weise, dass die deformierbare zweite Stützschicht in die Aussparung zwischen dem ersten Halbleiterleistungstransistor und der Zuleitung gepresst wird; wobei mindestens ein Teilbereich der ersten Lastelektrode und mindestens ein Teilbereich der zweiten elektrisch leitfähigen Oberfläche der Zuleitung von der dielektrischen Schicht unbedeckt verbleibt; – die deformierbar erste Stützschicht entfernt wird, nachdem die dielektrische Schicht auf mindestens einen Teilbereich des ersten Elements und auf mindestens einen Teilbereich des zweiten Elements laminiert worden ist; wobei das Verfahren weiter umfasst – Abscheiden einer elektrisch leitfähigen Schicht auf die obere Oberfläche der frei stehenden dielektrischen Schicht, wobei sich die elektrisch leitfähige Schicht zwischen der ersten Lastelektrode des Halbleiterleistungstransistors und der Zuleitung des Trägerstreifens erstreckt und diese elektrisch verbindet, und – Einbetten des Halbleiterleistungstransistors und der Zuleitung in eine Kunststoffverkapselungsmasse, so dass die untere Oberfläche des Teilbereichs der dielektrischen Schicht, die sich zwischen dem Halbleiterleistungstransistor und der Zuleitung erstreckt, in die Kunststoffverkapselungsmasse eingebettet wird.
- Verfahren nach Anspruch 16, wobei die elektrisch leitfähige Schicht eine Vielzahl von elektrisch leitfähigen Leiterbahnen auf der oberen Oberfläche der dielektrischen Schicht zur Verfügung stellt.
- Verfahren nach Anspruch 16, wobei zwei Halbleiterleistungstransistoren zur Verfügung gestellt werden, von denen jeder eine erste Oberfläche aufweist, die mindestens eine Lastelektrode umfasst, und eine zweite Oberfläche aufweist, die der ersten Oberfläche gegenüber liegt, wobei die dielektrische Schicht auf mindestens einen Teilbereich der ersten Oberfläche der zwei Halbleiterleistungstransistoren laminiert wird und wobei die elektrisch leitfähige Schicht strukturiert wird, um die zwei Halbleiterleistungstransistoren elektrisch zu verbinden und eine Halbbrückenschaltung zur Verfügung zu stellen.
- Verfahren nach Anspruch 18, wobei mindestens ein weiterer Halbleiterchip zur Verfügung gestellt wird, wobei der Halbleiterchip eine erste Oberfläche aufweist, die eine Vielzahl von Anschlussfeldern umfasst, und eine zweite Oberfläche umfasst, die der ersten Oberfläche gegenüber liegt, wobei die dielektrische Schicht auf mindestens Teilbereiche der ersten Oberfläche des Halbleiterchips laminiert wird und wobei die elektrisch leitfähige Schicht strukturiert wird, um auf solch eine Weise elektrisch leitfähige Leiterbahnen zwischen den Anschlussfeldern des Halbleiterchips und mindestens einem aus der Gruppe bestehend aus einer Steuerelektrode des Halbleiterleistungstransistors und einer Zuleitung des Trägerstreifens zur Verfügung zu stellen.
- Verfahren nach Anspruch 17, wobei die Vielzahl elektrisch leitfähiger Leiterbahnen durch selektive Abscheidung erzeugt wird.
- Verfahren nach Anspruch 17, wobei die Vielzahl elektrisch leitfähiger Leiterbahnen durch Abscheiden einer elektrisch leitfähigen Schicht und Strukturieren der elektrisch leitfähigen Schicht erzeugt wird.
- Verfahren nach Anspruch 16, wobei während des Laminierens Vakuum und/oder Wärme angewandt werden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/457,318 US7524775B2 (en) | 2006-07-13 | 2006-07-13 | Method for producing a dielectric layer for an electronic component |
US11/457,318 | 2006-07-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102007032636A1 DE102007032636A1 (de) | 2008-01-17 |
DE102007032636B4 true DE102007032636B4 (de) | 2013-10-31 |
Family
ID=38825494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102007032636A Expired - Fee Related DE102007032636B4 (de) | 2006-07-13 | 2007-07-11 | Verfahren zur Herstellung einer dielektrischen Schicht für ein elektronisches Bauelement |
Country Status (2)
Country | Link |
---|---|
US (1) | US7524775B2 (de) |
DE (1) | DE102007032636B4 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005041174A1 (de) * | 2005-08-30 | 2007-03-15 | Infineon Technologies Ag | Leistungshalbleiterbauteil mit Leitungen innerhalb eines Gehäuses |
DE102006047761A1 (de) * | 2006-10-06 | 2008-04-10 | Infineon Technologies Ag | Halbleiterbauteil und Verfahren zu dessen Herstellung |
US7800219B2 (en) * | 2008-01-02 | 2010-09-21 | Fairchild Semiconductor Corporation | High-power semiconductor die packages with integrated heat-sink capability and methods of manufacturing the same |
US7799601B2 (en) | 2008-01-24 | 2010-09-21 | Infineon Technologies Ag | Electronic device and method of manufacturing same |
US7982292B2 (en) * | 2008-08-25 | 2011-07-19 | Infineon Technologies Ag | Semiconductor device |
JP4970388B2 (ja) * | 2008-09-03 | 2012-07-04 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
JP5385247B2 (ja) * | 2010-12-03 | 2014-01-08 | 信越化学工業株式会社 | ウエハモールド材及び半導体装置の製造方法 |
US8653635B2 (en) * | 2011-08-16 | 2014-02-18 | General Electric Company | Power overlay structure with leadframe connections |
US9913376B2 (en) | 2016-05-04 | 2018-03-06 | Northrop Grumman Systems Corporation | Bridging electronic inter-connector and corresponding connection method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4783695A (en) * | 1986-09-26 | 1988-11-08 | General Electric Company | Multichip integrated circuit packaging configuration and method |
DE10314172A1 (de) * | 2003-03-28 | 2004-11-04 | Siemens Ag | Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5139972A (en) | 1991-02-28 | 1992-08-18 | General Electric Company | Batch assembly of high density hermetic packages for power semiconductor chips |
DE9109295U1 (de) | 1991-04-11 | 1991-10-10 | Export-Contor Außenhandelsgesellschaft mbH, 8500 Nürnberg | Elektronische Schaltungsanordnung |
US5291066A (en) | 1991-11-14 | 1994-03-01 | General Electric Company | Moisture-proof electrical circuit high density interconnect module and method for making same |
US5353498A (en) | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
US5637922A (en) | 1994-02-07 | 1997-06-10 | General Electric Company | Wireless radio frequency power semiconductor devices using high density interconnect |
US5449427A (en) | 1994-05-23 | 1995-09-12 | General Electric Company | Processing low dielectric constant materials for high speed electronics |
JPH08115953A (ja) | 1994-10-13 | 1996-05-07 | Toshiba Corp | 半導体チップの実装方法 |
DE4438799A1 (de) | 1994-10-18 | 1996-04-25 | Atotech Deutschland Gmbh | Verfahren zum Beschichten elektrisch nichtleitender Oberflächen mit Metallstrukturen |
US5675310A (en) | 1994-12-05 | 1997-10-07 | General Electric Company | Thin film resistors on organic surfaces |
US5745984A (en) | 1995-07-10 | 1998-05-05 | Martin Marietta Corporation | Method for making an electronic module |
JP2842378B2 (ja) | 1996-05-31 | 1999-01-06 | 日本電気株式会社 | 電子回路基板の高密度実装構造 |
US6025995A (en) | 1997-11-05 | 2000-02-15 | Ericsson Inc. | Integrated circuit module and method |
US6239980B1 (en) | 1998-08-31 | 2001-05-29 | General Electric Company | Multimodule interconnect structure and process |
US6306680B1 (en) | 1999-02-22 | 2001-10-23 | General Electric Company | Power overlay chip scale packages for discrete power devices |
US6242282B1 (en) | 1999-10-04 | 2001-06-05 | General Electric Company | Circuit chip package and fabrication method |
DE19954941C2 (de) | 1999-11-16 | 2003-11-06 | Fraunhofer Ges Forschung | Verfahren zum Integrieren eines Chips innerhalb einer Leiterplatte |
DE10004410A1 (de) | 2000-02-02 | 2001-08-16 | Infineon Technologies Ag | Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung |
AU2002340750A1 (en) | 2001-09-28 | 2003-04-14 | Siemens Aktiengesellschaft | Method for contacting electrical contact surfaces of a substrate and device consisting of a substrate having electrical contact surfaces |
US6541378B1 (en) | 2001-11-06 | 2003-04-01 | Lockheed Martin Corporation | Low-temperature HDI fabrication |
US6630726B1 (en) | 2001-11-07 | 2003-10-07 | Amkor Technology, Inc. | Power semiconductor package with strap |
US6989579B2 (en) | 2001-12-26 | 2006-01-24 | Lucent Technologies Inc. | Adhering layers to metals with dielectric adhesive layers |
US7208347B2 (en) | 2003-02-28 | 2007-04-24 | Siemens Aktiengesellschaft | Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours |
DE10308928B4 (de) | 2003-02-28 | 2009-06-18 | Siemens Ag | Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements |
DE10355925B4 (de) | 2003-11-29 | 2006-07-06 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleitermodul und Verfahren seiner Herstellung |
-
2006
- 2006-07-13 US US11/457,318 patent/US7524775B2/en not_active Expired - Fee Related
-
2007
- 2007-07-11 DE DE102007032636A patent/DE102007032636B4/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4783695A (en) * | 1986-09-26 | 1988-11-08 | General Electric Company | Multichip integrated circuit packaging configuration and method |
DE10314172A1 (de) * | 2003-03-28 | 2004-11-04 | Siemens Ag | Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung |
Also Published As
Publication number | Publication date |
---|---|
US7524775B2 (en) | 2009-04-28 |
DE102007032636A1 (de) | 2008-01-17 |
US20080013249A1 (en) | 2008-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102007032636B4 (de) | Verfahren zur Herstellung einer dielektrischen Schicht für ein elektronisches Bauelement | |
DE102015113208B4 (de) | Modul mit integriertem Leistungselektronikschaltkreis und Logikschaltkreis und Verfahren zur Zusammenschaltung eines Leistungselektronikschaltkreises mit einem Logikschaltkreis | |
DE102007027378B4 (de) | Verfahren zur Herstellung eines elektronischen Bauelements | |
DE102009032995B4 (de) | Gestapelte Halbleiterchips | |
DE102008039389B4 (de) | Bauelement und Verfahren zur Herstellung | |
DE102009059236B4 (de) | Verfahren zum Herstellen eines Halbleiterbauelements | |
DE102009042320B4 (de) | Halbleiter-Anordnung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zur Herstellung einer Halbleiter-Anordnung | |
DE102006021959B4 (de) | Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung | |
DE102014109909B4 (de) | Chipbaugruppe mit eingebetteter passiver Komponente und Verfahren zur Herstellung | |
DE102007006447B4 (de) | Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls | |
DE102007018914B4 (de) | Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben | |
DE102008045744B4 (de) | Halbleiterbaustein mit einer an eine Rückseite eines Chips gekoppelten Elektronikkomponente und Verfahren zur Herstellung | |
DE102006037118B3 (de) | Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben | |
DE102015115999B4 (de) | Elektronische Komponente | |
DE102014111195B4 (de) | Verfahren zur Herstellung einer Chip-Anordnung und eine Chip-Anordnung | |
DE102009012524A1 (de) | Halbleitermodul | |
DE102019105356B4 (de) | Verfahren zum Ausbilden von Kontakten zu einem eingebetteten Halbleiterchip | |
DE102011113269A1 (de) | Halbleitermodul und Verfahren zu seiner Herstellung | |
DE102018128846A1 (de) | Bildung von leitfähigen Verbindungsbahnen im Verpackungsformkörper durch stromlose Plattierung | |
DE102009035623B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen | |
DE102013100339B4 (de) | Verfahren zur Herstellung eines elektronischen Bauelements und flexible Schichtstruktur | |
DE102014103403A1 (de) | Chipbaugruppe und verfahren zum herstellen derselben | |
DE102006018765A1 (de) | Leistungshalbleiterbauelement, Leistungshalbleiterbauteil sowie Verfahren zu deren Herstellung | |
DE102018103979B4 (de) | Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung | |
WO2009034008A2 (de) | Bandverfahren für elektronische bauelemente, module und led-anwendungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |
Effective date: 20140201 |
|
R082 | Change of representative | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |