DE102008045744B4 - Halbleiterbaustein mit einer an eine Rückseite eines Chips gekoppelten Elektronikkomponente und Verfahren zur Herstellung - Google Patents

Halbleiterbaustein mit einer an eine Rückseite eines Chips gekoppelten Elektronikkomponente und Verfahren zur Herstellung Download PDF

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Abstract

Halbleiterbaustein, umfassend: ein Substrat; mindestens einen Chip mit einer ersten aktiven Seite und einer der ersten Seite gegenüberliegenden Rückseite, wobei die erste Seite elektrisch an das Substrat gekoppelt ist und ein oder mehrere Vias zwischen der ersten Seite und der Rückseite verlaufen und einen elektrischen Weg dazwischen definieren; eine Metallisierungsschicht, die auf der Rückseite des mindestens einen Chips abgeschieden ist, an die Rückseite des mindestens einen Chips gekoppelt ist, als Umverdrahtungsschicht ausgestaltet ist und elektrisch an die Vias gekoppelt ist; und mindestens eine Elektronikkomponente, die auf die Metallisierungsschicht aufgebracht ist und an die Metallisierungsschicht elektrisch gekoppelt ist und über die Metallisierungsschicht und die Vias in elektrischer Verbindung mit dem Substrat steht, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist.

Description

  • Die Marktnachfrage nach kleineren und funktionaleren Elektronikgeräten hat die Entwicklung von Halbleiterbauelementen, Bausteinen und jüngst ganzen, auf einem Chip angeordneten Systemen vorangetrieben. Viele Elektronikgeräte wie etwa Mobiltelefone verwenden eine Vielzahl von designspezifischen Elektronikkomponenten. Der innerhalb der Elektronikgeräte verfügbare Platz ist jedoch begrenzt, insbesondere wenn die Elektronikgeräte kleiner gemacht werden.
  • Die meisten Halbleiterbausteinlösungen liefern einen an einen Träger gekoppelten Chip und eine oder mehrere, neben dem Chip an den Träger gekoppelte Elektronikkomponenten. Einige der Elektronikkomponenten werden auf spezifische Weise gemäß der Endanwendung abgestimmt, üblicherweise von dem Endbenutzerkunden. Folglich muss der Bausteinhersteller oftmals eine Vielzahl von Bausteinen liefern, von denen jeder konfiguriert ist, von dem Kunden gemäß seiner gewünschten Endnutzung abgestimmt zu werden. Diese designspezifischen Bausteine hindern den Bausteinhersteller daran, einen Satz von flexiblen, breit basierten Bausteinlösungen anzubieten, die für mehrere Kunden nützlich sind. Bausteinhersteller würden bevorzugt Bausteine mit einem Rationalisierungseffekt herstellen, die sich dafür eignen, die individuellen Bedürfnisse von vielen Kunden zu erfüllen.
  • Sowohl die Hersteller als auch die Verbraucher dieser fortgeschrittenen Elektronikgeräte wünschen Geräte, deren Größe reduziert ist und die dennoch eine vergrößerte Gerätefunktionalität besitzen.
  • In den Schriften US 6 867 501 B2 und US 2006/0170112 A1 sind Stapel aus Halbleiterchips, die integrierte Schaltkreise enthalten, beschrieben. In der Schrift US 6 933 613 B2 ist ein Halbleiterchip offenbart, auf dessen Rückseite Kondensatoren mittels eines aus Keramik oder Harz hergestellten Trägers aufgebracht sind.
  • Aus diesen und weiteren Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Kurze Darstellung der Erfindung
  • Gemäß einem Aspekt umfasst ein Halbleiterbaustein ein Substrat und mindestens einen Chip mit einer ersten aktiven Seite und einer der ersten Seite gegenüberliegenden Rückseite, wobei die erste Seite elektrisch an das Substrat gekoppelt ist und ein oder mehrere Vias zwischen der ersten Seite und der Rückseite verlaufen und einen elektrischen Weg dazwischen definieren. Der Halbleiterbaustein umfasst ferner eine Metallisierungsschicht, die auf der Rückseite des mindestens einen Chips abgeschieden ist, an die Rückseite des mindestens einen Chips gekoppelt ist, als Umverdrahtungsschicht ausgestaltet ist und elektrisch an die Vias gekoppelt ist. Ferner umfasst der Halbleiterbaustein mindestens eine Elektronikkomponente, die auf die Metallisierungsschicht aufgebracht ist und an die Metallisierungsschicht elektrisch gekoppelt ist und über die Metallisierungsschicht und die Vias in elektrischer Verbindung mit dem Substrat steht, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist.
  • Gemäß einem weiteren Aspekt umfasst ein Halbleiterbaustein einen Träger, der eine erste Oberfläche und eine zweite Oberfläche definiert. Der Halbleiterbaustein umfasst ferner mindestens einen an den Träger gekoppelten Chip, wobei der mindestens eine Chip eine erste Fläche, eine der ersten Fläche gegenüberliegende zweite Fläche, erste und zweite in dem Chip zwischen der ersten und zweiten Fläche ausgebildete Vias enthält, wobei die erste Fläche eine aktive Oberfläche ist und elektrisch an den Träger gekoppelt ist. Der Halbleiterbaustein umfasst ferner eine auf der zweiten Fläche des Chips abgeschiedene und an die zweite Fläche des Chips gekoppelte Bondschicht, wobei die Bondschicht mit dem Träger durch mindestens einen der in dem Chip ausgebildeten ersten und zweiten Vias in elektrischer Verbindung steht und die Bondschicht als Umverdrahtungsschicht ausgestaltet ist. Der Halbleiterbaustein umfasst ferner mindestens eine auf die Bondschicht aufgebrachte und an die Bondschicht gekoppelte Elektronikkomponente, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist. Der Halbleiterbaustein umfasst ferner auf dem Chip und der ersten Oberfläche des Trägers abgeschiedenes Kapselungsmaterial.
  • Gemäß einem weiteren Aspekt umfasst ein Verfahren zum Herstellen eines Halbleiterbausteins, so dass er vertikal gestapelte Komponenten enthält, die folgenden Schritte: Bereitstellen eines Substrats; Bereitstellen mindestens eines Chips mit einer ersten aktiven Seite und einer der ersten Seite gegenüberliegenden Rückseite, wobei die erste Seite an das Substrat gekoppelt ist und ein oder mehrere Vias zwischen der ersten Seite und der Rückseite verlaufen und einen elektrischen Weg dazwischen definieren; Abscheiden einer Metallisierungsschicht auf der Rückseite des mindestens einen Chips, wobei die Metallisierungsschicht elektrisch an die Vias gekoppelt ist und als Umverdrahtungsschicht ausgestaltet ist; Aufbringen mindestens einer Elektronikkomponente auf die Metallisierungsschicht, wobei die mindestens eine Elektronikkomponente an die Metallisierungsschicht elektrisch gekoppelt ist und über die Metallisierungsschicht und die Vias in elektrischer Verbindung mit dem Substrat steht, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 ist eine Querschnittsansicht eines Halbleiterbausteins mit einem an einen Träger gekoppelten Chip und einer an eine Rückseite des Chips gekoppelten Elektronikkomponente gemäß einer erfindungsgemäßen Ausführungsform.
  • Die 2A und 2B sind Querschnittsansichten von zwei Ausführungsformen einer leitenden Mehrschichtstruktur, die konfiguriert ist, die Elektronikkomponente an die Rückseite des in 1 gezeigten Chips zu koppeln.
  • 3 ist eine Querschnittsansicht eines Halbleiterbausteins mit mehreren an einen Träger gekoppelten Chips, wobei jeder Chip eine an eine Rückseite des Chips gekoppelte Elektronikkomponente gemäß einer erfindungsgemäßen Ausführungsform enthält.
  • 4 ist eine Querschnittsansicht eines Halbleiterbausteins mit einem an einen Träger gekoppelten Chip und mehreren an eine Durchgangslochplatte gekoppelten Elektronikkomponenten, wobei die Platte an eine Rückseite des Chips gemäß einer Ausführungsform gekoppelt ist.
  • 5 ist eine Querschnittsansicht eines Halbleiterbausteins mit mehreren an einen Träger gekoppelten Chips und mehreren an eine Durchgangslochplatte gekoppelten Elektronikkomponenten, wobei die Platte an eine Rückseite jedes der Chips gemäß einer Ausführungsform gekoppelt ist.
  • 6A ist eine auseinandergezogene Seitenansicht einer Elektronikkomponentenbaugruppe, die zur Kopplung an eine Chipbaugruppe gemäß einer nicht erfindungsgemäßen Ausführungsform konfiguriert ist.
  • 6B ist eine Querschnittsansicht der in 6A gezeigten Elektronikkomponentenbaugruppe, an die in 6A gezeigte Chipbaugruppe gekoppelt ist.
  • 7 ist eine Querschnittsansicht eines eingebetteten Wafer-Level-Bausteins mit einem an einen Interposer (Zwischenschicht) gekoppelten Chip und mehreren Elektronikkomponenten, die an eine Rückseite des Chips gemäß einer erfindungsgemäßen Ausführungsform gekoppelt sind.
  • 8 ist eine Querschnittsansicht eines eingebetteten Wafer-Level-Bausteins mit einem an einen Interposer gekoppelten Chip und mehreren an eine Platte gekoppelten Elektronikkomponenten, wobei die Platte an eine Rückseite des Chips gemäß einer Ausführungsform gekoppelt ist.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” und so weiter unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt”, wie sie in dieser Spezifikation verwendet werden, sollen nicht bedeuten, dass die Elemente direkt aneinander gekoppelt sein müssen; dazwischen liegende Elemente können zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorliegen.
  • Ausführungsformen sorgen für die Integration von Elektronikkomponenten, die innerhalb eines Halbleiterbausteins vergraben werden können, um Platz zum Montieren anderer Komponenten auf dem Träger/Substrat des Halbleiterbausteins freizugeben. Bestimmte Ausführungsformen liefern passive Entkopplungselemente, die an eine Rückseite des Chips gekoppelt sind, wobei die Elemente eine geringe parasitäre Induktivität aufweisen und zur Verwendung in Hochfrequenz- oder Hochgeschwindigkeitsschaltungen geeignet sind.
  • Unten beschriebene Ausführungsformen liefern eine universelle Halbleiterbausteinlösung mit vertikal gestapelten Elektronikkomponenten, die an eine Rückseite eines Chips gekoppelt sind. Ein oder mehrere Chips sind an einen Träger des Bausteins gekoppelt, und eine oder mehrere Elektronikkomponenten sind an eine Rückseite des Chips gekoppelt. Auf dem Träger kann Platz für andere Komponenten oder andere Verdrahtungskonfigurationen eingespart werden, da die Elektronikkomponenten an eine Rückseite des Chips gekoppelt sind, anstatt entlang des Chips. Die Elektronikkomponenten sind an die Rückseite des Chips gekoppelt und elektrisch mit dem Träger auf eine Weise verbunden, die die Designfunktionalität des Bausteins erhöht.
  • Verschiedene Ausführungsformen liefern Elektronikkomponenten, die an eine separate Platte gekoppelt sind. Die Elektronikkomponenten/Platte können vor der Montage an der Rückseite des Chips auf die Leistung hin funktionsgetestet werden. Auf diese Weise werden die an die Rückseite des Chips gekoppelten Elektronikkomponenten hinsichtlich der Qualität vor dem Einbau in den Baustein geprüft, was die Bausteinausbeute verbessert. Außerdem werden durch das direkte Koppeln von Elektronikkomponenten an eine Platte der Fluss von Lötzinn und die Kontamination zu gedruckten Leiterplatten, die mit dem Fluss von Lötzinns assoziiert ist, reduziert.
  • Unten beschriebene Ausführungsformen liefern einen Baustein mit an eine Rückseite eines Chips gekoppelten Elektronikkomponenten, die konfiguriert sind, von dem Hersteller abgestimmt zu werden. Beispielsweise befinden sich an eine Rückseite des Chips gekoppelte passive Elektronikkomponenten näher an den Signalleitungen, was eine präzisere Abstimmung der passiven Komponente und des Chips ermöglicht. Innerhalb des Bausteins vom Hersteller abgestimmte Elektronikkomponenten bieten dem Endnutzer/Verbraucher eine vollständige Bausteinlösung. Elektronikkomponenten, die von dem Hersteller abgestimmt werden, ermöglichen es dem Hersteller, eine flexiblere universelle Kapselungslösung an eine Vielzahl von Endnutzerverbrauchern zu liefern. Die unten beschriebenen Halbleiterbausteine berücksichtigen jede Form von Interposerstruktur (Zwischenschichtstruktur)einschließlich Systemträgern, Umverteilungsschichten, Leiterplatten und eingebetteten Wafer-Level-Bauelementen.
  • 1 ist eine Querschnittsansicht eines Halbleiterbausteins 20 gemäß einer erfindungsgemäßen Ausführungsform. Der Halbleiterbaustein 20 enthält ein Substrat 22, einen Chip 24 mit einer ersten Seite 26, die zum Koppeln an das Substrat 22 konfiguriert ist, und eine der ersten Seite 26 gegenüberliegende Rückseite 28, eine erste Elektronikkomponente 30 und eine zweite Elektronikkomponente 32, beide an die Rückseite 28 des Chips 24 gekoppelt, und ein über dem Chip 24, den Elektronikkomponenten 30, 32 und einem Abschnitt des Substrats 22 abgeschiedenes Kapselungsmaterial 34.
  • Bei einer Ausführungsform enthält das Substrat 22 eine zum Koppeln an eine andere Einrichtung wie etwa eine gedruckte Leiterplatte konfigurierte erste Oberfläche 40 und eine der ersten Oberfläche 40 gegenüberliegende zweite Oberfläche 42. Bei einer Ausführungsform enthält das Substrat 22 leitende Pads 44, die zwischen der ersten Oberfläche 40 und der zweiten Oberfläche 42 verbinden. Bei einer Ausführungsform definiert die erste Seite 26 des Chips 24 einen aktiven Bereich des Chips 24, und der Chip 24 ist mit einem oder mehreren Löthöckern 46 flip-chip auf leitenden Pads 44 montiert. Bei dieser Ausführungsform ist das Substrat 22 ein Träger, der konfiguriert ist, die flip-chip-Montage des Chips 24 auf leitenden Pads 44 zu berücksichtigen. Bei anderen Ausführungsformen enthält das Substrat 22 einen geeigneten Interposer (Zwischenschicht) wie etwa einen Systemträger, eine Leiterplatte, eine Umverteilungsschicht eines eingebetteten Wafer-Level-Bauelements oder einen anderen geeigneten Träger.
  • Bei einer Ausführungsform enthält der Chip 24 einen oder mehrere Vias 50, die zwischen der ersten Seite 26 und der Rückseite 28 verlaufen und einen elektrischen Weg dazwischen definieren. Bei einer Ausführungsform umfassen die Vias 50 Löcher, Drahtlöcher oder Öffnungen, die durch den Chip 24 verlaufen und konfiguriert sind, eine Verdrahtung/Verbindung zum Chip 24 zu ermöglichen. Der Chip 24 umfasst Speicherchips, Logikchips, Halbleiterchips im allgemeinen und/oder einen beliebigen geeigneten integrierten Schaltungschip.
  • Bei einer Ausführungsform beinhalten Elektronikkomponenten 30, 32 passive Komponenten. Zu geeigneten passiven Komponenten zählen Widerstände, Kondensatoren, Induktionsspulen oder andere Elektronikkomponenten, die dadurch gekennzeichnet sind, dass sie eine spezifische elektrische Charakteristik besitzen und nicht in der Lage sind, eine elektronische Anweisung auszuführen. Bei einer Ausführungsform sind Elektronikkomponenten 30, 32 aktive Komponenten wie etwa ein aktiver Chip oder ein anderes logisches Bauelement, das dadurch gekennzeichnet ist, dass es in der Lage ist, eine Aktion durchzuführen wie etwa die Ausführung einer elektronischen Anweisung. Bei einer Ausführungsform ist eine der Elektronikkomponenten 30, 32 eine passive Komponente und die andere der Elektronikkomponenten 30, 32 eine aktive Komponente.
  • Bei einer Ausführungsform sind Elektronikkomponenten 30, 32 durch eine leitende Schicht 60 an die Rückseite 28 des Chips 24 gekoppelt. Bei einer Ausführungsform wird die leitende Schicht 60 auf der Rückseite 28 des Chips 24 abgeschieden und füllt Vias 50, um einen elektrischen Pfad auszubilden, der von elektrischen Komponenten 30, 32 durch die leitende Schicht 60, durch Vias 50, über Höcker 46 und durch leitende Pads 44 verläuft. Bei einer Ausführungsform enthält die leitende Schicht 60 eine Metallisierungsschicht oder eine Metallisierungsmehrfachschicht, die konfiguriert ist, Elektronikkomponenten 30, 32 elektrisch an die Rückseite 28 des Chips 24 zu koppeln. Die leitende Schicht 60 wird in einem geeigneten Abscheidungsprozess einschließlich Sputtern, Dampfabscheidung, verstärkter und/oder unterstützter Dampfabscheidung, galvanischer Abscheidung oder einem anderen geeigneten Prozess auf der Rückseite 28 des Chips 24 abgeschieden.
  • Bei einer Ausführungsform wird die leitende Schicht 60 auf der Rückseite 28 des Chips 24 abgeschieden und liefert sowohl ein Lötpad für Elektronikkomponenten 30, 32 als auch eine integrale elektromagnetische Abschirmung für den Chip 24. Bei einer Ausführungsform wird die leitende Schicht 60 nur über einen Abschnitt der Rückseite 28 des Chips 24 (d. h. über weniger als der gesamten Rückseite) abgeschieden. Auf diese Weise wird die Möglichkeit minimiert, dass relativ zum Chip 24 ein elektrischer Kurzschluss entsteht. Bei einer anderen Ausführungsform wird die leitende Schicht 60 über der ganzen Rückseite 28 des Chips 24 in einer selektiv abgleichenden Spannungskompensation für den Chip 24 abgeschieden.
  • Bei einer Ausführungsform enthält das Kapselungsmaterial 34 Epoxid, Harz, polymere Materialien oder andere geeignete elektrisch isolierende Materialien, die sich beim Herstellen des Bausteins 20 zum Ausformen eignen.
  • Der Halbleiterbaustein 20 liefert an die Rückseite 28 des Chips 24 gekoppelte passive und/oder aktive Elektronikkomponenten 30, 32. Die Elektronikkomponenten 30, 32 befinden sich näher an den zum Chip 24 führenden Signalleitungen, was eine präzisere Abstimmung der Komponenten 30, 32 im Halbleiterbaustein 20 ermöglicht.
  • 2A ist eine Querschnittsansicht der leitenden Schicht 60 gemäß einer Ausführungsform. Bei einer Ausführungsform ist die leitende Schicht 60 eine Mehrfachschichtstruktur, die folgendes enthält: die erste Schicht 62, die konfiguriert ist, die Rückseite 28 des Chips 24 zu kontaktieren (1), eine zweite Schicht 64, eine dritte Schicht 66 und eine vierte Schicht 68, die konfiguriert ist, eine elektrisch koppelnde Oberfläche zu liefern, mit der elektrische Komponenten 30, 32 verbunden werden. Bei einer Ausführungsform ist die erste Schicht 62 eine Metallschicht mit Aluminium oder einem anderen geeigneten Metall, die zum Koppeln an die Rückseite 28 des Chips 24 konfiguriert ist. Bei einer Ausführungsform enthält die zweite Schicht 64 Titan, und die dritte Schicht 66 enthält Nickel oder eine Nickel enthaltende Zusammensetzung wie etwa Nickelvanadium (Ni-V). Bei einer Ausführungsform enthält die vierte Schicht 68 ein leitendes Metall wie etwa Silber, Kupfer oder Gold oder eine andere geeignete elektrische Verbindungsschicht.
  • 2B ist eine Querschnittsansicht der leitenden Schicht 60 gemäß einer anderen Ausführungsform. Bei einer Ausführungsform enthält die leitende Schicht 60 einen Mehrfachschichtstapel 70, der eine erste Schicht 72, eine zweite Schicht 74, eine dritte Schicht 76, eine vierte Schicht 78 und eine fünfte Schicht 80 enthält. Auch andere geeignete Anzahlen von Schichten im Stapel 70 sind akzeptabel. Im allgemeinen sind die Schichten 72, 74, 76, 78 den Schichten 62, 64, 66 bzw. 68 ähnlich, wie oben beschrieben. Bei einer Ausführungsform wird die Schicht 80 als eine Diffusionsbarriere bereitgestellt, die konfiguriert ist, die Migration von Metallionen von der Schicht 78 in Elektronikkomponenten 30, 32 zu minimieren. Beispielsweise ist bei einer Ausführungsform die Schicht 78 ein Metall wie etwa Silber, und die Schicht 80 enthält Titan, das konfiguriert ist, eine Diffusionsbarriere gegenüber der Migration von Silberionen von der Schicht 78 in Elektronikkomponenten 30, 32 zu liefern. Bei einer Ausführungsform enthält die Schicht 80 Titan, Legierungen aus Titan oder Zusammensetzungen aus Titan, wenngleich auch andere geeignete Formen für die Diffusionsbarriere der Schicht 80 akzeptabel sind.
  • Hierin beschriebene Ausführungsformen enthalten eine Schicht 60, die auf der Rückseite 28 des Chips 24 abgeschieden ist, wobei die Schicht 60 den Chip 24 integral gegenüber destruktiver elektromagnetischer Interferenz abschirmt und ein Kommunikationspad für das Anbringen von Elektronikkomponenten 30, 32 liefert.
  • 3 ist eine Querschnittsansicht eines Halbleiterbausteins 100 gemäß einer weiteren erfindungsgemäßen Ausführungsform. Bei einer Ausführungsform enthält der Halbleiterbaustein 100 einen Träger 102, einen ersten Chip 104 und einen an den Träger 102 gekoppelten zweiten Chip 106, eine an eine Rückseite 110 des ersten Chips 104 gekoppelte erste Elektronikkomponente 108 und eine an eine Rückseite 114 des zweiten Chips 106 gekoppelte zweite Elektronikkomponente 112. Bei einer Ausführungsform enthält der Chip 104 eine der Rückseite 110 gegenüberliegende erste Seite 120, wobei die erste Seite 120 ein aktiver Bereich ist und der Chip 104 durch Höcker 122 an den Träger 102 flip-chip-montiert ist, so dass der aktive Bereich 120 zum Träger 102 orientiert ist. Auch andere Formen von Chips 104, 106 und andere Montageformate sind akzeptabel.
  • Bei einer Ausführungsform enthält der Träger 102 eine erste Oberfläche 130, die zum Koppeln an eine andere Einrichtung konfiguriert ist, wie etwa eine gedruckte Leiterplatte, eine der ersten Oberfläche 130 gegenüberliegende zweite Oberfläche 132 und mehrere leitende Pads 134, die zwischen der ersten Oberfläche 130 und der zweiten Oberfläche 132 verlaufen. Bei einer Ausführungsform koppeln Höcker 122 die Chips 104, 106 elektrisch an Pads 134 des Trägers 102.
  • Bei einer Ausführungsform enthält der Chip 104 einen oder mehrere Vias 140, die zwischen der Rückseite 110 und der ersten Seite 120 verlaufen, und der Chip 106 enthält gleichermaßen einen oder mehrere Vias 150, die durch den Chip 106 verlaufen. Bei einer Ausführungsform sind Metallisierungsschichten 160 auf der Rückseite 110 des Chips 104 und auf der Rückseite 114 des Chips 106 abgeschieden. Die Metallisierungsschicht 160 enthält Metallisierungsschichten wie oben in den 2A und 2B beschrieben und leitende Platten wie unten beschrieben.
  • Der Halbleiterbaustein 100 liefert mehrere an das Substrat 102 gekoppelte Chips 104, 106 und an eine Rückseite 110, 114 der Chips 104 bzw. 106 gekoppelte Elektronikkomponenten 108, 112. Bei einer Ausführungsform enthält der Halbleiterbaustein 100 optional ein über den Chips 104, 106, den Elektronikkomponenten 108, 112 und einem Abschnitt des Substrats 102 abgeschiedenes Kapselungsmaterial 170.
  • 4 ist eine Querschnittsansicht eines Halbleiterbausteins 200 gemäß einer weiteren Ausführungsform. Bei einer Ausführungsform enthält der Halbleiterbaustein 200 einen Interposer 202 oder einen Träger 202, einen elektrisch an den Träger 202 gekoppelten Chip 204, eine Platte 206, die konfiguriert ist, elektrisch an eine Rückseite 208 des Chips 204 gekoppelt zu werden, eine an die Platte 206 gekoppelte erste Elektronikkomponente 210 und eine an die Platte 206 gekoppelte zweite Elektronikkomponente 212.
  • Der Interposer 202 oder Träger 202 ist ähnlich dem oben beschriebenen Substrat 22 und enthält leitende Pads 220. Der Chip 204 ist ähnlich dem oben beschriebenen Chip 24 (1) und enthält aktive Chips, Logikchips oder andere integrierte Schaltungschips. Der Chip 204 stellt Vias 230 oder Drahtlöcher 230 bereit, die durch den Chip 204 verlaufen. Die Vias 230 sind konfiguriert, einen elektrischen Verbindungsweg durch den Chip 204 bereitzustellen. Bei einer Ausführungsform ist der Chip 204 durch Höcker/Verbindungsstücke 232 an den Interposer 202 gekoppelt, und Elektronikkomponenten 210, 212 sind elektrisch mit leitenden Pads 220 verbunden.
  • Die Platte 206 ist konfiguriert, Elektronikkomponenten 210, 212 zu tragen und eine elektrische Verbindung zwischen Elektronikkomponenten 210, 212 und dem Chip 204 bereitzustellen. Bei einer Ausführungsform ist die Platte 206 eine Direktkomponentenplatte, die eine Reihe von Durchgangslöchern definiert, die vertikal (bei Orientierung wie in 4) durch die Platte 206 verlaufen. Bei einer Ausführungsform ist ein leitendes Material wie etwa eine Paste oder ein Lot oder eine andere Metallschicht auf der Platte 206 abgeschieden, um einen elektrischen Weg durch die Platte 206 zu bilden, der sich dafür eignet, Elektronikkomponenten 210, 212 mit dem Chip 204 und Pads 220 des Interposers 202 elektrisch zu verbinden.
  • Bei einer Ausführungsform ist die Platte 206 an eine Rückseite 208 des Chips 204 gekoppelt, und Elektronikkomponenten 210, 212 werden danach an der Platte 206 montiert. Bei einer beispielhaften Ausführungsform werden die Elektronikkomponenten 210, 212 mit einer Kupfermetallschicht direkt an die Platte 206 kupfergebondet. Bei einer unten beschriebenen weiteren Ausführungsform werden die Elektronikkomponenten 210, 212 zuerst an der Platte 206 montiert, hinsichtlich Funktion und Leistung getestet, und die Platte 206 wird danach an der Rückseite 208 des Chips 204 montiert. In jeder Hinsicht enthält der Halbleiterbaustein 200 mehrere Elektronikkomponenten 210, 212, die auf vertikale Weise, die es ermöglicht, dass der Baustein 200 verfügbaren Raum auf dem Träger 202 für andere Komponenten bereitstellt, an die Rückseite 208 des Chips 204 gekoppelt sind.
  • 5 ist eine Querschnittsansicht eines Halbleiterbausteins 300 gemäß einer weiteren Ausführungsform. Der Halbleiterbaustein 300 enthält ein Substrat 302, einen ersten Chip 303 und einen zweiten Chip 304, beide an das Substrat 302 gekoppelt, eine an eine Rückseite 307 des Chips 303 und eine Rückseite 308 des Chips 304 gekoppelte Platte 306 und mehrere an die Platte 306 gekoppelte Elektronikkomponenten 310, 312.
  • Bei einer Ausführungsform enthält der Träger 302 Pads 320, die konfiguriert sind, den Baustein 300 elektrisch an andere Bauelemente wie etwa gedruckte Leiterplatten zu koppeln. Bei einer Ausführungsform enthält der Chip 303 Vias 330, die zwischen der Rückseite 307 und einer aktiven Seite 331 verbinden, und die aktive Seite 331 des Chips 303 ist über Höcker 332 an den Pads 320 flip-chip-montiert. Bei einer Ausführungsform ist der Chip 304 gleichermaßen an den Pads 320 flip-chip-montiert. Es sind auch andere Formen des Montierens der Chips 303, 304 am Träger 302 akzeptabel.
  • Bei einer Ausführungsform ist die Platte 306 ähnlich der oben in 4 beschriebenen Platte 206 und enthält eine Direktkomponentenplatte, die so hergestellt ist, dass sie mehrere durch die Platte 306 verlaufende Durchgangslöcher enthält. Bei einer Ausführungsform sind die Elektronikkomponenten 310, 312 durch ein Lot oder ein anderes leitendes Material an die Platte 306 gekoppelt. Das Lot oder das andere leitende Material füllt die in der Platte 306 ausgebildeten Durchgangslöcher, so dass die Elektronikkomponenten 310, 312 durch die Platte 306, durch die Chips 303, 304 und die Höcker 332 mit den Pads 320 des Trägers 302 elektrisch verbunden sind.
  • Der Halbleiterbaustein 300 enthält mehrere Elektronikkomponenten 310, 312, welche an eine Platte 306 gekoppelt sind, die an die Rückseiten der Chips 303, 304 gekoppelt ist, wodurch der Baustein 300 auf dem Träger 302 verfügbaren Raum für andere Komponenten bereitstellt.
  • 6A ist eine auseinandergezogene Seitenansicht einer Halbleiterbausteinbaugruppe 400 gemäß einer nicht erfindungsgemäßen Ausführungsform. Die Halbleiterbaugruppe 400 enthält eine Elektronikkomponentenbaugruppe 402, die zum Koppeln an eine Chipbaugruppe 404 konfiguriert ist.
  • Bei einer Ausführungsform enthält die Elektronikkomponentenbaugruppe 402 eine leitende Platte 406, die eine oder mehrere Elektronikkomponenten 408a, 408b, 408c, 408d trägt. Bei einer Ausführungsform enthalten die Elektronikkomponenten 408a–408d eine oder mehrere passive Komponenten und/oder eine oder mehrere aktive Komponenten. Beispielsweise ist bei einer Ausführungsform die Elektronikkomponente 408a eine passive Komponente und die Elektronikkomponente 408b eine aktive Komponente. Die Elektronikkomponenten 408a–408d sind auf eine Weise elektrisch an die Platte 406 gekoppelt, die es ermöglicht, dass die Elektronikkomponentenbaugruppe 402 vor dem Montieren der Platte 406 an der Chipbaugruppe 404 hinsichtlich ihrer Funktion getestet und/oder hinsichtlich ihrer Qualität geprüft wird.
  • Bei einer Ausführungsform enthält die Chipbaugruppe 404 einen Träger 412 und mindestens einen Chip 414, der eine Chiprückseite 416 definiert, die an den Träger 412 gekoppelt ist. Bei anderen Ausführungsformen sind mehrere derartige Chips 414 an den Träger 412 gekoppelt. Bei einer Ausführungsform enthält der Träger 412 mehrere leitende Pads 420, und der Chip 414 enthält mehrere Vias 430, die durch eine Dicke des Chips 414 verlaufen. Bei einer Ausführungsform ist der Chip 414 durch Löthöcker 432 an den Träger 412 gekoppelt, so dass Vias 430 in elektrischer Verbindung mit den Pads 420 stehen.
  • Bei einer Ausführungsform wird die Elektronikkomponenten-Baugruppe 402 vor dem Koppeln an die Chipbaugruppe 404 hergestellt und hinsichtlich ihrer Funktion getestet. Beispielsweise werden bei einer Ausführungsform die Elektronikkomponenten 408a–408d an die Platte 406 gekoppelt und wird die Elektronikkomponenten-Baugruppe 402 hinsichtlich ihrer Funktion getestet, um die gewünschte Leistung der Elektronikkomponenten 408a–408d zu verifizieren. Somit werden die Elektronikkomponenten 408a–408d validiert und ihre Leistung sichergestellt, bevor die Baugruppe 402 hergestellt wird um einen Halbleiterbaustein zu vervollständigen. Auf diese Weise wird die Ausbeute an Elektronikkomponenten 408a–408d und die Ausbeute an aus der Elektronik-Komponentenbaugruppe 402 hergestellten Halbleiterbausteinen erhöht.
  • 6B ist eine Querschnittsansicht eines Halbleiterbausteins 450 gemäß einer nicht erfindungsgemäßen Ausführungsform. Der Halbleiterbaustein 450 enthält eine an die Chipbaugruppe 404 gekoppelte Elektronikkomponenten-Baugruppe 402 und Kapselungsmaterial 452, das über der Elektronikkomponenten-Baugruppe 402 und einem Abschnitt der Chipbaugruppe 404 abgeschieden ist. Bei einer Ausführungsform wird die Elektronikkomponenten-Baugruppe 402 vor ihrem Koppeln an die Chipbaugruppe 404 hinsichtlich ihrer elektrischen Funktion und/oder Qualität geprüft. Bei einer Ausführungsform enthält das Kapselungsmaterial 452 Epoxid, Harz, polymere Materialien oder ein anderes geeignetes elektrisch isolierendes Material. Bei einer Ausführungsform ist das Kapselungsmaterial 452 ein Epoxid, das über der Elektronikkomponenten-Baugruppe 402 und einem Abschnitt der Chipbaugruppe 404 ausgeformt wird.
  • 7 ist eine Querschnittsansicht eines Halbleiterbausteins 500 gemäß einer weiteren erfindungsgemäßen Ausführungsform. Der Halbleiterbaustein 500 enthält einen Interposer 502, einen an den Interposer 502 gekoppelten Chip 504, ein erstes Elektronikbauelement 506 und ein zweites Elektronikbauelement 508, beide an eine Rückseite 510 des Chips 504 gekoppelt, und Material 512, das um die Elektronikbauelemente 506, 508 und den Chip 504 ausgeformt ist.
  • Bei einer Ausführungsform enthält der Interposer 502 eine Umverteilungsschicht 520, die von einem nicht gezeigten Trägersystem entbondet worden ist und Verbindungsstücke 522 enthält. Bei einer Ausführungsform definieren die Umverteilungsschicht 520 und die Verbindungsstücke 522 zusammen ein Ball-Grid-Array, das zur Verbindung mit einem anderen elektronischen Bauelement wie etwa einer gedruckten Leiterplatte konfiguriert ist.
  • Bei einer Ausführungsform enthält der Chip 504 Vias 530, die von der Rückseite 510 des Chips 504 zu einer Verbindungsseite 532 des Chips 504 verlaufen. Bei einer Ausführungsform definieren der Chip 504 und das Material 512 zusammen einen Abschnitt einer eingebetteten Wafer-Level-Ball-Grid-Array-Chipbaugruppe oder eines Wafer-Level-Bausteins, die oder der durch das Fehlen eines Verbindungsstücks auf der ersten Ebene gekennzeichnet ist. Beispielsweise wird bei einer Ausführungsform der Chip 504 direkt auf dem Interposer 502 ausgebildet, so dass der Chip 504 und der Interposer 502 elektrisch gekoppelt sind und keine drahtgebondeten Verbindungsstücke auf der ersten Ebene aufweisen. In dieser Hinsicht liefern der Interposer 502 und der Chip 504 einen „dünnen” Wafer-Level-Baustein mit einer Bausteindicke T von unter etwa 200 Mikrometern. Beispielsweise weist der Chip 504 bei einer Ausführungsform eine Dicke von etwa 50 Mikrometern auf, und Material 512 ist über dem Chip 504 und dem Interposer 502 so abgeschieden, dass der Halbleiterbaustein 500 als ein dünner Wafer-Level-Baustein mit einer Dicke T von unter etwa 200 Mikrometern bereitgestellt wird.
  • Bei einer Ausführungsform enthält der Baustein 500 eine auf dem Material 512 abgeschiedene optionale Versteifungsschicht 534, die konfiguriert ist, dem dünnen Wafer-Level-Baustein strukturelle Integrität zu verleihen. Auf diese Weise ist der Baustein 500 zwar im allgemeinen dünn und für Anwendungen mit geringem Gewicht und hoher Bauelementdichte geeignet, doch liefert die Versteifungsschicht 534 dem Baustein 500 einen geeigneten Grad an Bausteinrobustheit und -beständigkeit. Es versteht sich, dass die Versteifungsschicht 534 nicht notwendigerweise maßstabsgetreu gezeichnet ist. Die Versteifungsschicht 534 enthält Epoxid, Kunststoff, verstärkte Schichten und anderes geeignet steifes Material.
  • Bei einer Ausführungsform sind die Elektronikkomponenten 506, 508 durch eine leitende Schicht 540 an die Rückseite 510 des Chips 504 gekoppelt. Bei einer Ausführungsform ist die leitende Schicht 540 eine Metallisierungsschicht. Bei einer anderen Ausführungsform ist die leitende Schicht 540 eine mehrschichtige Metallisierungsbeschichtung, die auf der Rückseite 510 des Chips 504 abgeschieden ist. Auf diese Weise sind die Elektronikkomponenten 506, 508 elektrisch mit der leitenden Schicht 540, den Vias 530, dem Interposer 502 und den Verbindungsstücken 522 verbunden. Somit sind die Elektronikkomponenten 506, 508 über einen elektrischen Pfad mit Verbindungsstücken 522 gekoppelt.
  • Bei einer Ausführungsform ist die leitende Schicht 540 nur auf einem Abschnitt der Rückseite 510 des Chips abgeschieden, um das Potential für unerwünschte elektrische Kurzschlüsse zu Abschnitten der Chiprückseite 510 zu minimieren, die keine Elektronikkomponenten 506, 508 enthalten.
  • 8 ist eine Querschnittsansicht eines eingebetteten Wafer-Level-Bausteins 600 gemäß einer weiteren Ausführungsform. Der eingebettete Wafer-Level-Baustein 600 enthält einen Interposer 602, einen an den Interposer 602 gekoppelten Chip 604, eine an eine Rückseite 608 des Chips 604 gekoppelte Platte 606, ein erstes Elektronikbauelement 610 und ein zweites Elektronikbauelement 612, beide an die Platte 606 gekoppelt, und ein über den Elektronikkomponenten 610, 612 und dem Chip 604 ausgeformtes Material 614.
  • Bei einer Ausführungsform werden der Chip 604 und der Interposer 602 als ein Wafer-Level-Baustein bereitgestellt, der eine Umverteilungsschicht 620 enthält, die von einem nicht gezeigten Trägersystem entbondet worden ist und Verbindungsstücke 622 enthält. Bei einer Ausführungsform definieren die Umverteilungsschicht 620 und die Verbindungsstücke 622 zusammen ein Ball-Grid-Array, das zur Verbindung zu einem anderen Elektronikbauelement wie etwa einer gedruckten Leiterplatte konfiguriert ist.
  • Bei einer anderen Ausführungsform enthält der Chip 604 Vias 630, die von der Rückseite 608 des Chips 604 zu Verbindungsstücken 622 verlaufen. Bei einer Ausführungsform definieren der Chip 604 und das Material 614 zusammen einen Abschnitt einer eingebetteten Wafer-Level-Ball-Grid-Array-Chipbaugruppe oder eines Wafer-Level-Bausteins, die oder der durch das Fehlen von Verbindungsstücken auf der ersten Ebene gekennzeichnet ist, ähnlich dem oben in 7 beschriebenen Baustein 500.
  • Bei einer Ausführungsform enthält der Baustein 600 eine optionale Versteifungsschicht ähnlich der oben beschriebenen Versteifungsschicht 534 (7). Die Versteifungsschicht ist konfiguriert, um dem dünnen Wafer-Level-Baustein strukturelle Integrität zu verleihen.
  • Bei einer Ausführungsform sind die Elektronikkomponenten 610, 612 durch die Platte 606 an die Rückseite 608 des Chips 604 gekoppelt. Bei einer Ausführungsform ist die Platte 606 ähnlich der Platte 206 (4) und beinhaltet eine Platte, die mehrere Durchgangslöcher oder Drahtlöcher definiert, die dafür geeignet sind, die Komponenten elektrisch mit der Platte 606 und die Platte 606 mit dem Chip 604 zu verbinden. Auf diese Weise sind die Elektronikkomponenten 610, 612 an die Platte 606 gekoppelt und elektrisch mit Vias 630, Interposer 602 und Verbindungsstücke 622 verbunden, um einen elektrischen Pfad mit den Verbindungsstücken 622 auszubilden.
  • Die Platte 606 ermöglicht das elektrische Verbinden und Funktionstesten der Komponenten 610, 612 vor der Endmontage des Bausteins 600. Die Platzierung der Komponenten 610, 612 direkte auf der Platte 606 bildet eine gute elektrische Verbindung und lässt auf dem Interposer 602 Raum für andere Komponenten oder andere Verdrahtungsverfahren. Wenn eine oder mehrere der Komponenten 610, 612 passive Komponenten enthalten, sind die passiven Komponenten elektrisch näher an die Signalleitungen des Bausteins 600 gekoppelt, wodurch die passiven Komponenten leicht für anwendungsspezfische Funktionen abgestimmt werden können.

Claims (5)

  1. Halbleiterbaustein, umfassend: ein Substrat; mindestens einen Chip mit einer ersten aktiven Seite und einer der ersten Seite gegenüberliegenden Rückseite, wobei die erste Seite elektrisch an das Substrat gekoppelt ist und ein oder mehrere Vias zwischen der ersten Seite und der Rückseite verlaufen und einen elektrischen Weg dazwischen definieren; eine Metallisierungsschicht, die auf der Rückseite des mindestens einen Chips abgeschieden ist, an die Rückseite des mindestens einen Chips gekoppelt ist, als Umverdrahtungsschicht ausgestaltet ist und elektrisch an die Vias gekoppelt ist; und mindestens eine Elektronikkomponente, die auf die Metallisierungsschicht aufgebracht ist und an die Metallisierungsschicht elektrisch gekoppelt ist und über die Metallisierungsschicht und die Vias in elektrischer Verbindung mit dem Substrat steht, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist.
  2. Halbleiterbaustein nach Anspruch 1, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente aus der Gruppe bestehend aus einem Widerstand, einer Induktivität und einem Kondensator ist.
  3. Halbleiterbaustein nach Anspruch 1, wobei die Metallisierungsschicht über weniger als die gesamte Rückseite des mindestens einen Chips abgeschieden ist.
  4. Halbleiterbaustein, umfassend: einen Träger, der eine erste Oberfläche und eine zweite Oberfläche definiert; mindestens einen an den Träger gekoppelten Chip, wobei der mindestens eine Chip eine erste Fläche, eine der ersten Fläche gegenüberliegende zweite Fläche, erste und zweite in dem Chip zwischen der ersten und zweiten Fläche ausgebildete Vias enthält, wobei die erste Fläche eine aktive Oberfläche ist und elektrisch an den Träger gekoppelt ist; eine auf der zweiten Fläche des Chips abgeschiedene und an die zweite Fläche des Chips gekoppelte Bondschicht, wobei die Bondschicht mit dem Träger durch mindestens einen der in dem Chip ausgebildeten ersten und zweiten Vias in elektrischer Verbindung steht und die Bondschicht als Umverdrahtungsschicht ausgestaltet ist; mindestens eine auf die Bondschicht aufgebrachte und an die Bondschicht gekoppelte Elektronikkomponente, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist; und auf dem Chip und der ersten Oberfläche des Trägers abgeschiedenes Kapselungsmaterial.
  5. Verfahren zum Herstellen eines Halbleiterbausteins, so dass er vertikal gestapelte Komponenten enthält, wobei das Verfahren folgendes umfasst: Bereitstellen eines Substrats; Bereitstellen mindestens eines Chips mit einer ersten aktiven Seite und einer der ersten Seite gegenüberliegenden Rückseite, wobei die erste Seite an das Substrat gekoppelt ist und ein oder mehrere Vias zwischen der ersten Seite und der Rückseite verlaufen und einen elektrischen Weg dazwischen definieren; Abscheiden einer Metallisierungsschicht auf der Rückseite des mindestens einen Chips, wobei die Metallisierungsschicht elektrisch an die Vias gekoppelt ist und als Umverdrahtungsschicht ausgestaltet ist; und Aufbringen mindestens einer Elektronikkomponente auf die Metallisierungsschicht, wobei die mindestens eine Elektronikkomponente an die Metallisierungsschicht elektrisch gekoppelt ist und über die Metallisierungsschicht und die Vias in elektrischer Verbindung mit dem Substrat steht, wobei die mindestens eine Elektronikkomponente eine passive elektrische Komponente ist.
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