DE102010000269B4 - Halbleiter-Package-on-Package-Stapel - Google Patents

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    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

Halbleiter-Package-on-Package-Stapel (140), aufweisend:ein Basis-Halbleiter-Package (40) aufweisend- einen Halbleiterchip (42) aufweisend eine Durchverbindung (44), die sich zwischen einer ersten (50) und einer gegenüberliegenden zweiten (52) Hauptfläche des Halbleiterchips (42) erstreckt,- einen zusammenhängenden Kapselungskörper (26, 46) aufweisend eine Oberfläche, der den Halbleiterchip (42) auf der ersten Hauptfläche kapselt,- eine auf einer ersten Oberfläche des Basis-Halbleiter-Package (40) über dem Kapselungskörper (26, 46) angeordnete und mit der Durchverbindung (44) verbundene erste Metallschicht (48), und- eine auf einer zweiten Oberfläche des Basis-Halbleiter-Package (40) gegenüber der ersten Oberfläche über dem Kapselungskörper (26, 46) angeordnete und mit der Durchverbindung (44) verbundene zweite Metallschicht (60), wobei die zweite Metallschicht (60) für eine elektrische Verbindung mit einer Leiterplatte konfiguriert ist, und wobei die Oberfläche des Kapselungskörpers (26, 46) und die zweite Hauptfläche (52) des Halbleiterchips (42) koplanar sind; undein zweites Halbleiter-Package (144), das elektrisch an die erste Metallschicht (48) angeschlossen ist, wobei mindestens eine der ersten und zweiten Oberfläche des Basis-Halbleiter-Package (40) eine Dielektrikumsschicht (56a, 56b) aufweist und mindestens eine der ersten und zweiten Metallschicht (48, 60) in der Dielektrikumsschicht (56a, 56b) strukturiert ist.

Description

  • Ein Halbleiter-Package liefert eine schützende Hülle für einen oder mehrere Halbleiterchips und enthält Zwischenverbindungen zu dem oder den Chips. Halbleiter-Packages werden in Mobilelektronikeinrichtungen einschließlich Mobiltelefonen und anderen Kommunikationseinrichtungen, Kraftfahrzeugelektronik sowie anderen Technologieplattformen eingesetzt.
  • Einige Halbleiter-Packages sind so konfiguriert, dass sie mit Package-on-Package-Stapeltechnologien kompatibel sind, bei denen eine separate Elektronikkomponente auf einem Basis-Package gestapelt wird. Solche Package-on-Package-Stapel enthalten das Basis-Package, das so hergestellt ist, dass es ein oder mehrere Kontaktstege enthält, die ein oberes Package aufnehmen/mit einem oder mehreren Halbleiterchips in dem Basis-Package verbinden. Es ist wünschenswert, Package-on-Package-Halbleiterstapel mit verbesserter Zwischenverbindungsgeometrie und auf eine Weise bereitzustellen, die die Basis-Packagegröße nicht abträglich vergrößert.
  • Die US 2009 / 0 008 792 A1 offenbart einen Halbleiter-Package-on-Package-Stapel, der ein Basis-Halbleiter-Package und ein auf selbigem angeordnetes zweites Halbleiter-Package aufweist. Ein Halbleiterchip in dem Basis-Halbleiter-Package weist eine Durchverbindung auf, die mit einer auf einer Oberfläche des Basis-Halbleiter-Package angeordneten Metallschicht verbunden ist, wobei das zweite Halbleiter-Package an die Metallschicht angeschlossen ist. Weitere Halbleiter-Package-on-Package-Stapel sowie Halbleiter-Bauelemente sind in der US 2008 / 0 272 465 A1 , der US 7 247 518 B2 , der US 2006 / 0 131 721 A1 , der DE 102 05 026 C1 , der US 5 424 245 A , der DE 10 2008 028 072 A1 , der US 2001 / 0 038 151 A1 und der US 2004 / 0 183 192 A1 offenbart.
  • Es wird ein Halbleiter-Bauelement angegeben, mit welchem die Anordnung von Zwischenverbindungen bei Stapelung von Packages verbessert werden kann.
  • Ein nicht erfindungsgemäßes Beispiel stellt ein Halbleiter-Bauelement bereit, das folgendes enthält: einen Halbleiterchip, der eine Durchverbindung umfasst, die sich zwischen einer ersten Hauptfläche des Halbleiterchips und einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche erstreckt, Kapselungsmaterial, das den Halbleiterchip mindestens teilweise kapselt, und eine erste Metallschicht, die über dem Kapselungsmaterial angeordnet und mit der Durchverbindung verbunden ist.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1 ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements gemäß einem nicht erfindungsgemäßen Beispiel.
    • 2 ist eine schematische Querschnittsansicht eines weiteren Halbleiter-Bauelements gemäß einem nicht erfindungsgemäßen Beispiel.
    • 3 ist ein Blockdiagramm eines Prozesses zum Herstellen eines Halbleiter-Bauelements gemäß einem nicht erfindungsgemäßen Beispiel.
    • 4A-4D sind schematische Querschnittsansichten eines Prozesses zum Herstellen eines Halbleiter-Bauelements gemäß einem nicht erfindungsgemäßen Beispiel.
    • 5 ist eine schematische Querschnittsansicht von mehreren, von Material gekapselten Halbleiterchips, wobei jeder Chip einen Durch-Silizium-Via gemäß einem nicht erfindungsgemäßen Beispielenthält.
    • 6 ist eine schematische Querschnittsansicht eines Embedded-Wafer-Level-Package mit einem Halbleiterchip, der so ausgebildet ist, dass er einen von Material gekapselten Durch-Silizium-Via enthält, mit einem durch das Kapselungsmaterial ausgebildeten Through-Mold-Via, gemäß einem nicht erfindungsgemäßen Beispiel.
    • 7 ist eine schematische Querschnittsansicht eines Package-on-Package-Stapels gemäß einer erfindungsgemäßen Ausführungsform.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur (en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Beispiele stellen ein Embedded-Wafer-Level-Basis-Package mit mindestens einem Halbleiterchip bereit, der so ausgebildet ist, dass er mindestens eine Durchverbindung oder einen Durch-Silizium-Via, der sich durch den Chip erstreckt, enthält. Das Package wird so hergestellt, dass es eine untere Metallschicht enthält, die zum Anbringen an einer Elektronikplatine konfiguriert ist, beispielsweise eine untere Umverdrahtungsschicht, die durch eine Lötkugel an einer gedruckten Leiterplatte angebracht ist. Das Package enthält eine obere Metallschicht, die einen Kontaktsteg bildet, der so konfiguriert ist, dass er ein anderes Package in einer gestapelten Package-on-Package-Konfiguration aufnimmt. Die Durchverbindung ermöglicht eine vertikale und dreidimensionale Zwischenverbindung in dem Embedded-Wafer-Level-Basis-Package.
  • Beispiele stellen Embedded-Wafer-Level-Basis-Packages bereit, die für ein Package-on-Package-Stapeln konfiguriert sind, wodurch der Einsatz von teuren Substraten, die bei Ball-Grid-Array-Packages üblich sind, eliminiert wird. Die als Durch-Silizium-Vias in dem Halbleiterchip ausgebildeten Durchverbindungen eliminieren den Einsatz von langen Metalldrähten, die eingesetzt werden, um herkömmliche Seite-an-Seite- oder zweidimensionale Chips miteinander zu verbinden. Das Embedded-Wafer-Level-Basis-Package mit dem Durch-Silizium-Via liefert eine elektrische Verbindung in Z-Richtung durch den Halbleiterchip zur verbesserten Hochfrequenzleistung bei niedrigerem Stromverbrauch. Das Embedded-Wafer-Level-Package mit Chips mit einem oder mehreren Durch-Silizium-Vias liefert eine reduzierte Packagegröße und reduzierte Packagedicke.
  • 1 ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements 20 gemäß einem nicht erfindungsgemäßen Beispiel. Das Halbleiter-Bauelement 20 enthält einen Halbleiterchip 22, der so ausgebildet ist, dass er eine Durchverbindung 24 enthält, Kapselungsmaterial 26, das den Halbleiterchip 22 mindestens teilweise kapselt, und eine über dem Kapselungsmaterial 26 angeordnete und mit der Durchverbindung 24 verbundene erste Metallschicht 28.
  • Bei einem Beispiel enthält der Halbleiterchip 22 eine erste Hauptfläche 30 gegenüber einer zweiten Hauptfläche 32, wobei sich die Durchverbindung 24 zwischen der ersten Hauptfläche 30 und der zweiten Hauptfläche 32 erstreckt. Bei einem Beispiel enthält die erste Hauptfläche 30 eine aktive Oberfläche des Halbleiterchips 22, die mit aktiven Oberflächenverbindungen versehen ist. Bei einem Beispiel liefert die zweite Hauptfläche 32 des Halbleiterchips 22 eine weitere aktive Oberfläche des Halbleiterchips 22 und enthält aktive Oberflächenverbindungen.
  • Bei einem Beispiel ist eine Öffnung 34 durch Kapselungsmaterial 26 und eine Dielektrikumsschicht 36 ausgebildet, damit sich die erste Metallschicht 28 mit der Durchverbindung 24 verbinden kann.
  • Bei einem Beispiel ist der Halbleiterchip 22 ein Logikchip oder ein Speicherchip oder irgendeine andere Form eines geeigneten Halbleiterchips. Zu geeigneten Halbleiterchips zählen integrierte Schaltungen, die als Logikschaltungen, Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten konfiguriert sind, Speicherchips, Leistungshalbleiterchips wie etwa Leistungstransistoren, Leistungsdioden, Bipolartransistoren mit isolierter Gate-Elektronik, vertikale Chips, die so konfiguriert sind, dass elektrischer Strom in der Z-Richtung zwischen Hauptflächen 30/32 fließt, eingebettete Chips oder Flip-Chips . Bei einer Ausführungsform wird der Chip 22 als ein vertikaler Leistungstransistor mit einer ersten Elektrode, die mit einer Source- oder Drain-Elektrode auf der ersten Hauptfläche 30 verbunden ist, und einer zweiten Elektrode, die mit der anderen der Source- oder Drain-Elektrode auf der zweiten Hauptfläche 32 verbunden ist, bereitgestellt.
  • Bei einem Beispiel ist die Durchverbindung 24 als ein Durchgangsloch (112 in 4A) ausgebildet, das mit Metall wie etwa Kupfer, Gold, Silber, Aluminium oder Legierungen dieser Materialien oder anderen elektrisch leitenden Metallen gefüllt ist. Die Durchverbindung 24 sorgt für eine elektrische Kommunikation zwischen den Hauptflächen 30, 32 des Halbleiterchips 22 und ist konfiguriert, dass sie eine verbesserte Hochfrequenzleistung bei reduziertem Stromverbrauch liefert, indem die Verbindungslänge durch die Dicke (oder Z-Richtung) des Bauelements 20 verkürzt wird. Zu geeigneten Prozessen zum Ausbilden einer Öffnung durch den Siliziumabschnitt des Halbleiterchips 22 zählen tiefes Siliziumätzen (DRIE) oder Laserbohren.
  • Das Kapselungsmaterial 26 enthält ein Material, dass im allgemeinen nicht elektrisch leitend ist. Zu geeignetem Material für das Kapselungsmaterial 26 zählen Polymere und/oder Epoxide. Bei einer Ausführungsform wird ein Dielektrikum 36 auf dem Kapselungsmaterial 26 abgeschieden und zur Verbindung mit der ersten Metallschicht 28 mit der Durchverbindung 24 geeignet strukturiert (geöffnet). Bei einem Beispiel wird Kapselungsmaterial 26 um den Halbleiterchip 22 über der zweiten Hauptfläche 32 herum angeordnet, wodurch die erste Hauptfläche 30 unbedeckt bleibt, so dass das Kapselungsmaterial 26 mit der ersten Hauptfläche 30 koplanar ist.
  • 2 ist eine schematische Querschnittsansicht eines weiteren Halbleiter-Bauelements 40 gemäß einem nicht erfindungsgemäßen Beispiel. Das Halbleiter-Bauelement 40 enthält einen Halbleiterchip 42, der so ausgebildet ist, dass er mehrere Durch-Silizium-Vias (TSV - Through-Silicon-Vias) 44a, 44b enthält, Kapselungsmaterial 46, das den Halbleiterchip 42 mindestens teilweise kapselt, und eine Metallschicht 48a, die mit dem TSV 44a verbunden ist, und eine Metallschicht 48b, die mit dem TSV 44b verbunden ist.
  • Bei einem Beispiel werden die TSV 44a, 44b so ausgebildet, dass sie sich durch den Halbleiterchip 42 zwischen einer ersten Hauptfläche 50 und einer zweiten Hauptfläche 52 erstrecken. Bei einem Beispiel werden Öffnungen 54 ausgebildet, die sich durch einen Abschnitt von Kapselungsmaterial 46 und eine obere Dielektrikumsschicht 56a erstrecken, um eine Verbindung der Metallschichten 48a, 48b mit einem jeweiligen der TSV 44a, 44b zu ermöglichen.
  • Bei einem Beispiel enthält das Bauelement 40 eine untere Dielektrikumsschicht 56b, die so strukturiert ist, dass sie ermöglicht, dass sich die Metallschicht 60a mit dem TSV 44a verbindet und sich die Metallschicht 60b mit dem TSV 44b verbindet. Das Bauelement 40 enthält somit erste Metallschichten 48a, 48b, die mit einem jeweiligen der TSV 44a, 44b verbunden sind, und zweite Metallschichten 60a, 60b, die mit einem jeweiligen der TSV 44a, 44b verbunden sind.
  • Bei einem Beispiel liefern die ersten Metallschichten 48a, 48b Kontaktstege, die konfiguriert sind, ein anderes Package, das auf dem Bauelement 40 platziert ist, aufzunehmen und sich elektrisch damit zu verbinden. Bei einem Beispiel werden die Metallschichten 60a, 60b beispielsweise durch verbindende Elemente 70 wie etwa Lötkugeln mit einer gedruckten Leiterplatte verbunden.
  • Die TSV 44a, 44b liefern eine dreidimensionale elektrische Verbindung durch den Halbleiterchip 42 mit verbesserter Hochfrequenzleistung und reduziertem Stromverbrauch. Bei einem Beispiel enthält das Bauelement 40 einen oder mehrere Through-Mold-Vias 74, die so ausgebildet sind, dass sie sich zwischen gegenüberliegenden Hauptflächen 80, 82 des Kapselungsmaterials 46 erstrecken. Through-Mold-Vias (TMV) 74 liefern eine vertikale elektrische Verbindung durch das Bauelement 40.
  • Bei einem Beispiel wird der TSV 44a so hergestellt, dass er eine Breite W1 beinhaltet, und der TMV 74 wird so hergestellt, dass er eine Breite W2 beinhaltet, wobei die Breite W1 des TSV 44a geringer ist als die Breite W2 des TMV 74.
  • Bei einem Beispiel wird das Bauelement 40 als ein Logikbauelement bereitgestellt, das zum Einsatz als ein Basis-Package in einem Package-on-Package-System konfiguriert ist. Je nach dem Format des Halbleiterchips 42 ist das Bauelement 40 ein Logikbauelement, ein Speicherbauelement oder ein anderes geeignetes Halbleiter-Package.
  • 3 ist ein Blockdiagramm 100 eines Prozesses zum Herstellen eines Halbleiter-Bauelements gemäß einem nicht erfindungsgemäßen Beispiel. Der Prozess 100 beinhaltet das Bereitstellen eines Halbleiterchips bei 102. Bei 104 wird mindestens eine Durchverbindung ausgebildet, die sich zwischen einer ersten Hauptfläche des Halbleiterchips und einer gegenüberliegenden zweiten Hauptfläche des Halbleiterchips erstreckt. Bei 106 wird die erste Hauptfläche des Halbleiterchips auf einem Träger platziert. Bei 108 wird Kapselungsmaterial über dem Halbleiterchip und dem Träger aufgebracht. Bei einem Beispiel ist die erste Hauptfläche nicht von Kapselungsmaterial bedeckt, da die erste Hauptfläche mit dem Träger in Kontakt steht. Bei 110 wird der Träger von dem Halbleiterchip und dem Kapselungsmaterial entfernt. Beispiele des Prozesses 100 liefern einen Herstellungsansatz für eine Embedded- oder Fan-Out-Wafer-Level-Package-Baugruppe, wie weiter unten beschrieben.
  • Die 4A-4D liefern schematische Querschnittsansichten der Fabrikation des Halbleiter-Bauelements 20 (1) gemäß einem nicht erfindungsgemäßen Beispiel.
  • 4A ist eine schematische Querschnittsansicht des Halbleiterchips 22 mit Öffnungen 112, die mit elektrisch leitendem Material gefüllt sind, um die Durchverbindung 24 zu bilden. Die Durchverbindung 24 erstreckt sich zwischen der ersten Hauptfläche 30 und der zweiten Hauptfläche 32 des Chips 22.
  • 4B ist eine schematische Querschnittsansicht der ersten Hauptfläche 30 des auf einem Träger 120 platzierten Chips 22. Bei einem Beispiel enthält der Träger 120 ein Trägersubstrat 122 und eine auf dem Substrat 122 angeordnete Klebeschicht 124. Das Trägersubstrat 122 enthält Metall, Kunststoff, Papier, Laminat oder andere geeignete Substrate zum Tragen des Chips 22. Der Chip 22 wird aufgenommen und in Position auf der Klebeschicht 124 des Trägers 120 platziert.
  • 4C ist eine schematische Querschnittsansicht des über dem Träger 120 angeordneten Kapselungsmaterials 26, um den Chip 22 mindestens teilweise zu kapseln. Bei einem Beispiel wird das Kapselungsmaterial 26 über dem Chip 22 und auf dem Träger 120 spritzgegossen. Bei einer Ausführungsform wird Kapselungsmaterial 26 über dem Chip 22 und auf dem Träger 120 formgepresst. Bei einem Beispiel wird das Kapselungsmaterial 26 planarisiert oder chemisch-mechanisch poliert, um eine gewünschte Dicke des Materials 26 über dem Chip 22 zu erreichen.
  • 4D ist eine schematische Querschnittsansicht des Chips 22, der teilweise von Kapselungsmaterial 26 gekapselt ist. Bei einem Beispiel ist das Kapselungsmaterial 26 nach dem Entfernen des Trägers 120 (4C) mit der ersten Hauptfläche 30 des Chips 22 koplanar.
  • 5 ist eine schematische Querschnittsansicht von Halbleiter-Packageeinheiten 130, die gemäß Beispielen hergestellt sind, die oben in 4A-4D beschrieben sind, so dass sie mehrere Halbleiterchips 22a, 22b, 22c enthalten. Jeder dieser mehreren Halbleiterchips 22a, 22b, 22c enthält eine oder mehrere Durchverbindungen 24, die sich zwischen Hauptflächen der Chips erstrecken. Kapselungsmaterial 26 bedeckt mindestens einen Abschnitt der Chips, nachdem der Träger 120 (4C) entfernt ist. Bei einem Beispiel sind die Packageeinheiten 130 für eine Trennung oder Vereinzelung entlang Sägestraßen 132 konfiguriert. Das Sägen oder Zersägen entlang Sägestraßen 132 trennt individuelle Komponenten 130 für die nachfolgende Fabrikation zu einem Package 20 oder Package 40, wie oben beschrieben.
  • 6 ist eine schematische Querschnittsansicht des gemäß dem oben beschriebenen Herstellungsprozess hergestellten Halbleiter-Bauelements 40. Beispielsweise sind der in 4D dargestellte eingebettete Chip 22 oder die in 5 dargestellten eingebetteten Chips 22a, 22b, 22c der Halbleitereinheiten 130 jeweils für die nachfolgende Verarbeitung geeignet, so dass sie obere und untere, mit Durchverbindungen 24/44 verbundene Metallschichten enthalten.
  • Bei einem Beispielwird der Halbleiterchip 22/42 mindestens teilweise in Kapselungsmaterial 26 eingebettet, und weiter so verarbeitet, dass er obere erste Metallschichten 28/48, die elektrisch an Durchverbindungen 24/44 angeschlossen sind, und eine untere oder zweite Metallschicht 60, die elektrisch an Durchverbindungen 24/44 angeschlossen ist, enthält. Bei einem Beispielwird die elektrische Konnektivität in Z-Richtung durch das Halbleiter-Package 40 mit einem TMV 74 ergänzt, der so ausgebildet ist, dass er sich durch das Kapselungsmaterial 26 zwischen der ersten Metallschicht 28/48 und der zweiten Metallschicht 60 erstreckt.
  • Bei einem Beispiel ist das Halbleiter-Package 40 zur Verwendung als ein Basis-Package in einem Package-on-Package-System konfiguriert, indem die zweite Metallschicht 60 beispielsweise mit Lötkugeln oder anderen geeigneten verbindenden Elementen an eine gedruckte Leiterplatte angeschlossen wird. Bei einem Beispiel ist das Halbleiter-Package 40 ein Speicherpackage oder ein Logikpackage und konfiguriert zum Montieren an einem Basis-Package in einem Package-on-Package-System.
  • 7 ist eine schematische Querschnittsansicht eines Halbleiter-Package-on-Package-Stapels (POP) 140 gemäß einer erfindungsgemäßen Ausführungsform. Der POP-Stapel 140 enthält das Basis-Halbleiter-Package 40, das elektrisch an eine gedruckte Leiterplatte 142 angeschlossen ist, und ein anderes Package 144, das auf das Basis-Halbleiter-Package 40 gestapelt ist. Bei einer Ausführungsform verbinden Lötkugeln 70 die zweite Metallschicht 60 des Basis-Package 40 mit der gedruckten Leiterplatte 142. Das zweite Package 144 oder das obere Package 144 ist elektrisch an Kontaktstege angeschlossen, die von der ersten Metallschicht 28/48 bereitgestellt werden. Auf diese Weise wird eine elektrische Verbindung zwischen dem zweiten Package 144 durch Kontaktstege 28/48, TSV 24/44, die zweite Metallschicht 60, Lötkugeln 70 und schließlich zu der gedruckten Leiterplatte 142 hergestellt.
  • Bei einer Ausführungsform sind die erste Metallschicht 28/48 und die zweite Metallschicht 60 strukturierte Umverdrahtungsschichten, die über einen eingebetteten Chip 22 strukturiert sind, um ein Embedded-Package-on-Package-Bauelement (ePOP) 140 bereitzustellen.
  • Bei einer Ausführungsform wird das Basis-Package 40 als ein Logikbauelement und das zweite Package 144 als ein Speicherbauelement bereitgestellt. Bei einer Ausführungsform wird das Basis-Halbleiter-Package 40 als ein erstes Speicherbauelement und das zweite Package 144 als ein zweites Speicherbauelement bereitgestellt. Die gedruckte Leiterplatte 142 enthält Elektronikplatinen, gedruckte Leiterplatten oder andere geeignete Elektronikeinrichtungen, mit denen POP 40/144 elektrisch verbunden ist.
  • Ausführungsformen liefern ein Halbleiter-Package mit einem oder mehreren Halbleiterchips, mit einem oder mehreren Durch-Silizium-Vias ausgestattet. Das Ausbilden des Via in dem Siliziumabschnitt des Chips liefert einen sehr gleichförmigen Via im Vergleich zu Through-Mold-Vias. Through-Mold-Vias weisen Öffnungen auf, die im Kapselungsmaterial ausgebildet sind, das in der Regel mit Siliziumdioxidteilchen hoch gefüllt ist. Die TMV werden danach so ausgebildet, dass sie im Vergleich zu den TSV eine größere Breite aufweisen, um die Unterschneidungen zu berücksichtigen, die in dem Kapselungsmaterial entstehen, wenn die Öffnung ausgebildet wird.
  • Ausführungsformen liefern ein Embedded-Wafer-Level-Halbleiter-Package mit Durch-Silizium-Vias mit einer dreidimensionalen Zwischenverbindungsgeometrie, kleineren Packagegrößen im Vergleich zu drahtgebondeten Packages und verbesserte Hochfrequenz mit reduziertem Stromverbrauch.

Claims (4)

  1. Halbleiter-Package-on-Package-Stapel (140), aufweisend: ein Basis-Halbleiter-Package (40) aufweisend - einen Halbleiterchip (42) aufweisend eine Durchverbindung (44), die sich zwischen einer ersten (50) und einer gegenüberliegenden zweiten (52) Hauptfläche des Halbleiterchips (42) erstreckt, - einen zusammenhängenden Kapselungskörper (26, 46) aufweisend eine Oberfläche, der den Halbleiterchip (42) auf der ersten Hauptfläche kapselt, - eine auf einer ersten Oberfläche des Basis-Halbleiter-Package (40) über dem Kapselungskörper (26, 46) angeordnete und mit der Durchverbindung (44) verbundene erste Metallschicht (48), und - eine auf einer zweiten Oberfläche des Basis-Halbleiter-Package (40) gegenüber der ersten Oberfläche über dem Kapselungskörper (26, 46) angeordnete und mit der Durchverbindung (44) verbundene zweite Metallschicht (60), wobei die zweite Metallschicht (60) für eine elektrische Verbindung mit einer Leiterplatte konfiguriert ist, und wobei die Oberfläche des Kapselungskörpers (26, 46) und die zweite Hauptfläche (52) des Halbleiterchips (42) koplanar sind; und ein zweites Halbleiter-Package (144), das elektrisch an die erste Metallschicht (48) angeschlossen ist, wobei mindestens eine der ersten und zweiten Oberfläche des Basis-Halbleiter-Package (40) eine Dielektrikumsschicht (56a, 56b) aufweist und mindestens eine der ersten und zweiten Metallschicht (48, 60) in der Dielektrikumsschicht (56a, 56b) strukturiert ist.
  2. Halbleiter-Package-on-Package-Stapel (140) nach Anspruch 1, weiterhin aufweisend: einen elektrisch leitenden Through-Mold-Via (74), in dem Kapselungskörper (26, 46) ausgebildet, zwischen der ersten Metallschicht (48) und der zweiten Metallschicht (60) geschaltet.
  3. Halbleiter-Package-on-Package-Stapel (140) nach Anspruch 2, wobei die Durchverbindung (44) eine erste Breite definiert und der Through-Mold-Via (74) eine zweite Breite definiert, die größer ist als die erste Breite.
  4. Halbleiter-Package-on-Package-Stapel (140) nach einem oder mehreren der vorhergehenden Ansprüche, aufweisend mehrere Verbindungspads, die auf der ersten Oberfläche des Basis-Halbleiter-Package (40) angeordnet sind, wobei jedes Verbindungspad mit mindestens einer von mehreren Durchverbindungen (44) verbunden ist, die so ausgebildet sind, dass sie sich zwischen gegenüberliegenden Hauptflächen des Halbleiterchips (42) erstrecken.
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