DE102012103784B4 - Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls - Google Patents

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Abstract

Chipgehäusemodul für einen Chip, aufweisend:
- ein Isolationsmaterial (410), das einen Chip (406) auf mindestens einer Seite bedeckt, wobei das Isolationsmaterial (410) eine erste Oberfläche (512), die einer ersten Seite
(520) des Chips (406) naheliegt, aufweist, und wobei das Isolationsmaterial (410) eine zweite Oberfläche (514) aufweist, die in eine entgegengesetzte Richtung zu der ersten Oberfläche (512) weist; und
- mindestens eine Schicht (528a, 528b, 530a, 530b), die in Verbindung mit der ersten Seite (520) des Chips (406) ist, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) sich von der ersten Chipseite (520) zu der zweiten Oberfläche (514) des Isolationsmaterials (410) hin erstreckt, und wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) eine sich von der ersten Chipseite (520) zu der zweiten Oberfläche (514) des Isolationsmaterials (410) hin erstreckende Dünnfilmpassivierungsschicht (528a, 528b) aufweist; und wobei das Isolationsmaterial (410) den Chip (406) umgibt, ausgenommen auf zumindest einem Teil der ersten Seite (520) des Chips (406) und wobei die erste Oberfläche (512) des Isolationsmaterials (410) in die gleiche Richtung wie die erste Seite (520) des Chips (406) zeigt.

Description

  • Verschiedene Ausführungsbeispiele betreffen im Allgemeinen ein Chipgehäusemodul, einen Gehäuse-auf-Gehäuse-Stapel und ein Verfahren zum Bilden eines Chipgehäusemoduls.
  • Auf dem Markt von Chipgehäusen für das Häusen (Packaging) von Chips, die in Logikanwendungen, mobilen Anwendungen und Unterhaltungselektronik eingesetzt werden, liegt zurzeit der Schwerpunkt auf stapelbaren Gehäusen (Packages). Für derartige Anwendungen und Unterhaltungselektronik werden Gehäuse-auf-Gehäuse (package-on-package, PoP) Stapel eingesetzt, so dass die Gehäuse vor dem Stapeln getestet werden können. Für die Eingebettete-Wafer-Ebene-Gehäuse-Technologie (embedded wafer level package technology, eWLP) werden in Zukunft Eingebettete-Gehäuse-auf-Gehäuse (embedded package-on-package, ePoP)-Versionen benötigt. Ein ePoP kann das Basis-Gehäuse (base package) des Stapels bilden. Lotpaste kann auf einer Leiterplatte (printed circuit board, PCB) aufgebracht werden und ein unteres Gehäuse, zum Beispiel ein Eingebettete-Wafer-Ebene-Kugel-Raster-Feld (embedded wafer level ball grid array) kann in die Lotpaste eingebracht werden. Lotpaste kann auf die Oberseite des ePOPs aufgebracht werden. Ein Standard BGA (ball grid array), zum Beispiel ein drahtgebondetes- oder Flipchip-BGA, oder ein Wafer-Ebene-Kugel-Raster-Feld kann auf der Oberseite des ePOP-Gehäuses montiert werden, indem das oberste Gehäuse auf dem ePOP platziert wird. Mithilfe von Aufschmelzlöten (Reflow-Löten) können danach die Gehäuse miteinander verbunden werden.
  • Während des Aufschmelzlötens kann das obere Gehäuse mit dem unteren Gehäuse verbunden werden.
  • Die Verbindung von einem oberen Gehäuse durch ein ePOP-Basis-Gehäuse oder unteres Gehäuse zur Hauptplatine (main board) kann eine vertikale Verbindung sein, die durch zwei verschiedene Verfahren ausgeführt werden kann.
  • Ein erstes Verfahren setzt Durchkontaktierungsstege (via bars) mithilfe von Silizium-Durchkontaktierungen (through-silicon via, TSV)-Technologien oder PCB-Technologie ein.
  • 1A und 1B zeigen, wie Durchkontaktierungsstege eingesetzt werden können, um eine vertikale Verbindung zwischen einem oberen Gehäuse und einem unteren Gehäuse bereitzustellen. In diesem Verfahren können Durchkontaktierungsstege 156, zum Beispiel Durchkontaktierungsstege, die elektrisch leitfähige Durchkontaktierungen, zum Beispiel Kupfer-Durchkontaktierungen, von einer Gehäuseoberseite 114 zur Unterseite 112 in einer Standard-PCB-Platine, aufweisen, vor dem Formen (molding) in ein Gehäuse 102 eingebracht werden. Die Durchkontaktierungsstege 156 können daher bereits vorgefertigt sein, um eine Verbindung von der Oberseite 114 zu der Unterseite 112 des Gehäuses 102 herzustellen, sogar bevor eine Umverdrahtungsleitung aufgebracht wird, und können vorgetestet werden, um eine „als gut befundene Durchkontaktierung“ („known-good-via“) zu garantieren. Jeder Chip 106 kann eine oder mehrere Anschlussflächen 108, die auf einer ersten Chipseite 120 ausgebildet sind, aufweisen, die hier der Unterseite 112 des Gehäuses 102 gegenüberliegen. Dieser Prozess ist aufgrund der vorbestimmten Konfiguration der Durchkontaktierungsstege 156 typischerweise weniger flexibel.
  • Typischerweise werden eine, zwei oder vier Durchkontaktierungsstege für alle Verbindungen eingesetzt und kleinere Gruppen von Durchkontaktierungsstegen können möglicherweise nicht möglich sein. Weiter können Durchkontaktierungsstege teuer sein. Siliziumstege mit TSVs oder PCB-Stege können auch eingesetzt werden, wobei PCB-Stege gegenüber Siliziumstegen die billigere Alternative darstellen. Ein genügend hohes Aspektverhältnis der Durchkontaktierungsstege kann mit dieser Methode jedoch schwierig zu erreichen sein, da die Durchkontaktierungsstege dazu neigen, dick zu sein. Der Prozess weist weitere Schwierigkeiten auf, da er davon abhängt, die Durchkontaktierungsstege an bestimmten Orten aufzuheben (aufzupicken) und anzuordnen, was schwierig zu steuern sein kann. Das Formverfahren (molding process) ist auch schwierig, da es sehr wahrscheinlich ist, dass sich die Durchkontaktierungsstege während des Formverfahrens verschieben. Zusätzliche Prozessschritte für das Fixieren der Durchkontaktierungsstege können daher vor dem Formprozess erforderlich sein.
  • Nachdem eine Formmasse 110 aufgebracht ist, kann die Oberseite 114 des Gehäuses 102 geschliffen werden, um die Verbindungen freizulegen. Bezugnehmend auf 1B, können eine Dünnfilmpassivierungsschicht (thin-film passivation layer) 128, eine Umverdrahtungsschicht (redistribution layer, RDL) 130 und eine Lötstopschicht (solder stop layer) 154 auf der ersten Chipseite 120 und/oder der Gehäuseunterseite 112 aufgebracht werden. Eine weitere Dünnfilmpassivierungsschicht 140, eine weitere Umverdrahtungsschicht (RDL) 142 und eine weitere Lötstopschicht 144 können auf der Gehäuseoberseite 114 aufgebracht werden. Eine Lotkugel 146 kann auf der Umverdrahtungsschicht 130, die auf der ersten Chipseite 120 und/oder Gehäuseunterseite 110 angeordnet ist, angebracht werden. Aufgrund der großen Abmessungen der Durchkontaktierungsstege kann das Verfahren zu einem großen Gehäuse führen.
  • 2A und 2B zeigen Darstellungen vom Einsatz von Durchkontaktierungsstegen, zum Beispiel leitenden Durchkontaktierungsstegen, wobei die Dimensionen der beispielhaften Durchkontaktierungsstege 262 in Mikrometer gezeigt sind. 2A zeigt zwei kupferaufweisende Durchkontaktierungen 256a, 256b, die jeweils eine Breite von ungefähr maximal 150 µm aufweisen und zueinander benachbart ausgebildet sind. Jede Durchkontaktierung kann ferner ein Lochstopfmaterial (hole plug material) 258 aufweisen, welches eine Breite von ungefähr 125 µm haben kann. Ein Bismaleimid-Triazin (BT)-Epoxid oder FR-4-Polymer Kernbereich 260 kann als Trägermaterial für die Durchkontaktierungen 256a, 256b dienen. 2B zeigt eine Draufsicht auf einen Durchkontaktierungssteg 262 mit einem Feld (Array) von Durchkontaktierungen 256, wobei die Distanz zwischen jeder Durchkontaktierung ungefähr 175 bis 200 µm sein kann.
  • Anstelle des Einsatzes von vorgefertigten Durchkontaktierungsstegen kann in einem zweiten Verfahren ein Ätzprozess vor dem Formmassegestaltungsprozess durchgeführt werden, um entweder durch Silizium zu ätzen, um eine Silizium-Durchkontaktierung (TSV) mithilfe von Silizium-Durchkontaktierung-Nassätzen (through-silicon via wet etch) zu erzeugen, oder durch Laserbohren durch das Silizium oder eine Formmassekomponente der eWLB, um eine Formmasse-Durchkontaktierung (through mold via, TMV) außerhalb des Chips zu erzeugen. In dem Letzteren Fall kann ein Überspritzprozess (overmolding process), d.h. Bilden einer Formmasse, um einen Chip zu isolieren, vor den Durchkontaktierungsätz (via etch)- und Durchkontaktierungsfüllprozessen (via fill) ausgeführt werden. Beide Verbindungsmethoden TSV und TMV können innerhalb der Gehäusefläche erstellt werden.
  • 3A bis 3D zeigen die erforderlichen Schritte zum Erzeugen von TMV-Durchkontaktierungen, wie zum Beispiel mittels Laserbohren in Formmassekomponenten. Ein Chip 306 mit einer oder mehreren Anschlussflächen 308 auf der ersten Seite 320 des Chips 306 kann von einer Formmasse (Mold-Material) 310 umgeben sein, wie es in 3A gezeigt ist. Durchkontaktierungslöcher 338 können mithilfe eines Lasers gebohrt werden, um gerade, im wesentlichen vertikale und parallele Durchkontaktierungslöcher 338 zu erzeugen, welche im wesentlichen senkrecht zur Chipgehäuseunterseite 312 und Oberseite 314 ausgebildet sind, wie es in 3B gezeigt ist. Die Durchkontaktierungslöcher 338 können dann mit einem Material 356 gefüllt werden und weiter passiviert werden, wie es in 3C gezeigt ist. Das Chipgehäuse 302 kann eine Gehäuseunterseite 312 und eine Gehäuseoberseite 314, wie in 3D gezeigt, aufweisen. Eine Dünnfilmpassivierungsschicht 328, eine Umverdrahtungsschicht (RDL) 330 und eine Lötstopschicht 354 können auf der ersten Chipseite 320 und/oder der Gehäuseunterseite 312 aufgebracht werden. Eine weitere Dünnfilmpassivierungsschicht 340, eine weitere Umverdrahtungsschicht (RDL) 342 und eine weitere Lötstopschicht 344 können auf der Gehäuseoberseite 314 aufgebracht werden. Eine Lotkugel 346 kann auf der auf der ersten Chipseite 320 und/oder der Gehäuseunterseite 312 angeordneten Umverdrahtungsschicht 330 angebracht werden, um ein Eingebettete-Wafer-Ebene-Kugel-Raster-Feld-Gehäuse (embedded wafer level ball grid array package) zu bilden.
  • In dem Fall, wo eine TSV-Durchkontaktierung durch Silizium erzeugt wurde, kann sie isoliert, leitend-gefüllt (conductively filled) und gestopft (plugged) sein. Im Vergleich zum ersten Verfahren weist die Verbindung gemäß dem zweiten Verfahren eine höhere Flexibilität auf. Das Bohren von Durchkontaktierungen in einer hochgefüllten Formmasse ist jedoch ein schwieriger Prozess. Das Füllen von Durchkontaktierungen ist aufgrund des Unterschnitts und des hohen Füllmassegehalts der Formmasse sehr schwierig. Aufgrund des Füllmassegehalts der Formmasse können Durchkontaktierungen mit großem Durchmesser erforderlich sein. Der Prozess ist langsam und teuer, und ist kein typischer Dünnfilmprozess und kann als Teil einer Standardfertigungstechnik nicht verfügbar sein. Die Ausbeute kann daher niedrig sein, wodurch selbst ordnungsgemäß funktionierende Teile verschrottet werden, wodurch zu den Kosten beigetragen wird und sogar die Kosten für das Verschrotten des Gehäuseslots, zum Beispiel der Gehäusedurchkontaktierungen, überschritten werden. Im Vergleich dazu weist das erste Verfahren einen relativ einfachen Prozess auf und Standardherstellungswerkzeuge, zum Beispiel Geräte und Prozesse, sind verfügbar und können eingesetzt werden. Der Prozess kann jedoch weniger flexibel sein als das erste Verfahren und die Formmasse und der Formmasserahmen können mehr Raum beanspruchen.
  • In der US 7 589 410 B2 ist ein stapelbares Gehäuse beschrieben, bei dem Gehäuseeinheiten übereinander angeordnet werden. Die Gehäuseeinheiten weisen Chips auf, die an ihrer Oberfläche Anschlusskontakte haben und von Umverdrahtungsschichten kontaktiert werden. Über Durchkontaktierung in der seitlichen Formmasse der Gehäuseeinheiten werden die Umverdrahtungsschichten von verschiedenen Gehäuseeinheiten miteinander verbunden.
  • Aus der US 7 420 128 B2 ist ein Gehäuse bekannt, bei dem zum Vermeiden von Verzug aufgrund von thermischen Effekten das Gehäuse und eine elektronische Komponente im Gehäuse die gleiche Mittelebene aufweisen. Die elektronische Komponente wird dazu in Formmasse laminiert, die zum Anschluss auf einer Seite durchkontaktiert wird. Über den Anschluss von weiteren Durchkontaktierungen, die seitlich der elektronischen Komponente in der Formmasse ausgebildet sind, kann die elektronische Komponente auf der anderen Seite der laminierten Formmasse mit einem größeren Raster kontaktiert werden.
  • Die US 7 420 128 B2 offenbart ein in eine elektronische Komponente eingebettetes Substrat, das einen Substrathauptkörper und eine elektronische Komponente, die in den Substrathauptkörper eingebettet ist, aufweist, wobei eine Mittelebene der elektronischen Komponente in ihrer Dickenrichtung und eine Mittelebene des Substrathauptkörpers in seiner Dickenrichtung im Allgemeinen übereinstimmen.
  • Die US 2010 / 0 246 141 A1 offenbart ein elektronisches Package, das mindestens ein erstes Modul und ein zweites Modul, das über dem ersten Modul angeordnet ist, aufweist, wobei die Module zusammen in Form eines Modulstapels angeordnet sind, wobei das erste und das zweite Modul miteinander verbunden sind.
  • Die DE 10 2005 006 280 B4 offenbart ein Halbleiterbauteil mit einem Durchkontakt durch eine Gehäusemasse, wobei der Durchkontakt in einem Kontaktloch durch die Gehäusemasse eine asymmetrische Trichterform aufweist mit drei nahezu senkrecht zur Gehäuseoberseite ausgerichteten Innenwandseiten und einer derart geneigten vierten Innenwandseite, dass das Kontaktloch an der Gehäuseoberseite einen Langlochquerschnitt aufweist.
  • Die DE 103 19 538 B4 beschreibt einen sich verjüngenden Durchkontakt, der für die Leitungsführung von Chiprückseite zur Chipvorderseite, zum Beispiel in stapelbaren Gehäusen, eingesetzt werden kann.
  • Die US 2008 / 0 169 548 A1 offenbart ein Halbleitergehäuse mit einem in einem Halbleitersubstrat bereitgestellten Halbleiterchip, wobei das Halbleitersubstrat ein erstes Durchgangsloch und mehrere zweite Durchgangslöcher aufweist, die von dem ersten Durchgangsloch beabstandet sind, und wobei der Halbleiterchip mit mehreren Pads in dem ersten Durchgangsloch angeordnet ist.
  • Die US 2005 / 0 046 002 A1 offenbart ein auf Waferebene hergestelltes Chipstapelpaket, bei welchem Verbindungsdurchkontaktierungen in den Schreibspuren neben den Chips gebildet und die Chippads mit den Verbindungsdurchkontaktierungen unter Verwendung von Umleitungsleitungen verbunden sind.
  • Die DE 10 2008 036 561 A1 offenbart ein Halbleiterbauelementpackage weist einen ersten isolierenden Körper, einen ersten Halbleiterchip mit einer aktiven Oberfläche und einer zu der aktiven Oberfläche entgegengesetzten Rückseite, wobei der erste Halbleiterchip in dem ersten isolierenden Körper angeordnet ist und die aktive Oberfläche durch den ersten isolierenden Körper freigelegt ist, und eine Stütze auf, die in dem ersten isolierenden Körper benachbart zu einer Seite des ersten Halbleiterchips angeordnet ist, wobei die Stütze eine Oberseite, eine Unterseite und eine Seitenfläche zwischen der Oberseite und der Unterseite aufweist.
  • Es ist ein Ziel, eine kosteneffektive dreidimensionale Verbindung von dem Basis-ePOP-Gehäuse zu einem Element (Device) oberhalb des Basis-ePOP-Gehäuses zu erzeugen, welche die Probleme der Durchkontaktierung-Auffüllung entschärft und die Möglichkeit für ein kleineres Chipgehäuse schafft.
  • Dieses Ziel wird durch ein Chipgehäusemodul, einen Gehäuse-auf-Gehäuse-Stapel und ein Verfahren zum Bilden eines Chipgehäusemoduls gemäß den unabhängigen Ansprüchen erreicht. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Figuren Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „vorne“, „hinten“, „vorderes“, „hinteres“, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben.
  • Im Rahmen dieser Beschreibung werden die Begriffe „verbunden“, „angeschlossen“ sowie „gekoppelt“ verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
  • In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist. Der Übersicht halber können nicht alle Elemente der Figuren mit eigenen Bezugszeichen versehen sein. Dies gilt insbesondere für Elemente, die identisch zu anderen Elementen sind. Die Beschreibung und Bezugszeichen können so für alle grafisch gleich dargestellten Elemente in gleicher Weise gelten.
  • In den Zeichnungen beziehen sich im Allgemeinen gleiche Bezugszeichen auf gleiche Teile in verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu; der Schwerpunkt liegt im Allgemeinen darauf, das Prinzip der Erfindung darzulegen. In der folgenden Beschreibung werden verschiedene Ausführungsbeispiele der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in welchen:
    • 1A und 1B den Einsatz von Durchkontaktierungsstegen als Verbindungen zwischen dem Oberen und Unteren eines Chipgehäuses gemäß einem Stand der Technik zeigen;
    • 2A und 2B die Dimensionen und Gestaltung von Durchkontaktierungsstegen als Verbindung zwischen dem Oberen und Unteren eines Chipgehäuses gemäß einem Stand der Technik zeigen;
    • 3A bis 3D den Herstellprozess von gefüllten lasergebohrten Durchkontaktierungen für Verbindungen zwischen dem Oberen und Unteren eines Chipgehäuses gemäß einem Stand der Technik zeigen;
    • 4A bis 4E einen Überspritzprozess gemäß einem Stand der Technik, der zum Bilden eines Chipgehäusemoduls gemäß einem Ausführungsbeispiel eingesetzt wird, zeigen;
    • 5A bis 5I ein Verfahren zum Bilden eines Chipgehäusemoduls gemäß einem Ausführungsbeispiel zeigen;
    • 6 ein Chipgehäusemodul gemäß einem Ausführungsbeispiel zeigt;
    • 7 ein Chipgehäusemodul gemäß einem Ausführungsbeispiel zeigt; und
    • 8 ein Verfahren zum Bilden eines Chipgehäusemoduls gemäß einem Ausführungsbeispiel zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, welche im Wege der Illustration spezifische Details und Ausführungen zeigen, mit welchen die Erfindung ausgeführt werden kann. Das Wort „beispielhaft“ wird hier im Sinne von „als ein Beispiel, Fall, Veranschaulichung dienend“ benutzt. Jedes hierin als „beispielhaft“ beschriebene Ausführungsbeispiel oder Gestaltung soll nicht dahingehend ausgelegt werden, dass es bevorzugt oder vorteilhaft gegenüber anderen Ausführungen oder Gestaltungen ist.
  • Verschiedene Ausführungsbeispiele sehen den Einsatz von Standarddünnfilmschichttechnologie vor, um die untere Seite des Gehäuses mit der oberen Seite zu verbinden. Dies kann durch einen Gehrungsschnitt oder Schrägschnitt (bevel cut) in der unteren Seite des Gehäuses nach der eWLB-Wiederherstellung (eWLB-Reconstitution) erzielt werden.
  • 4A bis 4E zeigen Illustrationen eines Standardüberspritzprozesses (overmolding process), welcher gemäß einem Ausführungsbeispiel eingesetzt werden kann. Ein Träger 402, zum Beispiel ein Metall, Silizium oder ein Polymer, kann ausgewählt werden, und eine Klebefolie 404 kann, wie in 4B gezeigt ist, auf die Trägeroberseite laminiert werden, wobei die Klebefolie 404 auf zwei Seiten klebend sein kann und leicht von einer Oberfläche gelöst werden kann. Ein Aufnahme-und-Positionier-Prozess (pick-andplace process) ordnet bevorzugterweise in einem FE-Test als gut befundene Dies oder Chips 406 mit Verbindungen 408 auf der Oberfläche der Klebefolie 404 an, wie es in 4C gezeigt ist. Um einen Die 406 zu isolieren kann er, wie in 4D gezeigt, mit einen Isolationsmaterial 410, wie zum Beispiel einer Standardformmasse, überspritzt werden. Die Klebefolie 404 kann von den Chips entfernt werden, wodurch die Folie und der Träger von den aufgeklebten Dies befreit werden, wie es in 4E gezeigt ist.
  • Der Überspritzprozess, so wie er mit Bezug auf die 4A bis 4E beschrieben wurde, kann eingesetzt werden, um einen Die oder Chip in einer Formmasse (mold compound) einzubetten. In dem zweiten oben beschriebenen Verfahren werden Durchkontaktierungen durch Laserbohren oder Ätzen in der Formmasse typischerweise nach dem im Zusammenhang mit 4A bis 4E beschriebenen Überspritzprozess gebildet.
  • 5A bis 51 zeigen Illustrationen eines Verfahrens zum Bilden eines Chipgehäusemoduls gemäß verschiedenen Ausführungsbeispielen. In dieser Beschreibung kann der Ausdruck „über“ „direkt auf“ oder „indirekt auf“ bedeuten.
  • Gemäß einem Ausführungsbeispiel kann nach einem Überspritzprozess, zum Beispiel einem Prozess, wie er im Zusammenhang mit 4A bis 4E beschrieben wurde, ein Chip oder Halbleiter-Die 406 in einem Isolationsmaterial 410, wie gemäß 4E gezeigt, eingebettet sein. Ein Isolationsmaterial 410, zum Beispiel eine Formmasse (mold compound), kann durch den Überspritzprozess so eingerichtet sein, dass ein Chip 406 auf mindestens einer Seite bedeckt ist. Das Isolationsmaterial 410 kann eine Formmasse sein, zum Beispiel ein Material, das aus einer dem Fachmann wohlbekannten Gruppe ausgewählt wird, wie zum Beispiel ein Material, das aus der Gruppe, die aus Epoxid (zum Beispiel flüssig, als Granulat oder in Schichtform), duroplastischem Material und thermoplastischem Material besteht, ausgewählt wird.
  • Das Isolationsmaterial 410 ist so ausgebildet, dass es den Chip 406 bis auf mindestens einen Teil der ersten Seite 520 des Chips 406 umgibt.
  • Gemäß einem Ausführungsbeispiel können der Chip 406 und das Isolationsmaterial 410, welches eingerichtet ist, den Chip 406 auf mindestens einer Seite zu bedecken, zusammen einen Teil eines Eingebettete-Wafer-Ebene-Gehäuses 502 bilden.
  • Gemäß einem Ausführungsbeispiel kann das Isolationsmaterial 410 eine erste Oberfläche 512 und eine zweite Oberfläche 514, welche in eine entgegengesetzte Richtung 516 zur ersten Oberfläche 512 des Isolationsmaterials 510 zeigt, aufweisen. Die erste Oberfläche 512 des Isolationsmaterials 410 ist eingerichtet, um in die gleiche Richtung 518 wie die erste Seite 520 des Chips 406 zu zeigen. Die erste Oberfläche 512 des Isolationsmaterials 410 kann so eingerichtet sein, dass sie mit der ersten Seite 512 des Chips 406 eben ist.
  • Gemäß einem Ausführungsbeispiel können die erste Oberfläche 512 und die zweite Oberfläche 514 des Isolationsmaterials 410 respektive als eine untere und obere Oberfläche des Eingebettete-Wafer-Ebene-Gehäuses 502 eingerichtet sein. Die erste Seite 520 von Chip 406 kann mindestens einen Teil einer Wafervorderseite aufweisen.
  • Gemäß einem Ausführungsbeispiel können eine oder mehrere Anschlussflächen (Anschlusspads) 408 auf der ersten Seite 520 des Chips 406 gebildet sein, zum Beispiel können eine oder mehrere Anschlussflächen 408 auf mindestens einem Teil einer Wafervorderseite gebildet werden.
  • Gemäß einem Ausführungsbeispiel kann eine Aussparung 524 an der ersten Oberfläche 512 des Isolationsmaterials 410 gebildet werden, zum Beispiel an einer Unterseite von einem Eingebettete-Wafer-Ebene-Gehäuse 502. Die Aussparung 524 kann durch einen Gehrungsschnitt oder Schrägschnitt an der ersten Oberfläche 512 des Isolationsmaterials 410 hergestellt werden, wie es in 5A gezeigt ist. Um genauer zu sein, kann die Aussparung 524 mindestens eine Seitenwand 522 aufweisen, die einen schiefen Winkel mit der ersten Oberfläche 512 und/oder zweiten Oberfläche 514 des Isolationsmaterials 410 bildet, wobei die gesamte Seitenwand 522 eine direkte Sichtverbindung zu einer Öffnung 534 an der ersten Oberfläche 512 aufweist, die durch die mindestens eine Seitenwand 522 definiert wird.
  • In diesem Zusammenhang bezieht sich ein schiefer Winkel auf alle Winkel, die nicht parallel oder rechtwinklig zur ersten Oberfläche 512 oder zweiten Oberfläche 514 des Isolationsmaterials 410 sind.
  • Eine direkte Sichtverbindung zur Öffnung 534 kann dadurch definiert sein, dass die Seitenwand 522 der Öffnung 534 gegenüberliegt oder in deren Richtung zeigt.
  • Eine direkte Sichtverbindung zur Öffnung 534 kann dadurch definiert sein, dass der Blick, zum Beispiel ein Blick von der Öffnung 534 aus auf die Seitenwand 522 in einer Richtung senkrecht zur ersten Oberfläche 512 im Wesentlichen unversperrt ist.
  • Eine direkte Sichtverbindung zur Öffnung 534 kann dadurch definiert sein, dass ein Objekt oder Partikel, wie zum Beispiel Mikropartikel oder Nanopartikel, das entlang einer imaginären Linie senkrecht zur ersten Oberfläche 512 geführt wird, von der Öffnung 534, die durch die Seitenwand 522 definiert wird, ungehindert auf die Seitenwand 522 oder auf eine Schicht, die parallel zur Seitenwand 522 geformt ist, treffen würde.
  • Gemäß einem Ausführungsbeispiel kann der Gehrungsschnitt, der die Aussparung 524 bildet, tiefer, das heißt in Richtung 516 in das Isolationsmaterial 410, zum Beispiel eine Formmasse, ausgebildet sein als die Dicke des Chips 406, wenn sie in Richtung 516 gemessen wird. Um genauer zu sein, kann die Seitenwand 522 der Kerbe 524 sich weiter in Richtung 516 zur zweiten Oberfläche 514 des Isolationsmaterials 410 erstrecken als der Chip 406.
  • In 5B kann gemäß einem Ausführungsbeispiel danach der Schritt des Abscheidens einer Schicht 528a, 528b, so dass diese in Verbindung mit einer ersten Chipseite 512 steht, durchgeführt werden. Die Schicht 528a, 528b weist eine Dünnfilmschicht auf. In diesem Zusammenhang ist mit einer Dünnfilmschicht jede Schicht gemeint, die eine Dicke zwischen 4 µm und 30 µm aufweist.
  • In 5B ist die Schicht 528a, 528b eine Dünnfilmpassivierungsschicht 528a, 528b, welche durch Aufschleudern (spin coating), Sprühbeschichten (spray coating) oder durch Laminieren abgeschieden werden kann. Dünnfilmpassivierungsschichten 528a, 528b können Bereiche 528a aufweisen, welche im Wesentlichen parallel zu mindestens einer Seitenwand 522 ausgebildet sind, und Bereiche 528b, welche im Wesentlichen parallel zur ersten Oberfläche 512 des Isolationsmaterials gebildet sind. Die Dünnfilmpassivierungsschicht 528a, 528b kann so eingerichtet sein, dass die Dünnfilmpassivierungsschicht 528a, 528b sich nur kurz über die Chipkante in die Aussparung 524 erstreckt. Die Dünnfilmpassivierungsschicht 528a, 528b kann so gestaltet sein, dass Bereich 528a nur einen vernachlässigbaren Bereich, oder einen fast vernachlässigbaren Bereich der Dünnfilmpassivierungsschicht 528a, 528b aufweist. Die Dünnfilmpassivierungsschicht 528a, 528b kann eingerichtet sein, um über mindestens eine Seitenwand 522 ausgebildet zu sein. Vorteilhafterweise kann die Dünnfilmpassivierungsschicht 528a, 528b auch an der Schnittstelle zwischen der ersten Seite 520 und der Kerbe 524 aneinander anstoßen oder zusammenhängend sein. Gemäß einem Ausführungsbeispiel kann die Dünnfilmpassivierungsschicht 528a, 528b direkt auf der mindestens einen Seitenwand 522 gebildet werden. Die Dünnfilmpassivierungsschicht kann weiter einen Bereich 528b aufweisen, welcher über der ersten Seite 512 des Isolationsmaterials und direkt auf der ersten Chipseite 520 gebildet ist, idealerweise mit Ausnahme der Bereiche der Anschlussflächen 408, die auf der ersten Seite 520 des Chips 406 gebildet sind. Die Dünnfilmpassivierungsschicht 528a, 528b kann ein Material sein, welches eine dielektrische Schicht, zum Beispiel vorimprägnierte Verbundfasern (pre-pregs, pre-impregnated composite fibres), Polyimid, Epoxid, Silikon oder Mischungen, aufweist.
  • Da die Seitenwand 522 durch einen Gehrungsschnitt an der ersten Seite 512 des Isolationsmaterials 410 hergestellt werden kann, bildet die Seitenwand 522 einen spitzen Winkel mit der ersten Oberfläche 512 des Isolationsmaterials 410. In diesem Fall liegt die Seitenwand 522 der Öffnung 534, die durch die Seitenwand 522 auf der ersten Oberfläche 512 des Isolationsmaterials 410 definiert wird, gegenüber. Die Seitenwand 522 hat eine direkte Sichtverbindung zur Öffnung 534, die durch die Seitenwand 522 auf der ersten Oberfläche 512 des Isolationsmaterials 410 definiert wird. Ein Verfahren, zum Beispiel Zerstäuben (sputtering), kann daher benutzt werden, um ein Material, zum Beispiel eine Dünnfilmpassivierungsschicht 528a, 528b auf der Seitenwand 522 und auf der ersten Oberfläche 512 des Isolationsmaterials 410 abzuscheiden. Atome des zerstäubten Materials würden, falls sie sich der ersten Oberfläche 512 des Isolationsmaterials 410 in einer Richtung 516 normal oder senkrecht zur ersten Oberfläche 512 des Isolationsmaterials 410 annähern, unbehindert auf die Seitenwand 522 treffen. Eine Dünnfilmschicht 528a, 528b kann daher auf der Seitenwand 522 und auf der ersten Oberfläche 512 des Isolationsmaterials 410 abgeschieden werden.
  • In 5C kann eine weitere Schicht, eine elektrisch leitfähige Dünnfilmschicht 530a, 530b, eingerichtet werden, um über der Dünnfilmpassivierungsschicht 528a, 528b gebildet zu werden. Die elektrisch leitfähige Dünnfilmschicht 530a, 530b kann mithilfe von Dünnfilmabscheidetechniken, zum Beispiel Zerstäuben (Sputtern) und/oder galvanische Beschichtung (plating) abgeschieden werden. Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 530a, 530b direkt auf der Dünnfilmpassivierungsschicht 528a, 528b gebildet werden. Die elektrisch leitfähige Dünnfilmschicht 530a, 530b kann so eingerichtet sein, dass sie in Verbindung mit der ersten Chipseite 520 ist, und weiter eingerichtet sein, dass sie sich zwischen der ersten Oberfläche 512 des Isolationsmaterials 410 und der zweiten Oberfläche 514 des Isolationsmaterials 410 erstreckt. Die elektrisch leitfähige Dünnfilmschicht 530a, 530b kann so eingerichtet sein, dass sie in elektrischer Verbindung mit einer oder mehreren Anschlussflächen 408 ist.
  • Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 530a, 530b in einem einzigen Schritt abgeschieden werden, wobei die elektrisch leitfähige Dünnfilmschicht 530a, 530b auf der ersten Oberfläche 512 des Isolationsmaterials 410 und der zumindest einen Seitenwand 522 abgeschieden wird. Wie gezeigt, kann sich diese Schicht zusammenhängend von Ende zu Ende erstrecken.
  • Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 530a, 530b in einem einzigen Schritt abgeschieden werden, wobei die elektrisch leitfähige Dünnfilmschicht 530a, 530b direkt auf der Dünnfilmpassivierungsschicht 528a, 528b über der ersten Oberfläche 512 des Isolationsmaterials 410 und der zumindest einen Seitenwand 522 abgeschieden werden kann.
  • Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 530a, 530b einen Bereich 530a aufweisen, der im Wesentlichen parallel zu der mindestens einen Seitenwand 522 ist und einen Bereich 530b, der im Wesentlichen parallel zur ersten Oberfläche 512 des Isolationsmaterials 410 ausgebildet ist. Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 530a, 530b einen Bereich 530b aufweisen, welcher als Umverdrahtungsschicht 530b eingerichtet ist und in elektrischer Verbindung mit einer oder mehreren Anschlussflächen 408 auf der ersten Chipseite 520 ist, wobei die Umverdrahtungsschicht 530b parallel zur ersten Oberfläche 512 des Isolationsmaterials 510 ausgebildet sein kann.
  • Aufgrund der Aussparung 524 (Gehrungsschnitt), die auf der ersten Oberfläche 512 des Isolationsmaterials 410 gebildet ist, liegt die Dünnfilmpassivierungsschicht 528a, 528b, die über (in diesem Fall direkt auf) der Seitenwand 522 und parallel zur Seitenwand 522 und ferner über (direkt auf) der ersten Oberfläche 512 des Isolationsmaterials 410 ausgebildet ist, der Öffnung 534, die durch die Seitenwand 522 auf der ersten Oberfläche 512 des Isolationsmaterials 410 definiert wird, gegenüber. Die Dünnfilmpassivierungsschicht 528a, 528b, die über (direkt auf) der Seitenwand 522 und parallel zur Seitenwand 522 und ferner über (direkt auf) der ersten Oberfläche 512 des Isolationsmaterials 410 gebildet ist, hat eine direkte Sichtverbindung zur Öffnung 534, die durch die Seitenwand 522 auf der ersten Oberfläche 512 des Isolationsmaterials 410 definiert ist. Die elektrisch leitfähige Schicht 530a, 530b kann deshalb direkt auf der Dünnfilmpassivierungsschicht 528a, 528b abgeschieden werden. Im Falle der Abscheidung, beispielsweise durch Zerstäubung (sputtering), würde die Richtung der Atome des zerstäubten elektrisch leitfähigen Materials, die sich der ersten Oberfläche 512 des Isolationsmaterials 410 in einer Richtung 516 normal oder senkrecht zur ersten Oberfläche 512 des Isolationsmaterials 410 annähern, unbehindert auf die Dünnfilmpassivierungsschicht 528a, die parallel über (direkt auf) der Seitenwand 522 ausgebildet ist, treffen. Eine elektrisch leitfähige Dünnfilmschicht 530a würde deshalb über der Seitenwand 522 (oder direkt auf dem Dünnfilmpassivierungsschichtbereich 528a) und über der ersten Oberfläche 512 des Isolationsmaterials 410 (direkt auf dem Dünnfilmpassivierungsschichtbereich 528b) ausgebildet werden.
  • Gemäß einem Ausführungsbeispiel kann die Dünnfilmpassivierungsschicht 528a, 528b so eingerichtet sein, dass sie die elektrisch leitfähige Dünnfilmschicht 530a, 530b von dem Chip 406 isoliert, bis auf dort, wo die elektrisch leitfähige Dünnfilmschicht 530a, 530b in elektrischer Verbindung mit einer oder mehreren Anschlussflächen 408 sein kann. Gemäß einem Ausführungsbeispiel kann die Dünnfilmpassivierungsschicht 528a, 528b eine Dünnfilmdielektrikumschicht aufweisen.
  • Gemäß einem Ausführungsbeispiel kann der Umverdrahtungsschichtbereich 530b der elektrisch leitfähigen Dünnfilmschicht 530a, 530b die Anschlussflächen 408 mit Lotkugeln oder mit Stellen, wo später Lotkugeln angeordnet werden, verbinden. Der Umverdrahtungsschichtbereich 530b erstreckt sich in die Aussparung 524 (Gehrungsschnitt) des Isolationsmaterials 410 hinein.
  • In 5D kann ein Füllstoff oder Füllmaterial 532 abgeschieden werden. Gemäß einem Ausführungsbeispiel kann der Füllstoff 532 eingesetzt werden, um die Aussparung 524 mit Gehrungsschnitttopologie zu schließen. Der Füllstoff 532 kann genutzt werden, um die Aussparung 524 zu füllen, um eine Oberfläche von Füllstoff 532 in der Aussparungsöffnung 534 eben oder planar mit der ersten Oberfläche 512 des Isolationsmaterials 410 zu erzeugen. Der Füllstoff 532 kann durch Drucken (printing), Aufschleudern (spin coating), Sprühbeschichten (spray coating) oder Formen (molding) abgeschieden werden. Gemäß einem Ausführungsbeispiel kann der Füllstoff 532 ein Formmassematerial (Mold-Compound-Material) aufweisen.
  • In 5E kann eine Lötstopschicht 554 über der ersten Oberfläche 512 des Isolationsmaterials 410, über der Öffnung 534 der gefüllten Aussparung (Gehrung), und über Bereichen der Dünnfilmpassivierungsschicht 528b und der Umverdrahtungsschicht 530b aufgebracht werden. Gemäß einem Ausführungsbeispiel kann die Lötstopschicht 554 über der Umverdrahtungsschicht 530b der elektrisch leitfähigen Dünnfilmschicht 530a, 530b aufgebracht werden, wobei nur ausgewählte Bereiche 536 der Umverdrahtungsschicht 530b freibleiben. Gemäß einem Ausführungsbeispiel kann diese Lötstopschicht 554 als Füllstoff oder Füllmaterial 532 zum Auffüllen der Aussparung 524, wie zuvor beschrieben, wirken. Gemäß einem Ausführungsbeispiel können der Füllstoff 532 und die Lötstopschicht 554 aus dem gleichen Material gebildet sein.
  • In 5F kann ein Abschleifen der zweiten Oberfläche 514 des Isolationsmaterials 410 durchgeführt werden, so dass eine Dicke des Isolationsmaterials 410 von der zweiten Oberfläche 418 reduziert werden kann. Die zweite Oberfläche 514 des Isolationsmaterials 410, welche eine Oberseite des Eingebettete-Wafer-Ebene-Gehäuses 502 sein kann, kann abgeschliffen oder gedünnt werden, um Aussparungsbereiche 524 von der zweiten Oberfläche 514 des Isolationsmaterials 410 aus freizulegen. Die elektrisch leitfähige Dünnfilmschicht 530a, 530b (Umverdrahtungsschicht) kann daher von der zweiten Oberfläche 514 (Oberseite) des Eingebettete-Wafer-Ebenen-Gehäuses 502 zugänglich sein.
  • Wenn der Aussparungsbereich 524 freigelegt und auf die zweite Oberfläche 514 des Isolationsmaterials 410 abgeschliffen wird, kann der Aussparungsbereich 524 einen Kanalbereich 538 zwischen der ersten Oberfläche 512 und der zweiten Oberfläche 514 des Isolationsmaterials 410 bilden. Gemäß einem Ausführungsbeispiel kann das Isolationsmaterial 410 mindestens einen Kanalbereich 538 aufweisen. Der Kanalbereich 538 kann außerhalb, zum Beispiel benachbart zu dem Chip 406 gebildet werden. Zum Beispiel können in 5F mehrere Kanalbereiche 538 von mehreren Aussparungen 524 neben dem Chip 406 eingerichtet sein. Die Kanalbereiche 538 können eingerichtet sein, um mindestens eine Schicht zwischen der ersten Oberfläche 512 und der zweiten Oberfläche 514 des Isolationsmaterials 410 zu tragen, zum Beispiel die zuvor beschriebene Dünnfilmpassivierungsschicht 528a, 528b oder elektrisch leitfähige Dünnfilmschicht 538a, 530b, die in Verbindung mit der ersten Seite 520 des Chips 406 ist. Der Kanalbereich 538 kann mindestens eine laterale Seitenwand 522, die zuvor beschrieben wurde, aufweisen, wobei die zumindest eine laterale Seitenwand 522 eine abgestufte Öffnung 534 von mindestens einem Kanalbereich 538 zwischen der ersten Oberfläche 512 und zweiten Oberfläche 514 des Isolationsmaterials 410 definiert. Gemäß einem Ausführungsbeispiel kann die abgestufte Öffnung von mindestens einem Kanalbereich 538 einen Durchmesser aufweisen, der von der zweiten Oberfläche 514 zu der ersten Oberfläche 512 des Isolationsmaterials 410 hin zunimmt.
  • Gemäß einem Ausführungsbeispiel kann die laterale Seitenwand 522 als Teil von mindestens einem Kanalbereich 538, der einen Durchmesser aufweist, welcher von der ersten Oberfläche 514 zur zweiten Oberfläche 512 des Isolationsmaterials 410 hin zunimmt, eingerichtet sein. Gemäß einem Ausführungsbeispiel können die Dünnfilmpassivierungsschicht 528a, 528b, die elektrisch leitfähige Dünnfilmschicht 530a, 530b und der Füllstoff 532 als Teil einer Mehrschichtverbindung, die sich zwischen der ersten Oberfläche 512 und der zweiten Oberfläche 514 des Isolationsmaterials 410 erstreckt, eingerichtet sein.
  • In 5G kann, falls erforderlich, eine weitere (anders ausgedrückt, zusätzliche) Dünnfilmpassivierungsschicht 540 auf der zweiten Oberfläche 514 des Isolationsmaterials 410 abgeschieden werden. Die weitere Dünnfilmpassivierungsschicht 540 kann mithilfe von verschiedenen Methoden, zum Beispiel Aufschleudern (spin coating), Sprühbeschichten (spray coating) oder Laminieren abgeschieden werden. Die weitere Dünnfilmpassivierungsschicht 540 kann direkt auf der zweiten Oberfläche 514 aufgebracht werden, bevorzugterweise mit Ausnahme der kleinen Öffnung 526 des Kanalbereichs 538, der die Mehrschichtverbindung, welche die Dünnfilmpassivierungsschicht 528a, 528b, die elektrisch leitfähige Dünnfilmschicht 530a, 530b und den Füllstoff 532 aufweist, zur zweiten Oberfläche 514 des Isolationsmaterials 410 trägt.
  • In 5H kann eine weitere (anders ausgedrückt, zusätzliche) Umverdrahtungsschicht 542 abgeschieden werden, um eine elektrische Verbindung mit der elektrisch leitfähigen Dünnfilmschicht 530a, 530b an der kleinen Öffnung 526 des Kanalbereichs 538 an der zweiten Oberfläche 514 des Isolationsmaterials 410 zu bilden (die weitere Dünnfilmpassivierungsschicht 540 ist nicht gezeigt). Gemäß einem Ausführungsbeispiel kann die weitere Umverdrahtungsschicht 542 über der zweiten Oberfläche 514 des Isolationsmaterials 410 ausgebildet sein.
  • Die weitere Umverdrahtungsschicht 542 kann parallel zur zweiten Oberfläche 514 des Isolationsmaterials 410 ausgebildet sein. Eine weitere Lötstopschicht 544 kann über der weiteren Umverdrahtungsschicht 542 abgeschieden werden, wobei nur ausgewählte Bereiche 564 der weiteren Umverdrahtungsschicht 542 freiliegen. Auf der ersten Oberfläche 512 des Gehäuses 502 können Lotkugeln 546 an ausgewählten Bereichen 536 der Umverdrahtungsschicht 530b, die nicht von der Lötstopschicht 554 an der ersten Oberfläche 512 des Isolationsmaterials 410 bedeckt ist, angebracht werden. Das Chipgehäusemodul 502 kann ein Eingebettete-Wafer-Ebene-Gehäuse-Kugel-Raster-Feld (embedded wafer level package ball grid array) aufweisen. Das Chipgehäusemodul 502 kann Teil eines Gehäuse-auf-Gehäuse Stapels bilden. Die ausgewählten Bereiche 564 der weiteren Umverdrahtungsschicht 542 können daher mit einem weiteren Gehäuse, welches auf einer höheren Ebene, zum Beispiel über der zweiten Oberfläche 514 des Isolationsmaterials 410 gestapelt ist, verbunden, zum Beispiel elektrisch verbunden oder kontaktiert werden. Zum Beispiel kann das Chipgehäusemodul 502 ein unteres Gehäuse aufweisen oder sein, während das weitere Gehäuse ein oberes Gehäuse aufweisen oder sein kann. Die weitere Umverdrahtungsschicht 542 und die weitere Lötstopschicht 544 können mithilfe von Standarddünnfilmtechnologie, zum Beispiel Zerstäuben (Sputtern), Verdampfen oder Beschichten (plating), aufgebracht werden. Die elektrisch leitfähige Schicht 530a, 530b, die auch eine Umverdrahtungsschicht ist, bildet eine einzelne Verbindungsschicht, welche die erste Oberfläche 512 des Eingebettete-Wafer-Ebene-Gehäuses und die zweite Oberfläche 514 des Eingebettete-Wafer-Ebene-Gehäuses verbindet. Gemäß einem Ausführungsbeispiel kann die Schicht, zum Beispiel die elektrisch leitfähige Schicht 530a, 530b eine Verbindung von einem ePOP-Basis-Gehäuse oder unteren Gehäuse zu einem oberen Gehäuse bilden. Zum Beispiel kann die elektrisch leitfähige Schicht 530a, 530b in Verbindung mit einer ersten Chipseite 520 eines ePOP unteren Gehäuses 502 sein, und ferner in Verbindung mit der weiteren Umverdrahtungsschicht 542, welche, zum Beispiel mittels einer Lotkugel oder eines Lothügels (solder bump) oder einer Anschlussfläche (Anschlusspad), mit einer ersten Chipseite 520 eines ePOP-oberen-Gehäuses, einem Flipchip oder drahtgebondeten Kugel-Raster-Feld (wire bond ball grid array) oder irgend einem anderen Gehäusetyp oder passiven Komponenten (zum Beispiel integrierten passiven Elementen, integrated passive devices, IPD) in Verbindung sein kann.
  • In 5I können individuelle Chipmodule 522 von benachbarten Chipmodulen durch Vereinzeln (dicing) entlang dem Kanalbereich 538, zum Beispiel in der Aussparung 524/Gehrungsschnitt getrennt werden, wobei die Trennlinie 548 zum Vereinzeln in einer Richtung normal zur ersten Oberfläche 512 und zweiten Oberfläche 514 des Isolationsmaterials 410, zum Beispiel den Kanalbereich 538 halbierend oder an einer beliebigen anderen vordefinierten Position 540 liegen kann. Individuelle Chipgehäuse können durch optische Inspektion geprüft werden.
  • Gemäß einem Ausführungsbeispiel kann der Kanalbereich 538 eine oder mehrere Seitenwände aufweisen, wobei eine weitere Seitenwand eine Symmetrieachse mit der Seitenwand 522 entlang einer imaginären Linie senkrecht zur ersten Oberfläche 510 und zweiten Oberfläche 512 des Isolationsmaterials 410 aufweist, wobei die imaginäre Linie den Kanalbereich 538 halbiert. Zum Beispiel kann die Kanalregion 538 eine Vielzahl von schrägen Seitenwänden aufweisen, wobei die schrägen Seitenwände eine V-förmige Aussparung oder eine im Wesentlichen kegelförmige Aussparung bilden und die zuvor beschriebenen Eigenschaften aufweisen.
  • Auf diese Weise kann ein Wafergehäusemodul mit einer Vielzahl von Chips einen Chip 406, wie er im Zusammenhang mit den 5A bis 51 beschrieben wurde, und einen lateral benachbarten weiteren Chip 406a, der die zuvor beschriebenen Eigenschaften von Chip 406 aufweist, aufweisen. Der Kanalbereich 538 kann zwischen dem Chip 406 und dem weiteren Chip 406a eingerichtet sein, wobei der Kanalbereich eine erste, dem Chip benachbarte Seitenwand 522 und eine weitere, dem weiteren Chip 406a benachbarte Seitenwand 522a aufweist. Gemäß einem Ausführungsbeispiel kann die weitere Mehrschichtverbindunganordnung, welche eine Dünnfilmpassivierungsschicht, die direkt auf der weiteren Seitenwand und parallel zur weiteren Seitenwand ausgebildet ist, eine elektrisch leitfähige Dünnfilm -Schicht, die direkt auf der Dünnfilmpassivierungsschicht, über der weiteren Seitenwand und parallel zur weiteren Seitenwand und der Dünnfilmpassivierungsschicht ausgebildet ist, und einen Füllstoff 532 aufweist, auf der weiteren Seitenwand 522a ausgebildet sein. Dies hat den Vorteil, dass eine Vielzahl von Mehrschichtverbindungen innerhalb eines einzelnen Kanalbereichs 538 gebildet werden kann, wodurch Platz innerhalb des Gehäusemoduls, welches eine Vielzahl von Dies oder Chips aufweist, eingespart wird.
  • Gemäß einem weiteren Ausführungsbeispiel kann die Aussparung 524, die zuvor im Zusammenhang mit 5A bis 51 beschrieben wurde, auf der zweiten Oberfläche 514 anstelle der ersten Oberfläche 512, d.h. auf der Oberseite des Gehäuses anstelle auf der Unterseite, gebildet werden. In diesem weiteren Ausführungsbeispiel kann die weitere Umverdrahtungsschicht 542 in einem einzigen Schritt über der zweiten Oberfläche 514 des Isolationsmaterials 410 und über einer Seitenwand abgeschieden werden.
  • Die Aussparung, die auf der zweiten Oberfläche 514 gebildet wurde, kann mindestens eine Seitenwand aufweisen, welche mit einem schrägen Winkel zu der zweiten Oberfläche 514 des Isolationsmaterials 410 eingerichtet ist und die Eigenschaften der Seitenwand, wie sie zuvor beschrieben wurde, aufweist, jedoch mit Bezug auf die zweite Oberfläche 514 des Isolationsmaterials. Die weitere Umverdrahtungsschicht 542, welche auch eine elektrisch leitfähige Dünnfilmschicht ist, kann so eingerichtet sein, dass sie in Verbindung mit einem Chip steht, wobei zum Beispiel der Chip Teil eines weiteren Chipgehäusemoduls oberhalb des Chipgehäusemoduls ist. Die weitere Umverdrahtungsschicht 542 kann daher so eingerichtet sein, dass sie in Verbindung mit einem Chip, zum Beispiel einem Chip einer ersten Seite eines oberen Gehäuses, steht, wobei die weitere Umverdrahtungsschicht 542 so eingerichtet ist, dass sie sich von der ersten Chipseite zu der ersten Oberfläche des Isolationsmaterials hin erstreckt.
  • Das Verfahren, welches im Zusammenhang mit 5A bis 51 beschrieben wurde, stellt ein sehr kosteneffektives Mittel bereit, um eine Durch-Formmasse-Verbindung (through-mold connection) zwischen einer ersten Oberfläche 512 und einer zweiten Oberfläche 514 des Isolationsmaterials 410 von einem Eingebettete-Wafer-Ebene-Gehäuse, das heißt, zwischen einer Eingebettete-Wafer-Ebene-Gehäuse-Unterseite und -Oberseite, bereitzustellen. Das Verfahren führt zu einer sehr hohen Ausbeute beim Erstellen der Verbindung, da der schwierige Schritt des Füllens einer vertikalen Durchkontaktierung eliminiert und durch eine Verbindung mit Dünnfilmabscheidungstechniken ersetzt werden kann. Die komplexen Verfahren, die Durch-Formmasse-Durchkontaktierung (through-mold vias, TMV) und Durch-Silizium-Durchkontaktierung (through-silicon vias, TSV) aufweisen, können daher eliminiert werden. Dies führt zu einer Kosteneinsparung beim Bilden von Verbindungen durch die Formmasse, zum Beispiel zu Kosteneinsparungen mit Blick auf die Menge von Material, das für die elektrische Verbindung benutzt wird, und weitere Kosteneinsparungen, da keine zusätzlichen Durchkontaktierungseigenschaften (zum Beispiel Durchkontaktierungsstege) oder komplexe Durchkontaktierungsbohrungen und -füllen benötigt werden. Weiter können Kosten bezüglich der Vereinzelung reduziert werden. Chipgehäuse können traditionell so vereinzelt werden, dass der ganze Kanal innerhalb eines einzelnen Chipgehäuses enthalten ist. Mit diesem Verfahren kann das Chipgehäuse durch den Kanal vereinzelt werden, da jeder Kanal eine Vielzahl von Mehrschichtverbindungen trägt, wodurch Platz gespart und kleinere Chipgehäuse erzeugt werden. Zusätzlich kann ein niedriger Platzbedarf durch die hohe Dichte der Kanäle und die sehr kleinen Linienabstände der Verbindungen selbst, zum Beispiel einem Linienabstand 20/20, der durch Dünnfilmtechnologie mit Gehrungsschnittkanälen entsteht, erzeugt werden. Weiter kann die Durchkontaktierungsgestaltung, zum Beispiel die Linienbreite und -dicke, auch einfach an die Gehäuseanforderungen angepasst werden. Alle Prozessschritte sind deshalb Standardhalbleiterherstellungsschritte, wobei die Anlagen, um diese Verfahren durchzuführen, in Standardherstellungslaboren vorhanden sein können.
  • Die PoP-Gehäusestruktur erlaubt es weiter, die gesamte Gehäuseoberseite, zum Beispiel die Oberseite von einem unteren Gehäuse, für die Leiterbahnführung (routing) und Anschlussflächen (landing pads) eines oberen Gehäuses, welches auf dem unteren Gehäuse platziert wird, zu nutzen, welches mit klassischen PoP-Gehäusen, wie Flipchip-Kugel-Raster-Feld (Flipchip ball grid array) nicht möglich ist. Im Vergleich mit Standardgehäusen lässt sich mit eWLB-basierten Gehäusen ein geringerer Verzug (warpage) erreichen.
  • Weiter, im Unterschied zu traditionellen Verfahren, wo der Prozess zum Ausbilden der Umverdrahtungsschicht klar vom Prozess zum Ausbilden der Durchkontaktierung-gefüllten-Verbindungen und/oder Durchkontaktierungsstege getrennt ist, (d.h. die Umverdrahtungsschichten und Durch-Formmasse-Verbindungen und/oder Durchkontaktierungsstege werden nicht während des gleichen Prozessschrittes gebildet und sind nicht notwendigerweise aus dem gleichen Material oder sogar als integrierte einzelne Schicht gebildet), stellen das vorliegende Verfahren und die Bauteile eine Lösung zum Erzeugen einer einzelnen integrierten Dünnfilmschicht bereit, welche als Umverdrahtungsschicht und Durch-Formmasse-Dünnfilm-Verbindungsschicht dient.
  • Auf die grundlegenden Funktionalitäten der Eigenschaften, die im Zusammenhang mit 5 beschrieben wurden, wird Bezug genommen, und sie sind auf alle verschiedenen Ausführungsbeispiele anwendbar, welche im Folgenden ausführlich beschrieben werden. Merkmale, die identisch zu denen, die in 5 beschrieben sind, werden mit dem gleichen Bezugszeichen gekennzeichnet.
  • 6 zeigt respektive Abbildungen von einem Chipgehäusemodul 602 für einen Chip gemäß verschiedenen Ausführungsbeispielen.
  • Gemäß einem Ausführungsbeispiel kann das Chipgehäusemodul 602 ein Isolationsmaterial 610, welches einen Chip 606 zumindest auf einer Seite bedeckt, wobei das Isolationsmaterial eine erste Oberfläche 612, die an eine erste Seite 620 von dem Chip 606 angrenzt, aufweist und das genannte Isolationsmaterial 610 eine zweite Oberfläche 614, welche in eine entgegengesetzte Richtung 616 zu der ersten Oberfläche 612 zeigt, aufweist, und zumindest eine Schicht in Verbindung mit der ersten Chipseite 620, wobei die mindestens eine Schicht so eingerichtet ist, dass sie sich von der ersten Chipseite 620 zu der zweiten Oberfläche 614 des Isolationsmaterials 610 erstreckt, aufweisen.
  • Die Richtung 618, in welche die erste Oberfläche 612 des Isolationsmaterials 610 zeigt, kann durch die Richtung, in welche der Pfeil 618 zeigt, definiert werden. Die Richtung 616, in welche die zweite Oberfläche 614 des Isolationsmaterials 610 zeigt, kann durch die Richtung, in welche der Pfeil 616 zeigt, definiert werden. Gemäß einem Ausführungsbeispiel kann das Chipgehäusemodul 602 die grundlegenden Funktionalitäten und Charakteristiken der Eigenschaften des Chipgehäusemoduls 502, welches als Ergebnis des Herstellungsprozesses, der im Zusammenhang mit 5A bis 51 beschrieben worden ist, gebildet wurde, aufweisen.
  • Auf die grundlegenden Funktionalitäten der Eigenschaften, die im Zusammenhang mit 6 beschrieben wurden, wird Bezug genommen und sie sind auf alle verschiedenen Ausführungsbeispiele anwendbar, die im Folgenden ausführlich beschrieben werden. Merkmale, die identisch zu denen, die in 6 beschrieben sind, werden mit den gleichen Bezugszeichen gekennzeichnet.
  • 7 zeigt respektive Abbildungen für ein Chipgehäusemodul 702 für einen Chip gemäß verschiedenen Ausführungsbeispielen.
  • Gemäß einem Ausführungsbeispiel kann das Chipgehäusemodul 702 ein Chipgehäusemodul 602, wie es im Zusammenhang mit 6 beschrieben wurde, aufweisen, wobei das Chipgehäusemodul ein Eingebettete-Wafer-Ebene-Gehäusemodul aufweist.
  • Gemäß einem Ausführungsbeispiel können die erste Oberfläche 612 und die zweite Oberfläche 614 des Isolationsmaterials 610 respektive als eine untere Oberfläche 612 und obere Oberfläche 614 eines Eingebettete-Wafer-Ebene-Gehäusemoduls 702 eingerichtet sein.
  • Das Isolationsmaterial 610 ist eingerichtet, den Chip 606 bis auf mindestens einen Teil der ersten Seite 620 des Chips 606 zu umgeben.
  • Die erste Seite 612 des Isolationsmaterials 610 ist so eingerichtet, dass sie in dieselbe Richtung 618 wie die erste Seite 620 des Chips 606 zeigt.
  • Gemäß einem Ausführungsbeispiel kann die erste Oberfläche 612 des Isolationsmaterials 610 so eingerichtet sein, dass sie mit der ersten Seite 620 des Chips 606 eben ist.
  • Gemäß einem Ausführungsbeispiel können eine oder mehrere Anschlussflächen (Anschlusspads) 708 auf der ersten Seite 620 des Chips 606 gebildet sein.
  • Gemäß einem Ausführungsbeispiel kann mindestens eine Schicht über der ersten Oberfläche 612 des Isolationsmaterials 610 eingerichtet oder ausgebildet sein.
  • Gemäß einem Ausführungsbeispiel kann die mindestens eine Schicht so eingerichtet sein, dass sie in elektrischer Verbindung mit mindestens einer der einen oder mehreren Anschlussflächen 708, die auf der ersten Seite 620 des Chips 606 gebildet sind, ist.
  • Gemäß einem Ausführungsbeispiel kann das Chipgehäusemodul 702 einen Teil eines Gehäuse-auf-Gehäuse-Stapels bilden.
  • Die mindestens eine Schicht weist eine Dünnfilmschicht auf.
  • Gemäß einem Ausführungsbeispiel kann die mindestens eine Schicht eine elektrisch leitfähige Dünnfilmschicht 730 aufweisen.
  • Gemäß einem Ausführungsbeispiel kann das Isolationsmaterial 610 ein Formmassematerial (Mold-Material) sein.
  • Gemäß einem Ausführungsbeispiel kann das Isolationsmaterial 610 eines oder mehrere der folgenden Materialien sein oder aufweisen: ein gefülltes oder ungefülltes Epoxid, vorimprägnierte Verbundfasern (pre-pregs, pre-impregnated composite fibres), ein Laminat, ein duroplastisches oder thermoplastisches Material.
  • Gemäß einem Ausführungsbeispiel kann das Isolationsmaterial 610 mindestens eine laterale Seitenwand 722 aufweisen, die so eingerichtet ist, um mindestens eine Schicht zwischen der ersten Oberfläche 612 und zweiten Oberfläche 614 des Isolationsmaterials 610 zu tragen.
  • Gemäß einem Ausführungsbeispiel kann die mindestens eine laterale Seitenwand 722 mit einem schiefen Winkel zur ersten Oberfläche 612 oder zweiten Oberfläche 614 des Isolationsmaterials 610 eingerichtet sein.
  • Gemäß einem Ausführungsbeispiel kann die laterale Seitenwand 722 eingerichtet sein als Teil von mindestens einem Kanalbereich 738, der sich zwischen der ersten Oberfläche 612 und der zweiten Oberfläche 614 des Isolationsmaterials 610 erstreckt, wobei der Durchmesser des Kanalbereichs 738 von der zweiten Oberfläche 614 zur ersten Oberfläche 612 des Isolationsmaterials hin zunimmt.
  • Gemäß einem Ausführungsbeispiel ist zumindest eine Schicht, die mit der ersten Chipseite 620 verbunden ist, als Teil einer Mehrfachschichtverbindung eingerichtet, die sich zwischen der ersten Oberfläche 612 und der zweiten Oberfläche 614 des Isolationsmaterials 610 erstreckt.
  • Gemäß einem Ausführungsbeispiel kann mindestens eine Schicht so eingerichtet sein, dass sie parallel zur mindestens einen Seitenwand 722 liegt.
  • Die mindestens eine Schicht weist eine Dünnfilmpassivierungsschicht 728 auf.
  • Gemäß einem Ausführungsbeispiel kann die Mehrschichtverbindung einen Füllstoff 732 aufweisen.
  • Gemäß einem Ausführungsbeispiel kann die Dünnfilmpassivierungsschicht 728 eingerichtet sein, um über der mindestens einen Seitenwand 722 des Kanalbereichs 738 gebildet zu sein.
  • Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 730 eingerichtet sein, um über der Dünnfilmpassivierungsschicht 728 gebildet zu sein.
  • Gemäß einem Ausführungsbeispiel kann der Chip 606 einen Halbleiter-Die aufweisen.
  • Gemäß einem Ausführungsbeispiel kann die Schicht weiter so eingerichtet sein, dass sie parallel zur ersten Oberfläche 612 oder zweiten Oberfläche 614 des Isolationsmaterials 610 ausgebildet ist.
  • Gemäß einem Ausführungsbeispiel kann die elektrisch leitfähige Dünnfilmschicht 730 weiter als Umverdrahtungsschicht eingerichtet sein.
  • Gemäß einem Ausführungsbeispiel kann die Umverdrahtungsschicht parallel zu einer ersten Oberfläche 612 oder zweiten Oberfläche 614 des Isolationsmaterials ausgebildet sein.
  • Gemäß einem Ausführungsbeispiel kann der Füllstoff 732 ein Formmassematerial sein.
  • Gemäß einem Ausführungsbeispiel kann die erste Seite 620 des Chips 606 mindestens einen Teil einer Wafervorderseite aufweisen.
  • Gemäß einem Ausführungsbeispiel kann mindestens eine Schicht eine Verbindung von einem ePOP-Basis-Gehäuse oder unteren Gehäuse zu einem oberen Gehäuse bilden.
  • 8 zeigt eine Abbildung von einem Verfahren zum Bilden eines Chipgehäusemoduls mit:
    • einem Schritt 8002, in dem mindestens eine Seitenwand durch ein Isolationsmaterial gebildet wird, wobei das Isolationsmaterial eingerichtet ist, einen Chip auf mindestens einer Seite zu bedecken, wobei das Isolationsmaterial eine erste Oberfläche aufweist, die an eine erste Chipseite angrenzt und das genannte Isolationsmaterial eine zweite Oberfläche aufweist, welche in eine entgegengesetzte Richtung zu der ersten Oberfläche zeigt;
    • die Seitenwand so eingerichtet ist, dass sie einen spitzen Winkel mit der ersten Oberfläche des Isolationsmaterials bildet, wobei die Seitenwand eine direkte Sichtverbindung zu einer Öffnung auf der ersten Oberfläche, die durch mindestens eine Seitenwand definiert wird, aufweist;
    • einen Schritt 8004, in dem in einem Schritt mindestens eine Schicht abgeschieden, so dass sie in Verbindung mit einer ersten Chipseite steht, und über der mindestens einen Seitenwand abgeschieden wird, wobei die Schicht sich von der ersten Chipseite zu der zweiten Oberfläche des Isolationsmaterials hin erstreckt.
  • Das Verfahren benutzt daher einen Gehrungsschnitt auf der Gehäuseunterseite in Verbindung mit Dünnfilmtechnologie, um eine Verbindung von der Unterseite zu der Oberseite eines Eingebettete-Wafer-Ebene-Gehäuses (eWLB) und Eingebettete-Gehäuse-auf-Gehäuse-Anwendungen zu erzeugen.

Claims (22)

  1. Chipgehäusemodul für einen Chip, aufweisend: - ein Isolationsmaterial (410), das einen Chip (406) auf mindestens einer Seite bedeckt, wobei das Isolationsmaterial (410) eine erste Oberfläche (512), die einer ersten Seite (520) des Chips (406) naheliegt, aufweist, und wobei das Isolationsmaterial (410) eine zweite Oberfläche (514) aufweist, die in eine entgegengesetzte Richtung zu der ersten Oberfläche (512) weist; und - mindestens eine Schicht (528a, 528b, 530a, 530b), die in Verbindung mit der ersten Seite (520) des Chips (406) ist, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) sich von der ersten Chipseite (520) zu der zweiten Oberfläche (514) des Isolationsmaterials (410) hin erstreckt, und wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) eine sich von der ersten Chipseite (520) zu der zweiten Oberfläche (514) des Isolationsmaterials (410) hin erstreckende Dünnfilmpassivierungsschicht (528a, 528b) aufweist; und wobei das Isolationsmaterial (410) den Chip (406) umgibt, ausgenommen auf zumindest einem Teil der ersten Seite (520) des Chips (406) und wobei die erste Oberfläche (512) des Isolationsmaterials (410) in die gleiche Richtung wie die erste Seite (520) des Chips (406) zeigt.
  2. Chipgehäusemodul gemäß Anspruch 1, wobei das Chipgehäusemodul ein Eingebettete-Wafer-Ebene-Gehäusemodul aufweist.
  3. Chipgehäusemodul gemäß Anspruch 2, wobei die erste Oberfläche (512) und die zweite Oberfläche (514) des Isolationsmaterials (410) respektive eine Unterseite und eine Oberseite des Eingebettete-Wafer-Ebene-Gehäusemoduls bilden.
  4. Chipgehäusemodul gemäß Anspruch 1, wobei eine oder mehrere Anschlussflächen (408) auf der ersten Seite (520) des Chips (406) ausgebildet sind.
  5. Chipgehäusemodul gemäß Anspruch 4, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) elektrisch mit mindestens einer der einen oder mehreren Anschlussflächen (408), die auf der ersten Seite (520) des Chips (406) ausgebildet sind, verbunden ist.
  6. Chipgehäusemodul gemäß einem der Ansprüche 1 bis 5, wobei das Isolationsmaterial (410) eine Formmasse ist.
  7. Chipgehäusemodul gemäß einem der Ansprüche 1 bis 6, wobei das Isolationsmaterial (410) eines der folgenden Materialien ist: ein gefülltes oder ungefülltes Epoxid, vorimprägnierte Verbundfasern, ein Laminat, ein duroplastisches oder thermoplastisches Material.
  8. Chipgehäusemodul gemäß einem der Ansprüche 1 bis 7, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) eine elektrisch leitfähige Dünnfilmschicht (530a, 530b) aufweist.
  9. Chipgehäusemodul gemäß einem der Ansprüche 1 bis 8, wobei das Isolationsmaterial (410) mindestens eine laterale Seitenwand (522) aufweist, die zum Tragen der mindestens einen Schicht (528a, 528b, 530a, 530b) zwischen der ersten (512) und der zweiten Oberfläche (514) des Isolationsmaterials (410) ausgebildet ist.
  10. Chipgehäusemodul gemäß Anspruch 9, wobei die mindestens eine laterale Seitenwand (522) einen schiefen Winkel mit der ersten (512) oder zweiten Oberfläche (514) des Isolationsmaterials (410) bildet.
  11. Chipgehäusemodul gemäß Anspruch 9 oder 10, wobei die laterale Seitenwand (522) einen Teil mindestens eines Kanalbereichs (538), der sich zwischen der ersten (512) und der zweiten Oberfläche (514) des Isolationsmaterials (410) erstreckt, bildet, wobei sich ein Durchmesser des Kanalbereichs (538) von der zweiten Oberfläche (514) hin zur ersten Oberfläche (512) des Isolationsmaterials (410) vergrößert.
  12. Chipgehäusemodul gemäß einem der Ansprüche 9 bis 11, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) so eingerichtet ist, dass sie parallel zu der mindestens einen Seitenwand (522) liegt.
  13. Chipgehäusemodul gemäß einem der Ansprüche 9 bis 12, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b), die mit der ersten Chipseite (520) verbunden ist, einen Teil einer Mehrfachschichtverbindung, die sich zwischen der ersten (512) und der zweiten Oberfläche (514) des Isolationsmaterials (410) erstreckt, bildet.
  14. Chipgehäusemodul gemäß Anspruch 11, wobei die Dünnfilmpassivierungsschicht (528a, 528b) über mindestens einer Seitenwand (522) des Kanalbereichs (538) ausgebildet ist.
  15. Chipgehäusemodul gemäß Anspruch 8 oder 14, sofern rückbezogen auf Anspruch 8, wobei die elektrisch leitfähige Dünnfilmschicht (530a, 530b) auf der Dünnfilmpassivierungsschicht (528a, 528b) ausgebildet ist.
  16. Chipgehäusemodul gemäß Anspruch 15, wobei die elektrisch leitfähige Dünnfilmschicht (530a, 530b) als eine Umverdrahtungsschicht eingerichtet ist.
  17. Chipgehäusemodul gemäß einem der Ansprüche 13 bis 16, wobei die Mehrschichtverbindung einen Füllstoff (532) aufweist.
  18. Chipgehäusemodul gemäß Anspruch 17, wobei der Füllstoff eine Formmasse ist.
  19. Chipgehäusemodul gemäß einem der Ansprüche 8 bis 18, wobei die erste Seite (520) des Chips (406) zumindest einen Teil einer Wafervorderseite aufweist.
  20. Chipgehäusemodul gemäß einem der Ansprüche 1 bis 19, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) über der ersten Oberfläche (512) des Isolationsmaterials (410) ausgebildet ist.
  21. Gehäuse-auf-Gehäuse-Stapel, wobei ein Chipgehäusemodul gemäß einem der Ansprüche 1 bis 20 einen Teil des Gehäuse-auf-Gehäuse-Stapels bildet.
  22. Verfahren zum Bilden eines Chipgehäusemoduls, aufweisend: - Ausbilden von mindestens einer Seitenwand (522) durch ein Isolationsmaterial (410), wobei das Isolationsmaterial (410) einen Chip (406) auf mindestens einer Seite bedeckt, wobei das Isolationsmaterial (410) eine erste Oberfläche (512) aufweist, die einer ersten Seite (520) des Chips (406) naheliegt, und wobei das Isolationsmaterial (410) eine zweite Oberfläche (514) aufweist, die in eine entgegengesetzte Richtung zur ersten Oberfläche (512) zeigt, wobei die Seitenwand (522) einen schiefen Winkel mit der ersten Oberfläche (512) des Isolationsmaterials (410) bildet, wobei die Seitenwand (522) eine direkte Sichtverbindung zu einer durch die mindestens eine Seitenwand (522) definierten Öffnung (534) an der ersten Oberfläche (512) aufweist; und - Abscheiden, in einem einzigen Schritt, von mindestens einer Schicht (528a, 528b, 530a, 530b), so dass diese in Verbindung mit der ersten Chipseite (520) steht und über der mindestens einen Seitenwand (522) abgeschieden wird, wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) sich von der ersten Chipseite (520) bis zu der zweiten Oberfläche (514) des Isolationsmaterials (410) hin erstreckt und wobei die mindestens eine Schicht (528a, 528b, 530a, 530b) eine sich von der ersten Chipseite (520) zu der zweiten Oberfläche (514) des Isolationsmaterials (410) hin erstreckende Dünnfilmpassivierungsschicht (528a, 528b) aufweist; wobei das Isolationsmaterial (410) den Chip (406) umgibt, ausgenommen auf zumindest einem Teil der ersten Seite (520) des Chips (406) und wobei die erste Oberfläche (512) des Isolationsmaterials (410) in die gleiche Richtung wie die erste Seite (520) des Chips (406) zeigt.
DE102012103784.1A 2011-04-29 2012-04-30 Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls Active DE102012103784B4 (de)

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US13/097,127 2011-04-29

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610286B2 (en) * 2011-12-08 2013-12-17 Stats Chippac, Ltd. Semiconductor device and method of forming thick encapsulant for stiffness with recesses for stress relief in Fo-WLCSP
WO2013089754A1 (en) * 2011-12-15 2013-06-20 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (bbul) packages
US8980687B2 (en) * 2012-02-08 2015-03-17 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9406552B2 (en) * 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US9318404B2 (en) * 2013-02-05 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming stress relieving vias for improved fan-out WLCSP package
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9318405B2 (en) * 2014-05-01 2016-04-19 Qualcomm Incorporated Wafer level package without sidewall cracking
JP6242763B2 (ja) * 2014-07-18 2017-12-06 Ｔｏｗａ株式会社 電子部品パッケージの製造方法
US9627285B2 (en) * 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
CN104485320A (zh) * 2014-12-30 2015-04-01 华天科技（西安）有限公司 一种有垂直通孔的埋入式传感芯片封装结构及其制备方法
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
KR20170044919A (ko) * 2015-10-16 2017-04-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20210193594A1 (en) * 2019-12-19 2021-06-24 Intel Corporation Stress relief die implementation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050046002A1 (en) 2003-08-26 2005-03-03 Kang-Wook Lee Chip stack package and manufacturing method thereof
DE102005006280B4 (de) 2005-02-10 2006-11-16 Infineon Technologies Ag Halbleiterbauteil mit einem Durchkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
DE10319538B4 (de) 2003-04-30 2008-01-17 Qimonda Ag Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
US20080169548A1 (en) 2007-01-16 2008-07-17 Samsung Electronics Co., Ltd Semiconductor package having a semiconductor chip in a substrate and method of fabricating the same
US7420128B2 (en) 2004-08-02 2008-09-02 Shinko Electric Industries Co., Ltd. Electronic component embedded substrate and method for manufacturing the same
DE102008036561A1 (de) 2007-08-10 2009-02-12 Samsung Electronics Co., Ltd., Suwon Halbleiterbauelementpackung, Herstellungsverfahren und System
US7589410B2 (en) 2007-06-18 2009-09-15 Hynix Semiconductor Inc. Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package
US20100246141A1 (en) 2009-03-31 2010-09-30 Hong Kong Applied Science and Technology Research Institute Co. Ltd. (ASTRI) Electronic package and method of fabrication thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP4052955B2 (ja) * 2003-02-06 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7180149B2 (en) * 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
DE102004041889B4 (de) * 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
US20060131283A1 (en) 2004-12-17 2006-06-22 Lsi Logic Corporation Method and apparatus for forming angled vias in an integrated circuit package substrate
TWI284976B (en) * 2005-11-14 2007-08-01 Via Tech Inc Package, package module and manufacturing method of the package
TW200805682A (en) * 2006-07-07 2008-01-16 Advanced Semiconductor Eng Method for encapsulating sensor chips
DE102006058068B4 (de) * 2006-12-07 2018-04-05 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
US7919410B2 (en) * 2007-03-14 2011-04-05 Aptina Imaging Corporation Packaging methods for imager devices
TWI330868B (en) * 2007-04-13 2010-09-21 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
US7858440B2 (en) 2007-09-21 2010-12-28 Infineon Technologies Ag Stacked semiconductor chips
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
US20090166843A1 (en) 2007-12-27 2009-07-02 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
KR101501739B1 (ko) * 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US20090294949A1 (en) 2008-05-30 2009-12-03 Infineon Technologies Ag Molded semiconductor device
US7910404B2 (en) 2008-09-05 2011-03-22 Infineon Technologies Ag Method of manufacturing a stacked die module
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US8766422B2 (en) * 2010-12-30 2014-07-01 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating
US8617987B2 (en) * 2010-12-30 2013-12-31 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10319538B4 (de) 2003-04-30 2008-01-17 Qimonda Ag Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
US20050046002A1 (en) 2003-08-26 2005-03-03 Kang-Wook Lee Chip stack package and manufacturing method thereof
US7420128B2 (en) 2004-08-02 2008-09-02 Shinko Electric Industries Co., Ltd. Electronic component embedded substrate and method for manufacturing the same
DE102005006280B4 (de) 2005-02-10 2006-11-16 Infineon Technologies Ag Halbleiterbauteil mit einem Durchkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
US20080169548A1 (en) 2007-01-16 2008-07-17 Samsung Electronics Co., Ltd Semiconductor package having a semiconductor chip in a substrate and method of fabricating the same
US7589410B2 (en) 2007-06-18 2009-09-15 Hynix Semiconductor Inc. Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package
DE102008036561A1 (de) 2007-08-10 2009-02-12 Samsung Electronics Co., Ltd., Suwon Halbleiterbauelementpackung, Herstellungsverfahren und System
US20100246141A1 (en) 2009-03-31 2010-09-30 Hong Kong Applied Science and Technology Research Institute Co. Ltd. (ASTRI) Electronic package and method of fabrication thereof

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