DE10319538B4 - Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit:
einem ersten Halbleitersubstrat (10) und einem zweiten Halbleitersubstrat (10'), die jeweils eine erste Chipoberfläche (12) aufweisen und mit der ersten Chipoberfläche (12) einander zuweisend angeordnet sind,
mindestens einer ersten und einer zweiten Umverdrahtungseinrichtung (11) auf der ersten Chipoberfläche (12) des ersten Halbleitersubstrats (10) und mindestens einer weiteren Umverdrahtungseinrichtung (11) auf der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10'),
einer sich verjüngenden durchgehenden Öffnung (15) in dem ersten Halbleitersubstrat (10), die sich von einer der ersten Chipoberfläche (12) gegenüberliegenden Oberfläche (17) des ersten Halbleitersubstrats (10) bis zu der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10') erstreckt,
mindestens einer dritten Umverdrahtungseinrichtung (19') auf der zweiten Oberfläche (17) des ersten Halbleitersubstrats (10) und einer ersten strukturierten Metallisierung (19) auf den Seitenflächen (16) der durchgehenden Öffnung (15) zur separaten Kontaktierung der ersten und mindestens der zweiten Umverdrahtungseinrichtung (11),
einer Passivierung (23) auf der dritten Umverdrahtungseinrichtung (19') und...

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitereinrichtung, und insbesondere ein vertikales Multi-Chip-Modul und ein Verfahren zur Herstellung eines solchen Multi-Chip-Moduls.
  • Um den steigenden Anforderungen an integrierte Schaltungen gerecht zu werden, sind heutzutage Chip-Stapel, d.h. vertikale Multi-Chip-Module, verfügbar. Solche vertikalen Multi-Chip-Module werden gemäß 14A, 14B, 14C durch das Stapeln von einzelnen Chips bzw. Halbleitersubstraten 10 auf einem Leiterbahnsubstrat 100 erzeugt. Auf den Chips bzw. Halbleitersubstraten 10 ist typischerweise eine Umverdrahtungseinrichtung 101 vorgesehen, welche beispielsweise mittels Dünnschichttechnik auf Wafer-Level aufgebracht wurde.
  • Die Kontaktierung der Chips 10 im Stapel kann dabei entweder über die Chipkanten oder mittels Chipinterner Durchführungen, d.h. Inner Chip Via erfolgen. Eine Kontaktierung über die Chipkante kann beispielsweise über Bonddrähte 102 zwischen der Umverdrahtungslage 101 auf dem Chip 10 und dem – Leiterbahnsubstrat 100 bereitgestellt werden. Bei einer Kontaktierung durch den Chip 10 wird in das Halbleitersubstrat 10 des Chips ein Durchgang (in 14A, 14B, 14C nicht dargestellt), d.h. ein Via, z.Bsp. trocken – oder nasschemisch geätzt. Ein solches Via wird daraufhin passiviert und anschließend wird das gesamte Via metallisiert, ähnlich einem Kontaktstift von einer Ebene auf eine weitere Ebene.
  • Ein Nachteil dieses Verfahrens liegt darin begründet, dass pro Durchgangsloch nur eine einzige Durchkontaktierung, d.h. eine Informationsleitung geführt werden kann. Dies führt in der Praxis zu Einschränkungen, da aus Platz-, Kosten- oder Design-Gründen oft nicht beliebig viele Vias innerhalb eines Chips 10 geätzt werden können. Zum Beispiel ist bei einem konventionellen DRAM-Speicherchip die gesamte Chipfläche mit Strukturen versehen. Deshalb bestehen nur wenige Möglichkeiten, Vias unterzubringen. Ein höherer Bedarf an separaten Informationsleitungen, welche durch den Chip zu führen sind, besteht jedoch.
  • Darüber hinaus tritt der Fall auf, dass gleiche Chips mit gleichem Via-Layout gestapelt werden sollen, ohne dass in den zugehörigen Nachbarchips alle Vias zur Kontaktierung gebracht werden. Ein Beispiel hierfür ist ebenfalls im Bereich von DRAM-Speicherchips zu finden, bei welchen ein konventionelles Stapeln gleicher Chips zum Kurzschließen der Chipselect-Kontakte führt. Eine Folge davon ist, dass die Unterscheidungsfunktion der einzelnen Chips beim Aktivieren nicht möglich ist, d.h. dass die verschiedenen Ebenen des Chipstapels nicht separat angesprochen werden können.
  • Die WO 96/13062 A1 beschreibt eine Halbleitervorrichtung mit gestapelten Halbleitern und geschnittenen Wafern. In jedem der Wafer ist eine durchgehende V-förmige Öffnung eingebracht. Die Seitenwände der Öffnung sind mit einem elektrisch leitfähigen Material bedeckt, das sich durch die durchgehende Öffnung bis auf die Waferoberfläche fortsetzt, um einen leitfähigen Anschluss, insbesondere auch mit mehr als einer Leitung, zu bilden.
  • Die WO 99/08318 A1 beschreibt ein Verfahren zum Bilden einer Verbindung zwischen einem oberen Teil und einem unteren Teil einer mikroelektronischen Struktur. Auf den Seitenflächen eines durchgehenden Vias wird ein organisches Isolationsmateri al und nachfolgend eine leitfähige Beschichtung aufgebracht. Das Aufbringen der isolierenden Schicht und der leitfähigen Schicht kann mehrfach wiederholt werden.
  • Die US 4,897,708 beschreibt eine Waferanordnung aus einer Mehrzahl von aufeinander gestapelten Wafern. Durchgehende Öffnungen in den Wafern sind mit einem flüssigen, leitfähigen Material gefüllt, um eine durchgehende Verbindung aller Wafer zu realisieren.
  • Es ist deshalb Aufgabe der vorliegenden Erfindung eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitereinrichtung bereitzustellen, durch welche mehr als eine Informationsleitung durch eine Ausnehmung bzw. Öffnung, d.h. Via, in einem Halbleitersubstrat ermöglicht wird.
  • Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleitervorrichtung und durch das Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 3 gelöst.
  • Die vorliegende Erfindung greift die Idee auf, eine durchgängige Ausnehmung mit einer sich verjüngenden Via-Wand vorzusehen, welche als Unterlage für die Leitungsführung von Chiprückseite zu Chipvorderseite mit mehr als einer Leitung pro Via dient.
  • In der vorliegenden Erfindung wird das eingangs erwähnt Problem insbesondere dadurch gelöst, dass eine Halbleitervorrichtung bereitgestellt wird mit:
    einem ersten Halbleitersubstrat und einem zweiten Halbleitersubstrat, die jeweils eine erste Chipoberfläche aufweisen und mit der ersten Chipoberfläche einander zuweisend angeordnet sind,
    mindestens einer ersten und einer zweiten Umverdrahtungseinrichtung auf der ersten Chipoberfläche des ersten Halbleitersubstrats und mindestens einer weiteren Umverdrahtungseinrichtung auf der ersten Chipoberfläche des zweiten Halbleitersubstrats,
    einer sich verjüngenden durchgehenden Öffnung in dem ersten Halbleitersubstrat, die sich von einer der ersten Chipoberfläche gegenüberliegenden Oberfläche des ersten Halbleitersubstrats bis zu der ersten Chipoberfläche des zweiten Halbleitersubstrats erstreckt,
    mindestens einer dritten Umverdrahtungseinrichtung auf der zweiten Oberfläche des ersten Halbleitersubstrats und einer ersten strukturierten Metallisierung auf den Seitenflächen der durchgehenden Öffnung zur separaten Kontaktierung der ersten und mindestens der zweiten Umverdrahtungseinrichtung, einer Passivierung auf der dritten Umverdrahtungseinrichtung und der ersten strukturierten Metallisierung und
    mindestens einer vierten Umverdrahtungseinrichtung auf der zweiten Oberfläche und einer zweiten strukturierten Metallisierung auf der Passivierung in der durchgehenden Öffnung zur separaten Kontaktierung der weiteren Umverdrahtungseinrichtung auf der ersten Chipoberfläche des zweiten Halbleitersubstrats.
  • Gemäß einer bevorzugten Weiterbildung ist das erste Halbleitersubstrat über eine mechanische Verbindungseinrichtung mit dem zweiten Halbleitersubstrat verbunden, und weist vorzugsweise eine ebenfalls durchgängige V-förmige oder kegelförmige Öffnung auf, auf deren Seitenwänden mindestens eine strukturierte Metallisierung vorgesehen ist.
  • Gemäß einer weiteren bevorzugen Weiterbildung wird die Öffnung mit einer Lasereinrichtung und/oder in einem Plasmaschritt und/oder in einem nasschemischen Ätzschritt ggf. in einem seriellen Abtragverfahren gebildet.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird vor dem Aufbringen der strukturierten Metallisierung und der dritten und vierten Umverdrahtungseinrichtung eine Passivierung, vorzugsweise aus Parylenen, insbesondere in einem Plasma CVD-Schritt, aufgebracht.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die strukturierte Metallisierung und die dritte und vierte Umverdrahtungseinrichtung durch einen Sputter-Prozess und/oder einen elektrochemischen Abscheidungsprozess aufgebracht. Gegebenenfalls werden zuvor Kontaktöffnungen in der Passivierungsschicht erzeugt (z.B. durch trocken oder nasschemisches Ätzen oder durch Laserabtrag)
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die strukturierte Metallisierung und die dritte und vierte Umverdrahtungseinrichtung mittels eines photolithographischen Prozesses, vorzugsweise unter Einsatz von elektrisch abscheidbarem Photolack und/oder nicht elektrischer Abscheidung.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1A bis 5 jeweils eine schematische Querschnittsansicht einer Halbleitervorrichtung zur Erläuterung des Herstellungsverfahrens zur Erläuterung der vorliegenden Erfindung, wobei 1B eine Unteransicht der Anordnung gemäß 1A darstellt;
  • 6 bis 13 jeweils eine schematische Querschnittsansicht einer Halbleitervorrichtung zur Erläuterung der Herstellung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 14A bis 14C jeweils eine schematische Querschnittsansicht einer bekannten Halbleiteranordnung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • In 1A ist ein Halbleitersubstrat 10 mit einer ersten und zweiten Kontakt- und/oder Umverdrahtungseinrichtung 11 dargestellt. Die Kontakt- und/oder Umverdrahtungseinrichtung 11 wird auf einer ersten Chipoberfläche 12 auf einer Chippassivierung 13 abgeschieden und strukturiert. Die Umverdrahtungseinrichtung 11, beispielsweise auf der Chipvorderseite 12, besteht aus einer Metallisierung z.B. aus Au, Cu, Al. Sie ist gemäß 1A, 1B aus zwei separaten Abschnitten gebildet. Mit dem Halbleitersubstrat 10, d.h. einem Anschlussbereich (nicht dargestellt) des Halbleitersubstrats 10 ist die Kontakt- und/oder Umverdrahtungseinrichtung 11 verbunden.
  • Über der Kontakt- und/oder Umverdrahtungseinrichtung 11 ist eine Abdeckschicht 14 z.B. aus einem Polymer oder einem Polyimid aufgebracht.
  • In 1B ist die Anordnung gemäß 1A in Unteransicht dargestellt, wobei zwei kopfseitig aneinander spiegelsymmetrisch angrenzende T-Kontakt- und/oder Umverdrahtungseinrichtungselemente 11 auf der Chippassivierung 13 dargestellt sind.
  • Gemäß 2 ist eine sich verjüngende, insbesondere V-förmige oder kegelstumpfförmige oder konische Ausnehmung 15 bzw. Öffnung in dem Halbleitersubstrat 10 mit schrägen Seitenwänden 16 gebildet. Die Seitenwände 16 weisen einen Winkel zur ersten Chipoberfläche 12 zwischen 0 und 90 Grad, vorzugsweise zwischen 20 und 70 Grad auf. Der V-förmige Querschnitt gemäß 2 wird vorzugsweise mit einer Lasereinrichtung und/oder in einem Plasmaprozess und/oder einem nasschemischen Verfahrensschritt ggf. in einem seriellen Abtragverfahren erzeugt. An der Metallisierung der Umverdrahtungseinrichtung 11 wird der Abtrag der Ausnehmung 15 selektiv gestoppt. Auf diese Weise ist die Kontakt- und/oder Umverdrahtungseinrichtung 11 von der zweiten Oberfläche 17 des Halbleitersubstrats 10 durch die V-förmige Ausnehmung 15 erreichbar. Die zweite Oberfläche 17 des Halbleitersubstrats 10 liegt der ersten Oberfläche 12 gegenüber, d.h. wenn eine Seite die Chipvorderseite ist, bildet die andere Seite die Chiprückseite.
  • 3 zeigt die Anordnung gemäß 2 nach dem Aufbringen einer Passivierung 18 auf die zweite Oberfläche 17 inklusive der Seitenwände 16 der Ausnehmung 15 sowie der Umverdrahtungseinrichtung 11. Als Passivierungsmaterial eignet sich hierbei insbesondere Plasma CVD oder auch eine Parylenen-Beschichtung.
  • In 4 ist die Anordnung gemäß 3 nach einem entfernen der Passivierung 18 im Bereich der Umverdrahtungseinrich tung 11 entfernt, um diese von der zweiten Oberfläche 17 her elektrisch kontaktieren zu können. Dazu kann ein Photolithographischer Prozess mit anschließender trocken- oder nasschemischer Ätzung oder eine lokale Laserabtragung eingesetzt werden.
  • In weiteren Prozessschritten wird daraufhin gemäß 5 eine strukturierte Metallisierung 19 von der zweiten Oberfläche 17 des Halbleitersubstrats 10 her aufgebracht. Die Metallisierung 19 kontaktiert mit einem Abschnitt einen entsprechenden Abschnitt der Kontakt- und/oder Umverdrahtungseinrichtung 11 und mit einem weiteren Abschnitt einen entsprechend davon getrennten Abschnitt der Kontakt- und/oder Umverdrahtungseinrichtung 11. Die zwei gemäß 5 dargestellten Stränge der Metallisierung 19 laufen dann getrennt die schrägen entsprechenden Seitenwände 16 der Ausnehmung 15 bis zu einem ebenen Abschnitt parallel zur Oberfläche 17 des Halbleitersubstrats 10. Es erfolgt somit eine Metallisierung der Chiprückseite 17 und der Via Seitenwände 16 nach Aufbringen einer Passivierung 18 mit strukturierten Leiterbahnen. Auf diese Weise wird eine dritte und vierte Umverdrahtungseinrichtung 19', 19'' auf der passivierten zweiten Oberfläche 17 des Halbleitersubstrats 10 gebildet. So kann mehr als eine Kontaktleitung an der Via Wand 16 von der Chiprückseite 17 auf die Chipvorderseite 12 geführt werden.
  • Bei einer solchen V-förmigen Via-Öffnung 15 besteht die Möglichkeit, konventionelle Verfahren der Metallisierung wie Sputtern und/oder Galvanisieren einzusetzen, da durch die V-förmige Öffnung bei einem entsprechenden Aspektverhältnis eine gute Metallablagerung möglich ist. Das Aufbringen der Passivierung 18 strukturierter Metallisierungen 19 kann bei Bedarf wiederholt werden, um die Anzahl der Leitungen pro Via zu erhöhen. D.h. Leitungsstapel (nicht dargestellt) zur Kontaktierung separater Kontakt- und/oder Umverdrahtungseinrichtungen 11 auf der Chipvorderseite 12 sind möglich. Zur Strukturerzeugung von Reliefstrukturen gemäß der vorliegenden Er findung mit der Ausnehmung 15 eignet sich die Aufbringung des Photolackes für einen nachfolgenden photolithographischen Schritt mittels elektrischer Photolackabscheidung ähnlich der Galvanik oder durch electroless Plating. Diese Verfahren ermöglichen gleiche Photolackdicken trotz der Reliefstruktur. Eine darauf abgestimmte Abstandslithographie erlaubt eine entsprechend strukturgetreue Belichtung der schrägen Via Wände 16.
  • In den nachfolgenden 6 bis 13 wird die vorliegende Erfindung gemäß einer Ausführungsform auf einen Chipstapel angewandt. In 6 ist ein erstes Halbleitersubstrat 10 und ein zweites Halbleitersubstrat 10' physisch getrennt voneinander dargestellt. Auf der ersten Halbleitereinrichtung 10 ist mittig eine Kontakteinrichtung 11, z.B. ein Metall-Pad aufgebracht. Das Kontakt-Pad 11 ist lateral von einer Passivierung 13 umgeben, welche eine erste Oberfläche 12 des Halbleitersubstrats 10 zusammen mit dem Kontakt-Pad 11 bedeckt. Die zweite Halbleitereinrichtung 10' verfügt ebenfalls über eine Kontakteinrichtung 11 und eine Passivierung 13 auf einer ersten Oberfläche 12. Außerdem ist eine Verbindungsschicht 20 über die Kontakteinrichtung 11 und die Passivierung 13 der zweiten Halbleitereinrichtung 10' aufgebracht.
  • In 7 ist die Anordnung gemäß 6 nach dem Ausrichten und Verbinden des ersten und zweiten Halbleitersubstrats 10, 10' z.B. jeweils einem Wafer (Wafer Alignment) dargestellt. Beide erste Oberflächen 12 des ersten und zweiten Halbleitersubstrats 10, 10' weisen dabei zueinander. Alternativ können auch jeweils einzelne Halbleitersubstrate 10 (einzelne Chips) auf einen größeren Verbund von Halbleitersubstraten 10' (Wafer) aufeinander ausgerichtet und gestapelt werden.
  • Daraufhin wird gemäß 8 in die erste Halbleitereinrichtung 10 wie im vorangehenden beschrieben eine sich verjüngende, vorzugsweise V-förmige oder kegelstumpfförmige, Ausneh mung 15 bzw. Öffnung im ersten Halbleitersubstrat 10 gebildet.
  • Gemäß 9 ist in dem Chipstapel gemäß 8 eine weitere sich verjüngende, insbesondere V-förmige oder kegelstumpfförmige Ausnehmung 21 bzw. Öffnung in der mechanischen Verbindungseinrichtung 20 erzeugt worden. Auch der zweite Kontaktgraben 21 weist vorzugsweise schräge Seitenwände 22 auf und wird gemäß der ersten Ausnehmung 15 wie oben beschrieben erzeugt.
  • Daraufhin wird gemäß 10 eine Passivierung 18 auf die zweite Oberfläche 17 einschließlich der Seitenwand 16 der ersten Ausnehmung 15 und der Seitenwand 22 der zweiten Ausnehmung 21 auf den Chipverbund gemäß 9 aufgebracht.
  • Danach wird gemäß 11 beispielsweise an einer Seitenwand 22 der zweiten Ausnehmung 21 in der Verbindungsschicht 20 zwischen der ersten und zweiten Halbleitereinrichtung 10, 10' lokal die Passivierung 18 entfernt. Eine solche lokale Öffnung der Passivierung ist beispielsweise durch eine Photolithographische Strukturierung und einen selektiven nachfolgenden Ätzschritt bzw. eine selektive Beschichtung der Passivierungsschicht 18 generierbar. Außerdem kann eine derartige lokale Öffnung der Passivierung 18 mittels einer Laserstrukturierung oder ähnlicher serieller Abtragverfahren erzeugt werden.
  • Die Anordnung gemäß 12 zeigt die Anordnung gemäß 11 jedoch mit einer aufgebrachten strukturierten Metallisierung 19 mit zwei Zweigen. Der linke Zweig kontaktiert die Kontakteinrichtung 11 des zweiten Halbleitersubstrats 10', wohingegen der rechte Zweig der strukturierten Metallisierung 19 die Kontakteinrichtung 11 an der Oberfläche 12 des ersten Halbleitersubstrats 10 kontaktiert. Somit wird eine separate Kontaktverbindung für die beiden Kontakt-Pads 11 der ersten und zweiten Halbleitereinrichtung 10, 10' in horizontaler An ordnung auf der zweiten Oberfläche 17 der ersten Halbleitereinrichtung 10 erzeugt. Die separaten Metallisierungsabschnitte 19 sind an der zweiten Oberfläche 17 der ersten Halbleitereinrichtung 10 als Umverdrahtungseinrichtung 19', 19'' nebeneinander angeordnet und horizontal voneinander getrennt.
  • 13 zeigt nun eine Ausführungsform der Erfindung auf Basis der Anordnung gemäß 10. In der Konfiguration nach 13 ist die Kontakteinrichtung 11 an der ersten Oberfläche 12 der ersten Halbleitereinrichtung 10 mit einer ersten Metallisierung 19 kontaktiert und an die zweite Oberfläche 17 der ersten Halbleitereinrichtung 10 als Umverdrahtungseinrichtung 19' geführt. Darüber ist eine zweite strukturierte Passierung 23 aufgebracht, welche die erste Metallisierung 19 zumindest von einer zweiten Metallisierung 24 direkt isoliert. Die erste strukturierte Metallisierung 19 kontaktiert dabei die Kontakteinrichtung 11 an der ersten Oberfläche 12 der ersten Halbleitereinrichtung 10 und stellt an der zweiten Oberfläche 17 der ersten Halbleitereinrichtung 10 eine entsprechende Umverdrahtungseinrichtung 19' bereit. Die zweite davon isolierte, strukturierte Metallisierung 24 ist über eine Öffnung in der zweiten Passivierung 23 mit der Kontakteinrichtung 11 der zweiten Halbleitereinrichtung 10' verbunden und an die zweite Oberfläche 17 der ersten Halbleitereinrichtung 10 als weitere Umverdrahtungseinrichtung 19'' geführt.
  • Auf diese Weise werden für beide Kontakteinrichtungen 11 der ersten und zweiten Halbleitereinrichtung 10, 10' separate Umverdrahtungseinrichtungen 19, 19', 19'' in vertikaler Anordnung, durch die zweite Passivierungsschicht 23 getrennt, erzeugt. Die separaten Umverdrahtungseinrichtungen 19', 19'' sind dabei übereinander angeordnet und vertikal voneinander getrennt. Hier, wie auch in 12 kann die Erzeugung der separaten Umverdrahtungseinrichtungen 19', 19'' für die Kontakteinrichtungen 11 der ersten und zweiten Halbleiterein richtung 10, 10' durch Laserstrukturierung oder ähnliche serielle Abtragverfahren erzeugt werden.
  • So sind insbesondere mehr als zwei Kontakt-Pads bzw. Kontakteinrichtungen von gestapelten Chips über eine erfindungsgemäße sich verjüngende Öffnung generierbar, da durch selektive Abtragverfahren und photolithographische Strukturierungsschritte auch in der Zeichenebene weitere separate Leiterbahnen an den Seitenwänden der Ausnehmung erzeugbar sind. Außerdem sind die offenbarten Materialien beispielhaft zu sehen. Darüber hinaus sind neben selektiven Laserabtragverfahren auch trocken- und nasschemische Ätzschritte zur selektiven Strukturierung möglich.

Claims (8)

  1. Halbleitervorrichtung mit: einem ersten Halbleitersubstrat (10) und einem zweiten Halbleitersubstrat (10'), die jeweils eine erste Chipoberfläche (12) aufweisen und mit der ersten Chipoberfläche (12) einander zuweisend angeordnet sind, mindestens einer ersten und einer zweiten Umverdrahtungseinrichtung (11) auf der ersten Chipoberfläche (12) des ersten Halbleitersubstrats (10) und mindestens einer weiteren Umverdrahtungseinrichtung (11) auf der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10'), einer sich verjüngenden durchgehenden Öffnung (15) in dem ersten Halbleitersubstrat (10), die sich von einer der ersten Chipoberfläche (12) gegenüberliegenden Oberfläche (17) des ersten Halbleitersubstrats (10) bis zu der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10') erstreckt, mindestens einer dritten Umverdrahtungseinrichtung (19') auf der zweiten Oberfläche (17) des ersten Halbleitersubstrats (10) und einer ersten strukturierten Metallisierung (19) auf den Seitenflächen (16) der durchgehenden Öffnung (15) zur separaten Kontaktierung der ersten und mindestens der zweiten Umverdrahtungseinrichtung (11), einer Passivierung (23) auf der dritten Umverdrahtungseinrichtung (19') und der ersten strukturierten Metallisierung (19) und mindestens einer vierten Umverdrahtungseinrichtung (19'') auf der zweiten Oberfläche (17) und einer zweiten strukturierten Metallisierung (24) auf der Passivierung (23) in der durchgehenden Öffnung (15) zur separaten Kontaktierung der weiteren Umverdrahtungseinrichtung (11) auf der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10').
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das erste Halbleitersubstrat (10) über eine mechanische Verbindungseinrichtung (20) mit dem zweiten Halbleitersubstrat (10') verbunden ist und vorzugsweise eine ebenfalls durchgängige sich verjüngende, vorzugsweise v-förmige oder kegelförmige Öffnung (21) aufweist, auf deren Seitenwänden (22) mindestens eine strukturierte Metallisierung (19, 24) vorgesehen ist.
  3. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten: Bereitstellen eines ersten Halbleitersubstrats (10) mit einer ersten Chipoberfläche (12), die mindesten eine erste und eine zweite Umverdrahtungseinrichtung (11) aufweist; Bereitstellen eines zweiten Halbleitersubstrats (10') mit einer ersten Chipoberfläche (12), die mindestens eine weitere Umverdrahtungseinrichtung (11) aufweist; Anordnen des ersten und zweiten Halbleitersubstrats (10, 10') mit den jeweils ersten Chipoberflächen (12) einander zuweisend, Bilden einer sich verjüngenden Öffnung (15) in dem ersten Halbleitersubstrat (10) von einer der ersten Chipoberfläche (12) gegenüberliegenden Oberfläche (17) des ersten Halbleitersub strats (10) bis zu der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10'), Aufbringen mindestens einer dritten Umverdrahtungseinrichtung (19') auf der zweiten Oberfläche (17) des ersten Halbleitersubstrats (10) und einer ersten strukturierten Metallisierung (19) auf den Seitenflächen (16) der durchgehenden Öffnung (15) zur separaten Kontaktierung der ersten und mindestens der zweiten Umverdrahtungseinrichtung (11), Aufbringen einer Passivierung (23) auf der dritten Umverdrahtungseinrichtung (19') und der ersten strukturierten Metallisierung (19) und Aufbringen mindestens einer vierten Umverdrahtungseinrichtung (19'') auf der zweiten Oberfläche (17) und einer zweiten strukturierten Metallisierung (24) auf der Passivierung (23) in der durchgehenden Öffnung (15) zur separaten Kontaktierung der weiteren Umverdrahtungseinrichtung (11) auf der ersten Chipoberfläche (12) des zweiten Halbleitersubstrats (10').
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die durchgehende Öffnung (15) mit einer Lasereinrichtung und/oder in einem Plasma-Schritt und/oder in einem nasschemischen Ätzschritt gegebenenfalls in einem seriellen Abtragverfahren gebildet wird.
  5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass das Aufbringen der strukturierten Metallisierung (19) auf den Seitenwänden (16) der durchgehenden Öffnung (15) in einem Plasma-CVD-Schritt aufgebracht wird.
  6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die strukturierte Metallisierung (19) auf den Seitenwänden (16) der durchgehenden Öffnung (15) und die dritte und vierte Umverdrahtungseinrichtung (19', 19'') durch einen Sputterprozess und/oder einen elektrochemischen Abscheidungsprozess aufgebracht werden.
  7. Verfahren nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass die strukturierte Metallisierung (19) und die dritte und vierte Umverdrahtungseinrichtung (19', 19'') mittels eines photolithographischen Prozesses strukturiert werden,
  8. Verfahren nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass das erste Halbleitersubstrat (10) über eine mechanische Verbindungseinrichtung (20) mit dem zweiten Halbleitersubstrat (10') verbunden wird, in welcher vorzugsweise eine durchgängige v-förmige oder kegelförmige Ausnehmung (21) gebildet wird, auf deren Seitenwänden (22) mindestens eine strukturierte Metallisierung (19, 24) unter Kontaktierung einer Umverdrahtungseinrichtung (11) des zweiten Halbleitersubstrats (10') aufgebracht wird.
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