DE102005026229A1 - Halbleiter-Package, das ein Neuverteilungsmuster enthält, und Verfahren zu dessen Herstellung - Google Patents
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Abstract
Ein Halbleitervorrichtungs-Package enthält ein Substrat, erste und zweite Chip-Pads, welche auf der Oberfläche des Substrats voneinander beabstandet angeordnet sind, und eine auf der Oberfläche des Substrats angeordnete Isolierschicht. Die Isolierschicht enthält eine gestufte obere Oberfläche, welche durch zumindest einen Oberflächenabschnitt zur Unterstützung einer unteren Referenzpotentialleitung sowie einen Oberflächenabschnitt zur Unterstützung einer oberen Signalleitung definiert ist, wobei eine Dicke der Isolierschicht an den Oberflächenabschnitten zur Unterstützung der unteren Referenzpotentialleitung geringer als eine Dicke der Isolierschicht an den Oberflächenabschnitten zur Unterstützung der oberen Signalleitung ist. Das Package enthält ferner eine leitende Referenzpotentialleitung, welche mit dem ersten Chip-Pad elektrisch verbunden ist und auf den Oberflächenabschnitten zur Unterstützung der unteren Referenzpotentialleitung der Isolierschicht angeordnet ist, eine leitende Signalleitung, welche mit dem zweiten Chip-Pad verbunden ist und auf den Oberflächenabschnitten zur Unterstützung der oberen Signalleitung angeordnet ist, sowie erste und zweite externe Anschlüsse, welche mit der leitenden Referenzpotentialleitung und der leitenden Signalleitung jeweils elektrisch verbunden sind.
Description
- HINTERGRUND DER ERFINDUNG
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft im allgemeinen Halbleitervorrichtungs-Packages sowie Verfahren zur Herstellung von Halbleitervorrichtungs-Packages, und insbesondere Halbleitervorrichtungs-Packages, welche Neuverteilungsmuster aufweisen, sowie Verfahren zur Herstellung von Halbleitervorrichtungs-Packages, welche Neuverteilungsmuster aufweisen.
- Im Halbleiterchip-Packaging sind Packages auf Wafer-Ebene bekannt, in welchen externe Anschlüsse, wie z.B. metallische Lötkugeln in einem Feld auf der Oberfläche eines Halbleiterchips verteilt sind. Bei der Herstellung erfolgt das Ausbilden der externen Anschlüsse auf Wafer-Ebene und der Wafer wird anschließend in getrennte Chip-Einheiten geschnitten. Im allgemeinen sind die Pads des Halbleiterchips und der externen Anschlüsse des Chip-Package nicht zueinander ausgerichtet. Dementsprechend wird ein Pad-Neuverteilungsschema (oder Umleitungsschema) gebraucht, in welchem Chip-Pads zum Verbinden mit den externen Anschlüssen des Package elektrisch neu verteilt werden.
-
1 ist eine schematische Draufsicht eines Pad-Neuverteilungsschemas, welches in einem herkömmlichen Package auf Wafer-Ebene eingesetzt wird, und die2A und2B sind Querschnittsansichten entlang der I–I'- sowie II–II'-Linien der1 . Es ist ein einzelnes Package auf Wafer-Ebene dargestellt, bei der Herstellung werden jedoch eine Vielzahl solcher Packages gleichzeitig auf einem Wafer ausgebildet und anschließend in individuelle Packages getrennt. - Kollektiv Bezug nehmend auf
1 ,2A und2B , enthält das Package auf Wafer-Ebene ein Substrat1 (z.B. einen Halbleiterchip), eine dielektrische Zwischenschicht3 , Chip-Pads5 , eine Passivierungsschicht7 , und eine untere dielektrische Schicht9 . Wie dargestellt, werden Oberflächenabschnitte der Chip-Pads5 durch die Passivierungsschicht7 und die untere dielektrische Schicht9 freigelegt. Elektrisch leitende Neuverteilungsmuster11 werden auf der unteren dielektrischen Schicht9 ausgebildet, um die Chip-Pads5 mit den entsprechenden Lötkugeln15 elektrisch zu verbinden. Die Lötkugeln15 werden in Öffnungen ausgebildet, welche in einer oberen dielektrischen Schicht13 enthalten sind, die die Neuverteilungsmuster11 und die untere dielektrische Schicht9 bedeckt. Auf diese Weise werden die Chip-Pads5 in Form des durch die Lötkugeln15 definierten Feldes elektrisch neuverteilt. - Obwohl nicht gezeigt, bestehen die Neuverteilungsmuster
11 , welche auf der unteren dielektrischen Schicht9 ausgebildet sind, aus Signalleitungen, einer Leistungsleitung und einer Masseleitung. Als solches bilden sich, in Anbetracht der dazwischen liegenden dielektrischen Schicht9 Parasitärkapazitäten zwischen diesen Leitungen und den internen Schaltkreisen (nicht gezeigt) des Chips oder Substrats1 . Diese Kapazitäten sind zu der Dicke9T der unteren dielektrischen Schicht9 umgekehrt proportional. - Um die Widerstands-/Kapazitiv- bzw. RC-Verzögerungszeit der in dem Neuverteilungsmuster enthaltenen Signalleitungen zu verringern, ist es wünschenswert, die Dicke
9T der unteren dielektrischen Schicht9 zu erhöhen, um dadurch die Parasitärkapazität zwischen den Signalleitungen und dem Substrat1 zu minimieren. Um die Störsicherheitseigenschaften zu verbessern, ist es jedoch wünschenswert, die Dicke9T der unteren dielektrischen Schicht zu vermindern, um dadurch die Parasitärkapazität zwischen den Leistungs-/Masseleitungen und dem Chip1 zu maximieren. Eine Erhöhung der Dicke9T der unteren dielektrischen Schicht9 kann ferner physikalische Belastun gen nachteilhaft erhöhen und Verwindungen des Wafers während der Herstellung des Package verursachen. - ZUSAMMENFASSUNG DER ERFINDUNG
- Entsprechend einem Aspekt der vorliegenden Erfindung ist ein Halbleitervorrichtungs-Package vorgesehen, welches ein Substrat, erste und zweite Chip-Pads, die auf einer Oberfläche des Substrats voneinander beabstandet angeordnet sind, sowie eine auf der Oberfläche des Substrats angeordnete Isolierschicht enthält. Die Isolierschicht enthält eine gestufte obere Oberfläche, welche durch zumindest einen unteren Oberflächenabschnitt, und einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als eine Dicke der Isolierschicht an dem oberen Oberflächenabschnitt ist. Das Package enthält ferner eine leitende Referenzpotentialleitung, welche mit dem ersten Chip-Pad elektrisch verbunden ist und im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist, eine leitende Signalleitung, welche mit dem zweiten Chip-Pad elektrisch verbunden ist und im wesentlichen auf dem oberen Oberflächenabschnitt angeordnet ist, sowie erste und zweite externe Anschlüsse, welche mit der leitenden Referenzpotentialleitung und der leitenden Signalleitung jeweils elektrisch verbunden sind.
- Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Halbleitervorrichtungs-Package vorgesehen, welches ein Substrat, erste, zweite, und dritte Chip-Pads, die auf einer Oberfläche des Substrats voneinander beabstandet angeordnet sind, eine auf dem Substrat angeordnete Passivierungsschicht, sowie erste, zweite und dritte Öffnungen, die über den ersten, zweiten und dritten Chip-Pads jeweils ausgerichtet sind, und eine auf der Passivierungsschicht angeordnete Isolierschicht enthält. Die Isolierschicht enthält eine gestufte obere Oberfläche, die durch zumindest (a) einen unteren Oberflächenabschnitt, (b) erste, zweite und dritte obere Oberflächenabschnitte zur Unterstützung der Anschlüsse, und (c) einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als jeweilige Dicken der Isolierschicht an dem oberen Oberflächenabschnitt und den ersten, zweiten und dritten oberen Oberflächenabschnitten zur Unterstützung der Anschlüsse ist. Das Package enthält ferner eine Leistungsplatte, welche mit dem ersten Chip-Pad elektrisch verbunden ist, und eine Masseplatte, welche mit dem zweiten Chip-Pad elektrisch verbunden ist, eine leitende Signalleitung, die mit dem dritten Chip-Pad elektrisch verbunden ist, und im wesentlichen auf dem oberen Oberflächenabschnitt der Isolierschicht angeordnet ist, sowie erste, zweite und dritte externe Anschlüsse, die jeweils auf den ersten, zweiten und dritten oberen Oberflächenabschnitten zur Unterstützung der Anschlüsse angeordnet sind. Zumindest entweder die Leistungsplatte oder die Masseplatte ist im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet, und die ersten, zweiten und dritten externen Anschlüsse sind jeweils mit der Leistungsplatte, der Masseplatte und der leitenden Signalleitung elektrisch verbunden.
- Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Halbleitervorrichtungs-Package vorgesehen, welches ein Substrat und eine Isolierschicht enthält, welche auf der Oberfläche des Substrats angeordnet sind. Die Isolierschicht enthält eine gestufte obere Oberfläche, die durch zumindest einen unteren Oberflächenabschnitt und einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als eine Dicke der Isolierschicht an dem oberen Unterstützungsoberflächenabschnitt ist. Eine leitende Referenzpotentialleitung ist im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet, und eine leitende Signalleitung ist im wesentlichen auf dem oberen Oberflächenabschnitt angeordnet.
- Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen eines Halbleitervorrichtungs-Package vorgesehen, welches das Ausbilden einer Isolierschicht auf der Oberfläche eines Substrats enthält, wobei erste und zweite Chip-Pads auf einer Oberfläche des Substrats von einander beabstandet angeordnet sind, und die Kontur einer oberen Oberfläche der Isolierschicht bilden, um eine gestufte obere Oberfläche zu erhalten, die durch zumindest einen unteren Oberflächenabschnitt, sowie einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als eine Dicke der Isolier schicht an dem oberen Oberflächenabschnitt ist. Das Verfahren enthält ferner das Ausbilden einer leitenden Referenzpotentialleitung im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht, welche mit dem ersten Chip-Pad elektrisch verbunden ist, wodurch eine leitende Signalleitung im wesentlichen auf dem oberen Oberflächenabschnitt ausgebildet wird, der mit dem zweiten Chip-Pad elektrisch verbunden ist, und erste, sowie zweite externe Anschlüsse ausgebildet werden, welche mit der leitenden Referenzpotentialleitung und der leitenden Signalleitung jeweils elektrisch verbunden sind.
- Wie anhand der ausführlichen Beschreibung und den Zeichnungen hierin ersichtlich werden wird, bedeutet der Begriff "im wesentlichen angeordnet auf", daß der darunterliegende Oberflächenabschnitt der Isolierschicht die Hauptunterstützungsoberfläche (aber nicht notwendigerweise die ausschließliche) für die entsprechende Leitung oder Platte ist.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die obigen sowie weitere Ziele und Merkmale der vorliegenden Erfindung werden anhand der folgenden ausführlichen Beschreibung mit Bezug auf die begleitenden Zeichnungen ersichtlich. Es zeigt:
-
1 eine schematische Draufsicht eines Pad-Neuverteilungsschemas, das in einem herkömmlichen Package auf Wafer-Ebene eingesetzt wird; -
2A und2B jeweilige Querschnittsansichten entlang der I–I'- und II–II'-Linien der1 ; -
3 eine Draufsicht eines Halbleiter-Package entsprechend einer Ausführungsform der vorliegenden Erfindung; -
4A und4B jeweilige Querschnittsansichten entlang der IV–IV'- und III–III'-Linien der3 ; -
5A und5B bis9A und9B Querschnittsansichten zum Beschreiben eines Verfahrens zur Herstellung eines Halbleiter-Package entsprechend einer Ausführungsform der vorliegenden Erfindung, wobei die5A ,6A ,7A ,8A und9A der Querschnittslinie IV–IV' der3 entsprechen, und die5B ,6B ,7B ,8B und9B der Querschnittslinie III–III' der3 entsprechen; -
10 und11 Querschnittsansichten zum Beschreiben eines Verfahrens des Ausbildens von Vorsprungsabschnitten einer dielektrischen Schicht entsprechend einer Ausführungsform der vorliegenden Erfindung; -
12 und13 Querschnittsansichten zum Beschreiben eines Verfahrens des Ausbildens von Vorsprungsabschnitten einer dielektrischen Schicht entsprechend einer Ausführungsform der vorliegenden Erfindung; -
14 eine Draufsicht eines Halbleiter-Package entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung; -
15 eine Querschnittsansicht entlang der V–V'-Linie der14 ; und -
16 eine Querschnittsansicht eines Halbleiter-Package entsprechend einer weiteren Ausführugsform der vorliegenden Erfindung. - AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
- Die vorliegende Erfindung wird nun anhand von bevorzugten, jedoch nicht beschränkenden Ausführungsformen der Erfindung beschrieben.
- Mit Bezug auf die
3 ,4A und4B wird im folgenden ein Halbleiter-Package entsprechend einer Ausführungsform der vorliegenden Erfindung ausführlich beschrieben. In diesen Figuren ist3 eine Draufsicht des Halbleiter-Package,4A ist eine Querschnittsansicht entlang der in3 gezeigten IV–IV'-Linie, und4B ist eine Querschnittsansicht entlang der in3 gezeigten III–III'-Linie. In dem in dieser Ausführungsform gezeigten Beispiel ist das Halbleiter-Package ein Package auf Wafer-Ebene. - Kollektiv Bezug nehmend auf
3 ,4A und4B enthält das Package auf Wafer-Ebene dieser Ausführungsform einen Halbleiterchip (oder Substrat)21 und eine dielektrische Zwischenschicht23 , welche auf der Oberfläche des Chips21 ausgebildet ist. Auf der oberen Oberfläche der dielektrischen Zwischenschicht23 ist ein Massepad25G , ein Leistungspad25P und Signalpads25S verteilt. Das Massepad25G , das Leistungspad25P und die Signalpads25S bilden auf dem Halbleiter-Package Chip-Pads. Eine Passivierungsschicht27 bedeckt die obere Oberfläche der dielektrischen Zwischenschicht23 . Wie gezeigt, enthält die Passivierungsschicht27 eine Massepadöffnung27G , welche einen oberen Oberflächenabschnitt eines Massepads25G freilegt, eine Leistungspadöffnung27P , welche einen oberen Oberflächenabschnitt des Leistungspads25P freilegt, und Signalpadöffnungen27S , welche obere Oberflächenabschnitte der Signalpads25S freilegen. - Bezugszeichen
29' bezeichnet eine untere dielektrische Schicht, welche auf der Passivierungsschicht27 ausgebildet ist. Die untere dielektrische Schicht29' ist durch einen unteren Basisabschnitt29B und einer Vielzahl von oberen Vorsprungsabschnitten definiert. Die oberen Vorsprungsabschnitte, welche eine vertikale Dicke29T aufweisen, die größer als eine vertikale Dicke29T' des unteren Basisabschnitts29B ist, enthalten einen Aufsetzvorsprungsabschnitt29GB für eine Lötkugel des Masseanschlusses, einen Aufsetzvorsprungsabschnitt29PB für eine Lötkugel des Leistungsanschlusses, Vorsprungsabschnitte29SL zur Signalleitungsunterstützung, und Aufsetzvorsprungsabschnitte29SB für Lötkugeln der Signalabschnitte. Die untere dielektrische Schicht29' ist ferner durch eine Vielzahl von Öffnungen definiert, welche jeweils über dem Massepad25G , dem Leistungspad25P und den Signalpads25S ausgerichtet sind. - Wie am besten anhand der Draufsicht von
3 ersichtlich ist, erstrecken sich die Vorsprungsabschnitte29SL zur Signalleitungsunterstützung zwischen den Aufsetzvorsprungsabschnitten29SB für Lötkugeln der Signalanschlüsse und den jeweiligen Öffnungen in der unteren dielektrischen Schicht29' für die Signalpads25S . Mit anderen Worten ist vorzugsweise ein Ende jeder der Vorsprungsabschnitte29SL zur Signalleitungsunterstützung unmittelbar benachbart an eine entsprechende Öffnung in der unteren dielektrischen Schicht29' für die Signalpads25S angeordnet, während das gegenüberliegende Ende jeder der Vorsprungsabschnitte29SL zur Signalleitungsunterstützung vorzugsweise unmittelbar benachbart an einem entsprechenden Aufsetzvorsprung29SB für Lötkugeln der Signalanschlüsse angeordnet ist. - Leitende Signalleitungen
31SL erstrecken sich entlang den Vorsprungsabschnitten29SL zur Signalleitungsunterstützung von den Signalpads25S zu dem Aufsetzvorsprungsabschnitt29SB für Lötkugeln der Signalanschlüsse. Wie gezeigt, überdecken die Signalleitungen31SL vorzugsweise eine Gesamtheit der freigelegten Oberflächenabschnitte der Signalpads25S . Eine erste leitende Leistungsplatte31P und eine erste leitende Masseplatte31G sind auf dem unteren Basisabschnitt29B der unteren dielektrischen Schicht29' angeordnet. In dem Beispiel dieser Ausführungsform sind die erste Leistungsplatte31P und die erste Masseplatte31G an gegenüberliegenden Seiten der Vorrichtung ausgebildet und bedecken kollektiv im wesentlichen einen gesamten Oberflächenbereich des darunterliegenden Chips21 . - Eine obere dielektrische Schicht
33 bedeckt im wesentlichen die bisher beschriebene Struktur und enthält eine Vielzahl von Öffnungen, welche Aufsetzbereiche für Lötkugeln der Signalleitungen31SL , der ersten Masseplatte31G und der ersten Lei stungsplatte31P freilegen. Innerhalb dieser Aufsetzbereiche sind jeweils Lötkugeln39SB für Signalanschlüsse, Lötkugeln39GB für den Masseanschluss, und Lötkugeln39PB für den Leistungsanschluss angeordnet. - Obwohl optional, enthält das Beispiel dieser Ausführungsform ferner eine zweite Masseplatte
35G und eine zweite Leistungsplatte35P auf der Oberfläche der oberen dielektrischen Schicht33 . Die zweite Masseplatte35G und die zweite Leistungsplatte35P überdecken kollektiv im wesentlichen einen gesamten Oberflächenbereich des Chips21 . Die zweite Masseplatte35G ist ebenfalls wie gezeigt auf der ersten Leistungsplatte31P angeordnet, und die zweite Leistungsplatte35P ist auf der ersten Masseplatte31G angeordnet. Die zweite Masseplatte35G ist mit dem Massepad35G durch eine Öffnung in der oberen dielektrischen Schicht33 elektrisch gekoppelt, und die zweite Leistungsplatte35P ist mit dem Leistungspad25P durch eine weitere Öffnung in der oberen dielektrischen Schicht33 elektrisch gekoppelt. Schließlich bedeckt eine zusätzliche dielektrische Schicht37 die zweite Masseplatte35G und die zweite Leistungsplatte35P , und enthält Öffnungen, welche um die Lötkugeln39GB ,39PB und39SB herum ausgerichtet sind. - Wie in den
4A und4B gezeigt, stellt der Kondensator Cps die Parasitär-Kapazität zwischen der Signalleitung31SL und dem Chip21 dar, der Kondensator Cpg1 stellt die Parasitär-Kapazität zwischen der ersten Masseplatte31G und dem Chip21 dar, und der Kondensator Cpp1 stellt die Parasitär-Kapazität zwischen der ersten Leistungsplatte31P und dem Chip21 dar. Wie zuvor beschrieben ist die Dicke29T des Vorsprungsabschnitts29SL zur Signalleitungsunterstützung größer als die Dicke29T' , d.h. die vertikale Dicke29T' des unteren Basisabschnitts29B . Als solches ist die der unteren dielektrischen Schicht29' zuordenbare Kapazität Cps geringer als die Kapazitäten Cpg1 und Cpp1, welche ebenfalls der unteren dielektrischen Schicht29' zuordenbar sind. Die geringere Kapazität Cps verringert die RC-Verzögerungszeit der Signalleitungen31SL vorteilhaft, während die höheren Kapazitäten Cpg1 und Cpp1 die Störsicherheitseigenschaften der Masseplatte31G und der Leistungsplatte31P verbessern. - Der Kondensator Cpg2 der
4A stellt die Parasitär-Kapazität zwischen der ersten Masseplatte31G und der zweiten Leistungsplatte35P dar, und der Kondensator Cpp2 der4B stellt die Parasitär-Kapazität zwischen der ersten Leistungsplatte31P und der zweiten Masseplatte35G dar. Beachtend, daß die Kapazitäten Cpp1 und Cpp2 elektrische parallel verbunden sind, und daß die Kapazitäten Cpg1 und Cpg2 elektrische parallel verbunden sind, werden die Störsicherheitseigenschaften der Vorrichtung ferner durch das Vorsehen der zweiten Masseplatte35G und der zweiten Leistungsplatte35P verbessert. Da ferner die Dicke eines großen Anteils der dielektrischen Schicht29' relativ gering ist, werden Belastungen und Verbindungen des Wafers bei der Herstellung vermieden. - Wie dem Fachmann ersichtlich ist, kann die Ausführungsform der
3 ,4A und4B in einer Anzahl verschiedener Weisen modifiziert werden. Wie bereits vorgeschlagen, kann z.B. die zweite Masseplatte35G und/oder die zweite Leistungsplatte35P weggelassen werden, in welchem Fall die zusätzliche dielektrische Schicht37 weggelassen werden kann. Als weiteres Beispiel kann die zweite Masseplatte35G und/oder die zweite Leistungsplatte35P zwischen der Passivierungsschicht27 und der unteren dielektrischen Schicht29' angeordnet sein. - Im folgenden wird eine beispielhafte Ausführungsform der Herstellung der Vorrichtung der
3 ,4A und4B mit Bezug auf5A und5B bis9A und9B beschrieben. Die5A ,6A ,7A ,8A und9A entsprechen der Querschnittslinie IV–IV' der3 , und die5B ,6B ,7B ,8B und9B entsprechen der Querschnittslinie III–III' der3 . - Bezug nehmend auf
5A und5B , bezeichnet das Bezugszeichen21 ein Substrat, welches interne Schaltkreise (nicht gezeigt) enthält. Das Substrat21 kann z.B. einer, einer Vielzahl von in einem Wafer enthaltenen Halbleiterchips sein. Wie in den Figuren gezeigt ist das Substrat21 mit einer dielektrischen Zwischenschicht23 bedeckt, und Chip-Pads25S (Signalpads),25G (Massepads) und25P (Leistungspads) werden auf der oberen Oberfläche der dielektrischen Zwischenschicht23 ausgebildet. Obwohl nicht gezeigt, sind die Chip-Pads25S ,25G und25P mit den internen Schaltkreisen des Substrats21 verbunden. Eine Passivierungsschicht27 ist über der resultierenden Struktur ausgebildet und wird anschließend strukturiert, um Padöffnungen27S ,27G und27P zu definieren, welche obere Oberflächenabschnitte der jeweiligen Chip-Pads25S ,25G und25P freilegen. Die Passivierungsschicht27 kann z.B. als eine Verbundschicht einer Siliziumoxidschicht und einer Siliziumnitridschicht ausgebildet werden. - Bezug nehmend auf
6A und6B , wird eine untere dielektrische Schicht29 , welche eine Dicke29T aufweist, auf der Passivierungsschicht27 ausgebildet. In dem Beispiel dieser Ausführungsform wird die untere dielektrische Schicht29 aus einem Polymer Material ausgebildet, welches eine photoaktive Verbindung enthält. Beispiele für Polymer-Materialien enthalten Benzo-Cyklo-Buten (BCB), Poly-Benzo-Oxazol (PBO), Polymid, und Epoxy. Ein Beispiel der photoaktiven Verbindung ist Diazo Naphta Quinin (DNQ). Die untere dielektrische Schicht wird anschließend zwei Photobelichtungsverfahren unterzogen. In einem der Photobelichtungsverfahren wird eine Maske (nicht gezeigt) ausgebildet, um den Aufsetzvorsprungsabschnitt29GB für Lötkugeln des Masseanschlusses, den Aufsetzvorsprungsabschnitt29PB für Lötkugeln des Leistungsanschlusses, den Vorsprungsabschnitten29SL zur Signalleitungsunterstützung und den Aufsetzvorsprungsabschnitten29SB für Lötkugeln der Signalanschlüsse zu bedecken. Die resultierende Struktur wird anschließend Photoenergie ausgesetzt, welche ausreichend ist, um belichtete Bereiche29E' mit einer Tiefe D innerhalb der unteren dielektrischen Schicht29 zu definieren. In dem anderen Photobelichtungsverfahren wird eine andere Maske (nicht gezeigt) auf der oberen Oberfläche der unteren dielektrischen Schicht29 ausgebildet, wobei Öffnungen über den Chip-Pads25S ,25G und25P ausgerichtet sind. Die resultierende Struktur wird anschließend Photoenergie ausgesetzt, welche ausreichend ist, um belichtete Bereiche29E'' mit einer Tiefe29T (>D) innerhalb der unteren dielektrischen Schicht29 zu definieren. Es sollte beachtet werden, daß die jeweiligen Masken nach jedem Photoverfahren entfernt werden. - Bezug nehmend auf
7A und7B werden die belichteten Bereiche29E' und29E'' durch eine chemische Entwicklerlösung entfernt. Als solche sind die Öffnun gen29S ,29G und29P innerhalb der unteren dielektrischen Schicht29' definiert, welche jeweils Signalpads25S , das Massepad25G und das Leistungspad25P freilegen. Ferner werden der untere Basisabschnitt29B , der Aufsetzvorsprungsabschnitt29GB für Lötkugeln des Masseanschlusses, der Aufsetzvorsprungsabschnitte29PB für Lötkugeln des Leistungsanschlusses, die Vorsprungsabschnitte29SL zur Signalleitungsunterstützung, und die Aufsetzvorsprungsabschnitte29SB für Lötkugeln der Signalanschlüsse sämtliche ausgebildet. Wie gezeigt, weist der untere Basisabschnitt29B eine Dicke29T' auf, während der Aufsetzvorsprungsabschnitt29GB für Lötkugeln des Masseanschlusses, der Aufsetzvorsprungsabschnitt29PB für Lötkugeln des Leistungsanschlusses, die Vorsprungsabschnitte29SL zur Signalleitungsunterstützung, und die Aufsetzvorsprungsabschnitte29SB für Lötkugeln der Signalanschlüsse sämtliche eine Dicke29T aufweisen. - Bezug nehmend auf
8A und8B wird die vorhergehende Struktur (7A und7B ) mit einer leitenden Metallschicht bedeckt, welche anschließend strukturiert wird, um Signalleitungen31SL , die Masseplatte31G und die Leistungsplatte31P auszubilden. Die obere dielektrische Schicht33 wird anschließend auf der resultierenden Struktur abgeschieden. Die obere dielektrische Schicht33 kann z.B. aus einem Polymer ausgebildet werden. Als weiteres Beispiel kann die obere dielektrische Schicht33 eine konforme Schicht bestehend aus Siliziumdioxid sein, welche durch plasmaunterstützte chemische Dampfabscheidung abgeschieden wird. - Bezug nehmend auf
9A und9B wird die obere dielektrische Schicht33 strukturiert, um Aufsetzbereiche31SL für Lötkugeln der Signalleitungen, die Masseplatte31G und die Leistungsplatte31P freizulegen. Die Lötkugeln39SB ,39GB und39PB werden anschließend an jeweiligen Aufsetzbereichen der Signalleitungen31SL , der Masseplatte31G und der Leistungsplatte31P angeordnet. - In dem Fall, in welchem die optionale zweite Masseplatte
35G und die zweite Leistungsplatte35P weggelassen werden sollen, und das Substrat21 einer, einer Vielzahl von Chips eines Halbleiter-Wafers ist, wird der Wafer zu diesem Zeitpunkt in eine Vielzahl von Packages auf Wafer-Ebene getrennt (z.B. geschnitten). - Im Falle, daß eine oder beide der Platten
35G und35P beigefügt werden sollen, wird eine zusätzliche Plattenschicht auf der oberen dielektrischen Schicht33 vor dem Ausbilden der Lötkugeln39SB ,39GB und39PB ausgebildet. Die zusätzliche Plattenschicht wird strukturiert, um die zweite Masseplatte35G und/oder die zweite Leistungsplatte35P zu definieren. Eine weitere dielektrische Schicht37 wird auf der resultierenden Struktur ausgebildet, und anschließend strukturiert, um Öffnungen zu definieren, in welchen die Lötkugeln39SP ,39GP und39PB ausgebildet werden. Die dielektrische Schicht37 kann optional aus dem gleichen Material wie die obere dielektrische Schicht33 ausgebildet werden. Nach Ausbilden der Lötkugeln39SB ,39GB und39PB , und in dem Fall, wenn das Substrat21 einer, einer Vielzahl von Chips eines Halbleiter-Wafers ist, wird der Wafer in eine Vielzahl von Packages auf Wafer-Ebene getrennt (z.B. geschnitten). - In dem oben beschriebenen Verfahren werden die strukturierten Vorsprungsabschnitte der unteren dielektrischen Schicht
29' durch Durchführen von zwei maskierten Photobelichtungsverfahren (6A und6B ), gefolgt von einem Entfernen des chemischen Entwicklers (7A und7B ausgebildet. Ein alternatives Verfahren zum Ausbilden dieser Vorsprungsabschnitte der unteren dielektrischen Schicht29' wird im folgenden mit Bezug auf die10 und11 beschrieben. - Bezug nehmend auf
10 wird eine Struktur, wie sie in5B gezeigt wird, mit einer ersten unteren dielektrischen Schicht41 bedeckt. Das heißt, die erste untere dielektrische Schicht41 wird auf einer Passivierungsschicht27 sowie Chip-Pads25G und25P ausgebildet, welche wiederum auf einer dielektrischen Zwischenschicht23 ausgebildet werden, die auf einem Substrat oder Chip21 angeordnet ist. Die erste untere dielektrische Schicht21 ist strukturiert, um Durchgangslöcher41G und41P auszubilden, welche obere Oberflächenabschnitte des Massepads25G und des Leistungspads25P freilegen. Obwohl in der Querschnittsansicht von10 nicht gezeigt, werden die Durchgangslöcher ebenfalls ausgebildet, um obere Oberflächenabschnitte der Signalpads freizulegen, welche auf der dielektrischen Zwischenschicht23 angeordnet sind. Das Strukturieren der dielektrischen Schicht kann durch Photolithographie durchgeführt werden. Die strukturierte dielektrische Schicht41 wird durch thermische Behandlung gehärtet, woraufhin eine zweite untere dielektrische Schicht43 auf der resultierenden Struktur abgeschieden wird. Die zweite untere dielektrische Schicht43 wird anschließend einem Photobelichtungsverfahren unterzogen, in welchem eine Maske (nicht gezeigt) ausgebildet wird, um einen Aufsetzvorsprungsabschnitt43GB für Lötkugeln des Masseanschlusses, einen Aufsetzvorsprungsabschnitt43PB für Lötkugeln des Leistungsanschlusses, Vorsprungsabschnitte43SL zur Signalleitungsunterstützung, und Aufsetzvorsprungsabschnitte43SB für Lötkugeln der Signalleitungen zu bedecken. Die resultierende Struktur wird anschließend Photoenergie ausgesetzt, welche ausreichend ist, um belichtete Bereiche43E innerhalb der zweiten unteren dielektrischen Schicht43 zu definieren. - Bezug nehmend auf
11 werden die belichteten Bereiche43E durch eine chemische Entwicklerlösung entfernt. Als solches erhält man eine Struktur mit einer Oberflächenkontur, welche der zuvor beschriebenen, in7B gezeigten ähnlich ist. - Ein weiteres alternatives Verfahren zum Erhalten der strukturierten Vorsprungsabschnitte der unteren dielektrischen Schicht wird im folgenden mit Bezug auf
12 und13 beschrieben. - Bezug nehmend auf
12 wird eine wie in5B gezeigte Struktur mit einer unteren dielektrischen Schicht51 bedeckt. D.h. die untere dielektrische Schicht51 wird auf einer Passivierungsschicht27 sowie Chip-Pads25G und25P ausgebildet, welche wiederum auf einer dielektrischen Zwischenschicht23 ausgebildet werden, die auf einem Substrat oder Chip21 angeordnet ist. Die untere dielektrische Schicht51 kann z.B. bestehend aus einem anorganischen Isoliermaterial (z.B. Siliziumoxid) ausgebildet werden, welches durch plasmaunterstütztes chemisches Dampfabscheiden oder Atomschichtabscheiden abgeschieden wird. Als ein weiteres Beispiel kann die untere dielektrische Schicht51 bestehend aus einem Polymer ausgebildet werden, welcher keinerlei photoaktive Verbindung aufweist. Nach Abscheiden der unteren dielektrischen Schicht51 wird eine Photolackmaske (nicht gezeigt) darauf ausgebildet, um einen Aufsetzvorsprungsabschnitt51GB für Lötkugeln des Masseanschlusses, einen Aufsetzvorsprungsabschnitt51PB für Lötkugeln des Leistungsanschlusses, Vorsprungsabschnitte51SL zur Signalleitungsunterstützung, und Aufsetzvorsprungsabschnitte51SB für Lötkugeln der Signalanschlüsse zu bedecken. Die resultierende Struktur wird anschließend einem Ätzverfahren unterzogen, um Bereiche der unteren dielektrischen Schicht51 , welche durch Bezugszeichen R in12 bezeichnet sind, partiell zu entfernen. - Bezug nehmend auf
13 wird eine weitere Photolackmaske (nicht gezeigt) strukturiert und ein weiteres Ätzverfahren ausgeführt, um Durchgangslöcher51G und51P in der unteren dielektrischen Schicht51 zu definieren. Wie gezeigt, legen die Durchgangslöcher51G und51P jeweilige Oberflächenabschnitte des Massepads25G und des Leistungspads25P frei. Als solche wird die Photolackmaske entfernt und es wird eine Struktur mit einer der in7B ähnlichen Oberflächenkontur erhalten. - Eine weitere Ausführungsform der vorliegenden Erfindung wird im folgenden mit Bezug auf die
14 und15 beschrieben.14 ist eine Draufsicht der Vorrichtung der vorliegenden Ausführungsform, und15 ist eine Querschnittsansicht entlang der in14 gezeigten V–V'-Linie. Die Vorrichtung dieser Ausführungsform kann ein Package auf Wafer-Ebene sein. - Kollektiv Bezug nehmend auf
14 und15 enthält das Package auf Wafer-Ebene dieser Ausführungsform einen Halbleiterchip (oder Substrat)61 sowie eine dielektrische Zwischenschicht63 , welche auf der Oberfläche des Chips61 ausgebildet ist. Ein Massepad65G , ein Leistungspad65P und Signalpads65S sind auf der oberen Oberfläche der dielektrischen Zwischenschicht63 verteilt. Das Massepad65G , das Leistungspad65P und die Signalpads65S bilden auf dem Halbleiter-Package Chip-Pads. Eine Passivierungsschicht67 bedeckt die obere Oberfläche der dielektrischen Zwischenschicht63 . Wie gezeigt, enthält die Passivierungsschicht67 eine Vielzahl von Öffnungen, welche obere Oberflächenabschnitte des Massepads65G , des Leistungspads65P , und der Signalpads65S freilegen. - Bezugszeichen
69 bezeichnet eine untere dielektrische Schicht, welche auf der Passivierungsschicht67 ausgebildet ist, und welche eine Vielzahl von Öffnungen enthält, die die oberen Oberflächenabschnitte des Massepads65G , des Leistungspads65P , und der Signalpads65S freilegen. - Eine Masseplatte
71G überdeckt im wesentlichen eine Gesamtheit des Chips61 , außer den über dem Signalpad65S und dem Leistungspad67P ausgerichteten Öffnungen. Es wird angemerkt, daß die Masseplatte71G das Massepad65G wie gezeigt kontaktiert. - Auf der unteren dielektrischen Schicht
69 werden ebenfalls zusätzliche Signal- und Leistungspads71S und71P ausgebildet, welche die Signalpads65S und das Leistungspad65P jeweils, wie gezeigt, kontaktieren. - Die mittlere dielektrische Schicht
73 wird über der Masseplatte71G ausgebildet, und ist durch einen unteren Basisabschnitt73B und eine Vielzahl von oberen Vorsprungsabschnitten definiert. Die oberen Vorsprungsabschnitte, welche eine vertikale Dicke73T aufweisen, die größer als eine vertikale Dicke73T' des unteren Basisabschnitts73B ist, enthalten einen Aufsetzvorsprungsabschnitt73GB für Lötkugeln des Masseanschlusses, einen Aufsetzvorsprungsabschnitt73PB für Lötkugeln des Leistungsanschlusses, Vorsprungsabschnitte73SL zur Signalleitungsunterstützung, und Aufsetzvorsprungsabschnitte73SB für Lötkugeln der Signalanschlüsse. Die mittlere dielektrische Schicht73 wird ferner durch eine Vielzahl von Öffnungen definiert, welche jeweils über dem Massepad65G , dem Leistungspad65P und den Signalpads65S ausgerichtet sind. - Die Vorsprungsabschnitte
73SL zur Signalleitungsunterstzützung erstrecken sich zwischen den Aufsitzvorsprungsabschnitten73SB für Lötkugeln der Signalanschlüsse und den jeweiligen Öffnungen in der unteren dielektrischen Schicht73 für die Signalpads65S . Mit anderen Worten ist ein Ende jedes Vorsprungsabschnitts73SL zur Signalleitungsunterstützung vorzugsweise unmittelbar benachbart an eine entsprechende Öffnung in der unteren dielektrischen Schicht73 für die Signalpads65S angeordnet, während das gegenüberliegende Ende jedes Vorsprungsabschnitts73SL zur Signalleitungsunterstützung vorzugsweise unmittelbar benachbart an einen entsprechenden Auf setzvorsprung73SB für Lötkugeln der Signalanschlüsse angeordnet ist. - Leitende Signalleitungen
75SL erstrecken sich entlang den Vorsprungsabschnitten73SL zur Signalleitungsunterstützung von der leitenden Leitung71S , welche die Signalpads65S überdeckt, zu dem Aufsetzvorsprungsabschnitt73SB für Lötkugeln der Signalanschlüsse. Wie gezeigt, überdecken die Signalleitungen75SL vorzugsweise eine Gesamtheit der Signalpads65S . Es erstreckt sich ebenfalls eine Masseleitung75G von der leitenden Leitung71G , welche das Massepad65G überdeckt, zu dem Aufsetzvorprungsabschnitt73GB für Lötkugeln des Masseanschlusses. Die Masseleitung75G überdeckt wiederum vorzugsweise eine Gesamtheit des Massepads65G . - Eine leitende Leistungsplatte
75P ist auf dem unteren Basisabschnitt73B der mittleren dielektrischen Schicht73 angeordnet, und überdeckt im wesentlichen eine gesamte Oberfläche des darunterliegenden Chips61 , außer den Vorsprungsabschnitten73SL zur Signalleitungsunterstützung, den Aufsetzvorsprungsabschnitt73SB für Lötkugeln der Signalanschlüsse, und der Masseleitung75G . - Wie ferner in
15 dargestellt ist, wird eine obere dielektrische Schicht77 auf der oben beschriebenen Struktur ausgebildet, und eine weitere Masseplatte79G wird darauf ausgebildet. Die Masseplatte79G überdeckt im wesentlichen eine Gesamtheit der Oberfläche des darunterliegenden Chips61 , außer den Vorsprungsabschnitten73SL zur Signalleitungsunterstützung, den Aufsetzvorsprungsabschnitten73SB für Lötkugeln der Signalanschlüsse, dem Aufsetzabschnitt73GB für Lötkugeln des Masseanschlusses, und dem Aufsetzabschnitt73PB für Lötkugeln des Leistungsanschlusses. Die Masseplatte79G kontaktiert ebenfalls, wie gezeigt, die leitende Leitung75G über eine in einer Öffnung77H in der oberen dielektrischen Schicht77 enthaltende Leitungsschicht. Die obere dielektrische Schicht77 enthält ferner eine Vielzahl von Öffnungen77S ,77G und77P , welche Aufsetzbereiche für Lötkugeln der Signalleitungen75SL , als auch die Masseplatte75G und die Leistungsplatte75P freilegen. - Diese Struktur wird im wesentlichen durch eine andere dielektrische Schicht
81 bedeckt, welche eine Vielzahl von Öffnungen enthält, die die Lötkugelaufsetzbereiche der Signalleitungen75SL , sowie die Masseplatte75G und die Leistungsplatte75P freilegen. Innerhalb dieser Aufsetzbereiche sind jeweils Lötkugeln83S der Signalanschlüsse, Lötkugeln83G des Masseanschlusses und Lötkugeln83P des Leistungsanschlusses angeordnet. - Wie bei der anfänglichen Ausführungsform der Erfindung, erlaubt die Ausführungsform der
14 und15 eine Verbesserung der RC-Verzögerungszeit der Signalleitungen durch Steuern der relativen Dicken73T und73T' . Das heißt, eine relativ große Dicke73T mindert die Parasitärkapazität Cps der Vorrichtung, wodurch die RC-Verzögerungszeit verringert wird, und eine relativ geringe Dicke73T' erhöht die Parasitärkapazität Cpp1, wodurch die Störsicherheitseigenschaften verbessert werden. Das Vorhandensein der Parasitärkapazität Cpp2 verbessert ebenfalls die Störsicherheitseigenschaften weiter. - Eine Alternative zu der Ausführungsform der
14 und15 ist es, die zweite Masseplatte79G wegzulassen. In diesem Fall ist eine einzelne obere dielektrische Schicht82 auf der Leistungsplatte75P angeordnet, welche Öffnungen82G ,82S und82P zum Freilegen der Lötkugelaufsätze für die jeweiligen Lötkugeln83G ,83S und83P aufweist. - Eine weitere Alternative zu der Ausführungsform der
14 und15 ist es, die Leistungsplatte75P in eine Masseplatte zu ändern, und die Masseplatten71G und79G in Leistungsplatten zu ändern. In diesem Fall würden die Bezugszeichen65G ,71G ,75G ,79G und83G Leistungspotentialelemente bezeichnen, und die Bezugszeichen65P ,71P ,75P und83P würden Massepotentialelemente bezeichnen. - Eine weitere alternative Ausführungsform ist in
16 dargestellt. Diese Ausführungsform ist mit der in15 dargestellten identisch, außer daß die untere Isolierschicht69 , die untere Masseplatte71G , das zusätzliche Leistungspad71P , und die zusätzlichen Signalpads71S weggelassen worden sind. Die verbleibenden entsprechenden Komponenten der Vorrichtung sind mit den gleichen als in15 verwendeten Bezugszeichen dargestellt, und es wird daher von einer ausführlichen Beschreibung dieser hier abgesehen, um Redundanz zu vermeiden. - Die Ausführungsform der
16 kann zusätzlich durch Verwenden der Masseplatte79G als eine Leistungsplatte, und Verwenden der Leistungsplatte75P als eine Masseplatte modifiziert werden. In diesem Fall würden die Bezugszeichen65G ,75G ,79G und83G Leistungspotentialelemente bezeichnen und die Bezugszeichen65P ,75P und83P würden Massepotentialelemente bezeichnen. - Ein Verfahren zum Herstellen der Ausführungsformen der
14 ,15 und16 kann ähnlich dem zuvor in Verbindung mit der anfänglichen Ausführungsform der Erfindung beschriebenen Verfahren sein. Das heißt, das Herstellungsverfahren kann im allgemeinen wechselweise Schritte des Abscheidens/Strukturierens dielektrischer und leitender Schichten enthalten. Die Vorsprungsabschnitte der dielektrischen Schicht73 können unter Verwendung jeglicher der zuvor beschriebenen Verfahren erhalten werden. - In den verschiedenen oben beschriebenen Beispielen der vorliegenden Erfindung handelt es sich bei dem Halbleiter-Package um ein Halbleiter-Package auf Wafer-Ebene. Die Erfindung ist jedoch nicht darauf beschränkt. Es können z.B. neue Verteilungstechniken der Erfindung ebenfalls in sogenannten Flip-Chip-Verbindungs Package-Strukturen verwendet werden, in welchen ein Halbleiterchip auf einem Trägersubstrat durch ein zweidimensionales Feld von leitenden erhöhten Kontaktierungsflecken angebracht ist, so daß eine aktive Oberfläche des Chips auf dem Trägersubstrat nach unten gerichtet ist. Der Chip kann die Neuverteilungstechniken der vorliegenden Erfindung enthalten, um die Chip-Pads zu den elektrisch leitenden erhöhten Kontaktierungsflecken des Trägersubstrats elektrisch auszurichten. Als ein weiteres Beispiel können die Neuverteilungstechniken auf das Typ von Package, welches in der US-Patentanmeldung mit der Veröffentlichungsnummer 2003/0011068 beschrieben ist, angewendet werden, d.h. auf ein Halbleiter-Package, welches eine Vielzahl von gestapelten Chips enthält.
- Gleichermaßen ist die Erfindung nicht auf die Verwendung von Lötkugeln und/oder Lötkontaktierungsflecken als externe Elektroden beschränkt. Die externen Anschlüsse können anstatt dessen z.B. Bonding-Drähte sein.
- Die vorliegende Erfindung ist als solche, obwohl diese, wie oben geschildert, in Verbindung mit den ihren bevorzugten Ausführungsformen beschrieben worden ist, nicht auf diese beschränkt. Vielmehr sind dem Fachmann verschiedene Änderungen und Modifikationen der bevorzugten Ausführungsformen ersichtlich. Die vorliegende Erfindung ist entsprechend nicht auf die oben beschriebenen bevorzugten Ausführungsformen beschränkt. Der gedankliche Kern und Umfang der Erfindung wird vielmehr durch die begleitenden Ansprüche definiert.
Claims (57)
- Halbleitervorrichtungs-Package, aufweisend: ein Substrat; erste und zweite Chip-Pads, welche auf einer Oberfläche des Substrats voneinander beabstandet angeordnet sind; eine auf der Oberfläche des Substrats angeordnete Isolierschicht, wobei die Isolierschicht eine gestufte obere Oberfläche aufweist, die durch zumindest einen unteren Oberflächenabschnitt, und einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als eine Dicke der Isolierschicht an dem oberen Unterstützungsoberflächenabschnitt ist; eine leitende Referenzpotentialleitung, welche mit dem ersten Chip-Pad elektrisch verbunden ist und im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist; eine leitende Signalleitung, welche mit dem zweiten Chip-Pad elektrisch verbunden ist und im wesentlichen auf dem oberen Oberflächenabschnitt angeordnet ist; und erste und zweite externe Anschlüsse, welche mit der leitenden Referenzpotentialleitung und der leitenden Signalleitung jeweils elektrisch verbunden sind.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei die leitende Referenzpotentialleitung entweder eine Masseplatte oder eine Leistungsplatte ist.
- Halbleitervorrichtungs-Package nach Anspruch 2, wobei die Masseplatte oder die Leistungsplatte im wesentlichen einen gesamten Oberflächenbereich des Substrats überdeckt.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei die leitende Referenzpotentialleitung eine Masseplatte ist, und wobei das Package ferner ein drittes Chip-Pad und eine Leistungsplatte aufweist, wobei die Leistungsplatte mit dem dritten Chip-Pad elektrisch verbunden ist und im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 4, wobei die Masseplatte und die Leistungsplatte im wesentlichen co-planar sind, und wobei die leitende Signalleitung über der Ebene der Masse- und Leistungsplatten relativ zu dem Substrat angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 5, wobei die Masseplatte und die Leistungsplatte im wesentlichen gegenüberliegende Oberflächenbereiche des Substrats überdecken.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei die Isolierschicht eine erste Isolierschicht ist, und wobei das Package ferner eine zweite Isolierschicht aufweist, die über der ersten Isolierschicht, der leitenden Referenzpotentialleitung und der leitenden Signalleitung angeordnet ist, und wobei die ersten und zweiten externen Anschlüsse die leitende Referenzpotentialleitung und die leitende Signalleitung durch die zweite Isolierschicht elektrisch kontaktieren.
- Halbleitervorrichtungs-Package nach Anspruch 7, wobei die leitende Referenzpotentialleitung entweder eine Masseplatte oder eine Leistungsplatte ist, und wobei das Package ferner eine andere Masseplatte oder Leistungsplatte aufweist, welche auf der zweiten Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 8, wobei die Masseplatte oder die Leistungsplatte jede im wesentlichen einen gesamten Oberflächenbereich des Substrats überdecken.
- Halbleitervorrichtungs-Package nach Anspruch 8, ferner eine dritte Isolierschicht aufweisend, welche über der zweiten Isolierschicht und der anderen Masseplatte oder Leistungsplatte angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 8, wobei die leitende Referenzpotentialleitung eine erste Masseplatte ist, und wobei das Package ferner ein drittes Chip-Pad und eine Leistungsplatte aufweist, wobei die Leistungsplatte mit dem dritten Chip-Pad elektrisch verbunden ist und auf dem unteren Oberflächenabschnitt der ersten Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 11, wobei die Leistungsplatte eine erste Leistungsplatte ist, und wobei das Package ferner eine zweite Masseplatte und eine zweite Leistungsplatte aufweist, welche über der zweiten Isolierschicht angeordnet sind, wobei die erste und zweite Masseplatten durch die zweite Isolierschicht hindurch elektrisch verbunden sind und wobei die ersten und zweiten Leistungsplatten durch die zweite Isolierschicht hindurch elektrisch verbunden sind.
- Halbleitervorrichtungs-Package nach Anspruch 12, wobei die erste Masseplatte und die erste Leistungsplatte im wesentlichen gegenüberliegende Oberflächenbereiche des Substrats bedecken, wobei die zweite Masseplatte im wesentlichen die erste Leistungsplatte überdeckt, und wobei die zweite Leistungsplatte im wesentlichen die erste Masseplatte überdeckt.
- Halbleitervorrichtungs-Package nach Anspruch 1, ferner eine dielektrische Zwischenschicht und eine Passivierungsschicht aufweisend, welche zwischen dem Substrat und der Isolierschicht angeordnet sind.
- Halbleitervorrichtungs-Package nach Anspruch 14, ferner eine weitere Isolierschicht und zumindest eine Masseplatte oder eine Leistungsplatte aufweisend, welche zwischen der Passivierungsschicht und der Isolierschicht angeordnet sind.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei das Halbleiter-Package ein Package auf Wafer-Ebene ist.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei die ersten und zweiten externen Anschlüsse Lötkugelstrukturen sind.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei die ersten und zweiten externen Anschlüsse Lötkontaktierungsfleckenstrukturen sind.
- Halbleitervorrichtungs-Package nach Anspruch 1, wobei die ersten und zweiten externen Anschlüsse Bonding-Drähte sind.
- Halbleitervorrichtungs-Package, aufweisend: ein Substrat; erste, zweite und dritte Chip-Pads, welche auf einer Oberfläche des Substrats von einander beabstandet angeordnet sind; eine auf dem Substrat angeordnete Passivierungsschicht, die erste, zweite und dritte Öffnungen enthält, welche jeweils über den ersten, zweiten und dritten Chip-Pads ausgerichtet sind; eine über der Passivierungsschicht angeordnete Isolierschicht, wobei die Isolierschicht eine gestufte obere Oberfläche aufweist, die durch zumindest (a) einen unteren Oberflächenabschnitt, (b) erste, zweite und dritte obere Oberflächenabschnitte zur Unterstützung der Anschlüsse, und (c) einen oberen Oberflächenab schnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als jeweilige Dicken der Isolierschicht an dem oberen Oberflächenabschnitt und der ersten, zweiten und dritten oberen Oberflächenabschnitten zur Unterstützung der Anschlüsse ist; eine Leistungsplatte, welche mit dem ersten Chip-Pad elektrisch verbunden ist, und eine Masseplatte, welche mit dem zweiten Chip-Pad elektrisch verbunden ist, wobei zumindest entweder die Leistungsplatte oder die Masseplatte auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist; eine leitende Signalleitung, welche mit dem dritten Chip-Pad elektrisch verbunden ist, wobei die leitende Signalleitung auf dem oberen Oberflächenabschnitt der Isolierschicht angeordnet ist; erste, zweite und dritte externe Anschlüsse, welche jeweils auf den ersten, zweiten und dritten oberen Oberflächenabschnitten zur Unterstützung der Anschlüsse angeordnet sind, wobei die ersten, zweiten und dritten Anschlüsse jeweils mit der Leistungsplatte, der Masseplatte bzw. der leitenden Signalleitung elektrisch verbunden sind.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die Masseplatte als auch die Leistungsplatte im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet sind.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die Masseplatte und die Leistungsplatte jede im wesentlichen einen gesamten Oberflächenbereich des Substrats überdecken.
- Halbleitervorrichtungs-Package nach Anspruch 21, wobei die Masseplatte und die Leistungsplatte im wesentlichen gegenüberliegende Oberflächenbereiche des Substrats überdecken.
- Halbleitervorrichtungs-Package nach Anspruch 23, wobei die Masseplatte und die Leistungsplatte eine erste Masseplatte bzw. eine erste Leistungsplatte sind, und wobei das Package ferner zumindest eine zweite Masseplatte oder eine zweite Leistungsplatte aufweist, die auf der Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 24, wobei die erste Masseplatte als auch die erste Leistungsplatte im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet sind.
- Halbleitervorrichtungs-Package nach Anspruch 25, wobei die erste Masseplatte und die erste Leistungsplatte im wesentlichen gegenüberliegende Oberflächenbereiche des Substrats überdecken, wobei das Package die zweite Masseplatte als auch die zweite Leistungsplatte aufweist, wobei die zweite Masseplatte im wesentlichen die erste Leistungsplatte überdeckt, und wobei die zweite Leistungsplatte im wesentlichen die erste Masseplatte überdeckt.
- Halbleitervorrichtungs-Package nach Anspruch 22, wobei entweder die Masseplatte oder die Leistungsplatte auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist, und die andere Masseplatte oder Leistungsplatte auf der Isolierschicht angeordnet sind.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die Isolierschicht eine einzelne Schicht bestehend aus Isoliermaterial ist.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die Isolierschicht mehrere Schichten bestehend aus Isoliermaterial enthält.
- Halbleitervorrichtungs-Package nach Anspruch 20, ferner eine dielektrische Zwischenschicht und eine Passivierungsschicht aufweisend, welche zwischen dem Substrat und der Isolierschicht angeordnet sind.
- Halbleitervorrichtungs-Package nach Anspruch 30, ferner eine weitere Isolierschicht und zumindest entweder eine Masseplatte oder eine Leistungsplatte aufweisend, welche zwischen der Passivierungsschicht und der Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei das Halbleiter-Package ein Package auf Wafer-Ebene ist.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die ersten und zweiten externen Anschlüsse Lötkugelstrukturen sind.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die ersten und zweiten externen Anschlüsse Lötkontaktierungsfleckenstrukturen sind.
- Halbleitervorrichtungs-Package nach Anspruch 20, wobei die ersten und zweiten externen Anschlüsse Bonding-Drähte sind.
- Halbleitervorrichtungs-Package, aufweisend: ein Substrat; eine über der Oberfläche des Substrats angeordnete Isolierschicht, wobei die Isolierschicht eine gestufte obere Oberfläche aufweist, die durch zumindest einen unteren Oberflächenabschnitt, und einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als eine Dicke der Isolierschicht an dem oberen Oberflächenabschnitt ist; eine leitende Referenzpotentialleitung, die im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist; und eine leitende Signalleitung, welche im wesentlichen auf dem oberen Oberflächenabschnitt angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 36, wobei die leitende Referenzpotentialleitung entweder eine Masseplatte oder eine Leistungsplatte ist.
- Halbleitervorrichtungs-Package nach Anspruch 37, wobei die leitende Referenzpotentialleitung eine Masseplatte ist, und wobei das Package ferner eine Leistungsplatte aufweist, die im wesentlichen auf dem unteren Oberflächenabschnitt der Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 38, wobei die Masseplatte und die Leistungsplatte im wesentlichen co-planar sind, und wobei die leitende Signalleitung über der Ebene der Masse- und Leistungsplatten relativ zu dem Substrat angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 39, wobei die Masseplatte und die Leistungsplatte im wesentlichen gegenüberliegende Oberflächenbereiche des Substrats überdecken.
- Halbleitervorrichtungs-Package nach Anspruch 36, wobei die Isolierschicht eine erste Isolierschicht ist, und wobei das Package ferner eine zweite Isolierschicht aufweist, die über der ersten Isolierschicht, der leitenden Referenzpotentialleitung und der leitenden Signalleitung angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 41, wobei die leitende Referenzpotentialleitung entweder eine Masseplatte oder eine Leistungsplatte ist, und wobei das Package ferner eine andere Masseplatte oder eine andere Leistungsplatte aufweist, die über der zweiten Isolierschicht angeordnet ist.
- Halbleitervorrichtungs-Package nach Anspruch 42, wobei die Leistungsplatte und die Masseplatte jede im wesentlichen einen gesamten Oberflächenbereich des Substrats überdecken.
- Halbleitervorrichtungs-Package nach Anspruch 36, wobei das Halbleiter-Package ein Package auf Wafer-Ebene ist.
- Verfahren zum Herstellen eines Halbleitervorrichtungs-Package, aufweisend: Ausbilden einer Isolierschicht auf der Oberfläche eines Substrats, wobei erste und zweite Chip-Pads auf einer Oberfläche des Substrats voneinander beabstandet angeordnet sind; Konturieren einer oberen Oberfläche der Isolierschicht, um eine gestufte obere Oberfläche zu erhalten, die durch zumindest einen unteren Oberflächenabschnitt und einen oberen Oberflächenabschnitt definiert ist, wobei eine Dicke der Isolierschicht an dem unteren Oberflächenabschnitt geringer als eine Dicke der Isolierschicht an dem oberen Oberflächenabschnitt ist; Ausbilden einer leitenden Referenzpotentialleitung auf dem unteren Oberflächenabschnitt der Isolierschicht, welche mit dem ersten Chip-Pad elektrisch verbunden ist; Ausbilden einer leitenden Signalleitung auf dem oberen Oberflächenabschnitt, welcher mit dem zweiten Chip-Pad elektrisch verbunden ist; und Ausbilden erster und zweiter externer Anschlüsse, welche mit der leitenden Referenzpotentialleitung und der leitenden Signalleitung jeweils elektrisch verbunden sind.
- Verfahren nach Anspruch 45, wobei die leitende Referenzpotentialleitung als eine Masseplatte oder eine Leistungsplatte ausgebildet ist.
- Verfahren nach Anspruch 46, wobei die Isolierschicht eine erste Isolierschicht ist, und wobei das Verfahren ferner aufweist: Ausbilden einer zweiten Isolierschicht, welche auf der ersten Isolierschicht, der leitenden Referenzpotentialleitung, bzw. der leitenden Signalleitung angeordnet ist; und elektrisches Kontaktieren der ersten und zweiten externen Anschlüsse jeweils mit der leitenden Referenzpotentialleitung und der leitenden Signalleitung durch die zweite Isolierschicht hindurch.
- Verfahren nach Anspruch 47, wobei die leitende Referenzpotentialleitung eine Masseplatte oder eine Leistungsplatte ist, und wobei das Verfahren ferner das Ausbilden von einer anderen Masseplatte oder Leistungsplatte auf der zweiten Isolierschicht aufweist.
- Verfahren nach Anspruch 48, ferner das Ausbilden einer dritten Isolierschicht auf der zweiten Isolierschicht sowie der anderen Masseplatte oder Leistungsplatte aufweist.
- Verfahren nach Anspruch 45, wobei die Isolierschicht als eine einzelne Schicht bestehend aus Isoliermaterial ausgebildet wird.
- Verfahren nach Anspruch 45, wobei die Isolierschicht als mehrere Schichten aus einem Isoliermaterial ausgebildet wird.
- Verfahren nach Anspruch 45, wobei die obere Oberfläche der Isolierschicht konturiert wird, indem die Isolierschicht zumindest einem maskiertem Photolithographieverfahren unterzogen wird.
- Verfahren nach Anspruch 52, wobei das zumindest eine Photolithographieverfahren aufweist: ein erstes Photobelichtungsverfahren, welches das Ausbilden eines ersten Maskenmusters auf der Isolierschicht aufweist, wobei die Isolierschicht durch die Öffnungen in dem ersten Maskenmuster bis zu einer ersten Tiefe belichtet wird, und das Maskenmuster entfernt wird; ein zweites Photobelichtungsverfahren, welches das Ausbilden eines zweiten Maskenmusters auf der Isolierschicht aufweist, wobei die Isolierschicht durch Öffnungen in dem zweiten Maskenmuster bis zu einer zweiten Tiefe, welche geringer als die erste Tiefe ist, belichtet wird, und das zweite Maskenmuster entfernt wird; und Verwenden einer Entwicklerlösung zum Entfernen von Abschnitten der Isolierschicht, welche in dem ersten und zweiten Photobelichtungsverfahren belichtet wurden.
- Verfahren nach Anspruch 52, wobei die Isolierschicht auf einer ersten Isolierschicht und einer zweiten Isolierschicht ausgebildet ist und wobei das zumindest eine maskierte Photolithographieverfahren aufweist: Strukturieren der ersten Isolierschicht vor dem Ausbilden der zweiten Isolierschicht, um die ersten und zweiten Chip-Pads durch die erste Isolierschicht hindurch zu belichten; Ausbilden der zweiten Isolierschicht auf der strukturierten ersten Isolierschicht; Ausbilden eines Maskenmusters auf der zweiten Isolierschicht, wobei die zweite Isolierschicht durch Öffnungen in dem Maskenmuster belichtet wird, und das Maskenmuster entfernt wird; und Verwenden einer Entwicklerlösung zum Entfernen belichteter Abschnitte der zweiten Isolierschicht.
- Verfahren nach Anspruch 54, wobei die erste Isolierschicht durch Photolithographie strukturiert wird, und wobei das Verfahren ferner das Unterziehen der strukturierten ersten Isolierschicht einer Wärmebehandlung vor dem Belichten der zweiten Isolierschicht aufweist.
- Verfahren nach Anspruch 45, wobei die obere Oberfläche der Isolierschicht konturiert wird, indem die Isolierschicht zumindest einem maskierten Ätzverfahren unterzogen wird.
- Verfahren nach Anspruch 56, wobei das zumindest eine maskierte Ätzverfahren aufweist: ein erstes Ätzverfahren, welches das Ausbilden eines ersten Maskenmusters auf der Isolierschicht aufweist, Ätzen der Isolierschicht unter Verwendung des ersten Maskenmusters als eine Ätzmaske bis zu einer ersten Tiefe, und Entfernen des ersten Ätzmaskenmusters; und ein zweites Ätzverfahren, welches das Ausbilden eines zweiten Maskenmusters über der Isolierschicht aufweist, Ätzen der Isolierschicht unter Verwendung des zweiten Maskenmusters als eine Ätzmaske bis zu einer zweiten Tiefe, welche größer als die erste Tiefe ist, und Entfernen des zweiten Maskenmusters.
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