JPH05166948A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05166948A JPH05166948A JP33508491A JP33508491A JPH05166948A JP H05166948 A JPH05166948 A JP H05166948A JP 33508491 A JP33508491 A JP 33508491A JP 33508491 A JP33508491 A JP 33508491A JP H05166948 A JPH05166948 A JP H05166948A
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- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- interlayer insulating
- power supply
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】クロストークノイズの影響を大きくすることな
く、多数ビットを同時にスイッチングした際の電源電圧
の変動を低減できるようにする。 【構成】多層配線構造を形成する各配線の内、電源ライ
ンとしての配線11と、接地ラインとしての配線17と
の間には、薄い層間絶縁膜としての薄膜12bを介在さ
せ、他の配線間には、厚い層間絶縁膜12を介在させ
る。 【効果】電源ラインとしての配線11と接地ラインとし
ての配線17との間にだけ大きな寄生容量が形成される
から、多数ビットが同時にスイッチングして電源電圧が
変動しようとしても、その寄生容量がその変動を抑える
ように働く結果、電源電圧の変動が小さくなる。
く、多数ビットを同時にスイッチングした際の電源電圧
の変動を低減できるようにする。 【構成】多層配線構造を形成する各配線の内、電源ライ
ンとしての配線11と、接地ラインとしての配線17と
の間には、薄い層間絶縁膜としての薄膜12bを介在さ
せ、他の配線間には、厚い層間絶縁膜12を介在させ
る。 【効果】電源ラインとしての配線11と接地ラインとし
ての配線17との間にだけ大きな寄生容量が形成される
から、多数ビットが同時にスイッチングして電源電圧が
変動しようとしても、その寄生容量がその変動を抑える
ように働く結果、電源電圧の変動が小さくなる。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置の改良に
関し、特に、多数ビットを同時に切り換える際等に発生
する電源電圧の変動を抑制できるようにしたものであ
る。
関し、特に、多数ビットを同時に切り換える際等に発生
する電源電圧の変動を抑制できるようにしたものであ
る。
【0002】
【従来の技術】多層配線は、半導体集積回路の集積度向
上を図る上で重要な技術ではあるが、多層配線構造を採
用した場合には、層間絶縁膜を介して各信号ライン間に
寄生容量が形成されるため、特に高速スイッチング動作
を行う最近の半導体集積回路におけるクロストークノイ
ズが大きな問題となっている。
上を図る上で重要な技術ではあるが、多層配線構造を採
用した場合には、層間絶縁膜を介して各信号ライン間に
寄生容量が形成されるため、特に高速スイッチング動作
を行う最近の半導体集積回路におけるクロストークノイ
ズが大きな問題となっている。
【0003】そして、このような問題に対して、従来
は、層間絶縁膜の膜厚を厚くして、そこに形成される寄
生容量を小さくすることにより対処していた。
は、層間絶縁膜の膜厚を厚くして、そこに形成される寄
生容量を小さくすることにより対処していた。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来の解決策では、層間絶縁膜の膜厚が厚くなればそこに
形成される寄生容量が小さくなるから、確かにクロスト
ークノイズの低減は図られるが、多数ビットを同時にス
イッチングする際の電源電圧の変動に対しては効果はな
い。特に、多ビット化並びに電源の低電圧化の傾向にあ
る最近の半導体集積回路にあっては、このような電源電
圧の変動が大きな問題となる。
来の解決策では、層間絶縁膜の膜厚が厚くなればそこに
形成される寄生容量が小さくなるから、確かにクロスト
ークノイズの低減は図られるが、多数ビットを同時にス
イッチングする際の電源電圧の変動に対しては効果はな
い。特に、多ビット化並びに電源の低電圧化の傾向にあ
る最近の半導体集積回路にあっては、このような電源電
圧の変動が大きな問題となる。
【0005】この発明は、このような従来の技術が有す
る未解決の課題に着目しなされたものであって、クロス
トークノイズ並びに電源電圧の変動の両方の低減が図ら
れる半導体装置を提供することを目的としている。
る未解決の課題に着目しなされたものであって、クロス
トークノイズ並びに電源電圧の変動の両方の低減が図ら
れる半導体装置を提供することを目的としている。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、多層配線を形成する電
源ライン及び接地ライン間に介在する層間絶縁膜の膜厚
を、他の部分の層間絶縁膜の膜厚よりも薄くした。
に、本発明に係る半導体装置は、多層配線を形成する電
源ライン及び接地ライン間に介在する層間絶縁膜の膜厚
を、他の部分の層間絶縁膜の膜厚よりも薄くした。
【0007】
【作用】電源ライン及び接地ライン間に介在する層間絶
縁膜には、それら電源ライン及び接地ライン間の電位差
によって寄生容量が形成され、その寄生容量の大きさ
は、電源ライン及び接地ライン間の距離が短い程大きく
なる。従って、本発明のように、電源ライン及び接地ラ
イン間に介在する層間絶縁膜の膜厚が薄ければ、そこに
は大きな寄生容量が形成されるから、多数ビットが同時
にスイッチングして電源電圧が変動しようとした場合、
その大きな寄生容量が変動を抑えるように働く。
縁膜には、それら電源ライン及び接地ライン間の電位差
によって寄生容量が形成され、その寄生容量の大きさ
は、電源ライン及び接地ライン間の距離が短い程大きく
なる。従って、本発明のように、電源ライン及び接地ラ
イン間に介在する層間絶縁膜の膜厚が薄ければ、そこに
は大きな寄生容量が形成されるから、多数ビットが同時
にスイッチングして電源電圧が変動しようとした場合、
その大きな寄生容量が変動を抑えるように働く。
【0008】一方、電源ライン及び接地ライン間以外の
層間絶縁膜の膜厚は、特に薄くしないから、クロストー
クノイズの影響は大きくならない。
層間絶縁膜の膜厚は、特に薄くしないから、クロストー
クノイズの影響は大きくならない。
【0009】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図1(a)〜(e)は、本発明の一実施例を示
す図であって、本発明に係る半導体装置の製造工程を示
す断面図である。即ち、シリコン等からなる半導体基板
1には、ソース2,ドレイン3,ゲート電極4及び薄い
絶縁膜5からなるMOSトランジスタ6が形成され、ソ
ース2は、コンタクト7を介して絶縁膜8上に形成され
た配線9に接続され、ドレイン3は、コンタクト10を
介して絶縁膜8上に形成された電源ラインとしての配線
11に接続されている(図1(a)参照)。
明する。図1(a)〜(e)は、本発明の一実施例を示
す図であって、本発明に係る半導体装置の製造工程を示
す断面図である。即ち、シリコン等からなる半導体基板
1には、ソース2,ドレイン3,ゲート電極4及び薄い
絶縁膜5からなるMOSトランジスタ6が形成され、ソ
ース2は、コンタクト7を介して絶縁膜8上に形成され
た配線9に接続され、ドレイン3は、コンタクト10を
介して絶縁膜8上に形成された電源ラインとしての配線
11に接続されている(図1(a)参照)。
【0010】そして、層間絶縁膜(例えば、SOG膜
や、CVD法により形成されるシリコン酸化膜等)12
を全面に積層し(図1(b)参照)、その上にレジスト
を塗布し、露光・現像を経てこれをパターニングして、
レジストパターン13を形成する(図1(c)参照)。 ここで、レジストパターン13は、層間絶縁膜12の下
側の配線と上側の配線とのコンタクトを形成する部分a
だけではなく、配線11等の電源ラインの上側であって
後に接地ラインが形成される部分bも開口されてエッチ
ングが行われるようなパターンとする。
や、CVD法により形成されるシリコン酸化膜等)12
を全面に積層し(図1(b)参照)、その上にレジスト
を塗布し、露光・現像を経てこれをパターニングして、
レジストパターン13を形成する(図1(c)参照)。 ここで、レジストパターン13は、層間絶縁膜12の下
側の配線と上側の配線とのコンタクトを形成する部分a
だけではなく、配線11等の電源ラインの上側であって
後に接地ラインが形成される部分bも開口されてエッチ
ングが行われるようなパターンとする。
【0011】そして、レジストパターン13をマスクと
して層間絶縁膜12をエッチングするが、その際、層間
絶縁膜12の下層部分が残存して薄膜12a,12bが
形成されるような条件でエッチングを行う。例えば、層
間絶縁膜12の膜厚が1.0μmの場合には、1000Å
程度の薄膜12a,12bが形成されるような条件とす
る(図1(d)参照)。
して層間絶縁膜12をエッチングするが、その際、層間
絶縁膜12の下層部分が残存して薄膜12a,12bが
形成されるような条件でエッチングを行う。例えば、層
間絶縁膜12の膜厚が1.0μmの場合には、1000Å
程度の薄膜12a,12bが形成されるような条件とす
る(図1(d)参照)。
【0012】次いで、レジストパターン13上に重ねて
レジストを塗布し、このレジストをパターニングして、
今度は、層間絶縁膜12の下側の配線と上側の配線との
コンタクトを形成する部分aだけが開口されるようなレ
ジストパターン14を形成し、残存していた薄膜12
a,12bの内、コンタクトを形成する部分aに残存し
ていた薄膜12aだけを除去する。
レジストを塗布し、このレジストをパターニングして、
今度は、層間絶縁膜12の下側の配線と上側の配線との
コンタクトを形成する部分aだけが開口されるようなレ
ジストパターン14を形成し、残存していた薄膜12
a,12bの内、コンタクトを形成する部分aに残存し
ていた薄膜12aだけを除去する。
【0013】そして、レジストパターン13,14を剥
離した後、上層側配線用の金属を積層し、これをパター
ニングして、コンタクト15,信号ラインとしての配線
16及び接地ラインとしての配線17を形成する(図1
(e)参照)。このような工程を経て製造された半導体
装置は、層間絶縁膜12の上側及び下側に配線9,1
1,16,17を有する多層配線構造を形成している
が、そのような多層配線を形成する部分の内、電源ライ
ンとしての配線11と接地ラインとしての配線17とが
重なり合う部分には、層間絶縁膜12の膜厚を薄くして
なる薄膜12bが介在している。
離した後、上層側配線用の金属を積層し、これをパター
ニングして、コンタクト15,信号ラインとしての配線
16及び接地ラインとしての配線17を形成する(図1
(e)参照)。このような工程を経て製造された半導体
装置は、層間絶縁膜12の上側及び下側に配線9,1
1,16,17を有する多層配線構造を形成している
が、そのような多層配線を形成する部分の内、電源ライ
ンとしての配線11と接地ラインとしての配線17とが
重なり合う部分には、層間絶縁膜12の膜厚を薄くして
なる薄膜12bが介在している。
【0014】従って、配線11及び17間には、それら
の間の距離が比較的短いことから、大きな寄生容量が存
在することになるから、多数ビットが同時にスイッチン
グすることにより、定電圧が要求される電源ライン及び
接地ラインの電圧が変動しようとしても、薄膜12bに
形成された大きな寄生容量がその電源電圧の変動を抑え
るように働くため、電源電圧の変動の振幅は小さくて済
み、電源電圧の変動に起因するロジック回路の誤動作等
が防止される。
の間の距離が比較的短いことから、大きな寄生容量が存
在することになるから、多数ビットが同時にスイッチン
グすることにより、定電圧が要求される電源ライン及び
接地ラインの電圧が変動しようとしても、薄膜12bに
形成された大きな寄生容量がその電源電圧の変動を抑え
るように働くため、電源電圧の変動の振幅は小さくて済
み、電源電圧の変動に起因するロジック回路の誤動作等
が防止される。
【0015】そして、薄膜12bが形成されるのは、電
源ラインとしての配線11と接地ラインとしての配線1
7との間だけであって、それ以外の部分には厚い層間絶
縁膜12が形成されているため、上層側の配線と下層側
の配線との間の寄生容量は小さく、信号ライン間のクロ
ストークノイズの低減は図られている。なお、本発明に
係る半導体装置の製造方法は、図1(a)〜(e)に示
した方法に限られるものではない。
源ラインとしての配線11と接地ラインとしての配線1
7との間だけであって、それ以外の部分には厚い層間絶
縁膜12が形成されているため、上層側の配線と下層側
の配線との間の寄生容量は小さく、信号ライン間のクロ
ストークノイズの低減は図られている。なお、本発明に
係る半導体装置の製造方法は、図1(a)〜(e)に示
した方法に限られるものではない。
【0016】例えば、配線9,11を形成した後に、そ
の上に膜12b程度の薄い層間絶縁膜を形成し、その上
に接地ラインとしての配線17をパターニングし、その
上に厚い層間絶縁膜を形成し、そして、その層間絶縁膜
の上に他の信号ラインを形成するような工程であっても
よい。
の上に膜12b程度の薄い層間絶縁膜を形成し、その上
に接地ラインとしての配線17をパターニングし、その
上に厚い層間絶縁膜を形成し、そして、その層間絶縁膜
の上に他の信号ラインを形成するような工程であっても
よい。
【0017】
【発明の効果】以上説明したように、本発明によれば、
多層配線を形成する電源ライン及び接地ライン間に介在
する層間絶縁膜の膜厚を、他の部分に介在する層間絶縁
膜の膜厚よりも薄くしたので、クロストークノイズの低
減が図られるとともに、多数ビットを同時にスイッチン
グした際の電源電圧の変動を抑制することができるとい
う効果がある。
多層配線を形成する電源ライン及び接地ライン間に介在
する層間絶縁膜の膜厚を、他の部分に介在する層間絶縁
膜の膜厚よりも薄くしたので、クロストークノイズの低
減が図られるとともに、多数ビットを同時にスイッチン
グした際の電源電圧の変動を抑制することができるとい
う効果がある。
【図1】本発明の一実施例における半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
1 半導体基板 6 MOSトランジスタ 8 絶縁膜 9 配線 11 配線(電源ライン) 12 層間絶縁膜 12b 薄膜 16 配線(信号ライン) 17 配線(接地ライン)
Claims (1)
- 【請求項1】 多層配線を形成する電源ライン及び接地
ライン間に介在する層間絶縁膜の膜厚を、他の部分の層
間絶縁膜の膜厚よりも薄くしたことを特徴とする半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33508491A JPH05166948A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33508491A JPH05166948A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05166948A true JPH05166948A (ja) | 1993-07-02 |
Family
ID=18284594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33508491A Pending JPH05166948A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05166948A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6340798B1 (en) | 1999-11-30 | 2002-01-22 | Fujitsu Limited | Printed circuit board with reduced crosstalk noise and method of forming wiring lines on a board to form such a printed circuit board |
JP2005354071A (ja) * | 2004-06-08 | 2005-12-22 | Samsung Electronics Co Ltd | 再配置されたパターンを有する半導体パッケージ及びその製造方法 |
-
1991
- 1991-12-18 JP JP33508491A patent/JPH05166948A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6340798B1 (en) | 1999-11-30 | 2002-01-22 | Fujitsu Limited | Printed circuit board with reduced crosstalk noise and method of forming wiring lines on a board to form such a printed circuit board |
JP2005354071A (ja) * | 2004-06-08 | 2005-12-22 | Samsung Electronics Co Ltd | 再配置されたパターンを有する半導体パッケージ及びその製造方法 |
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