KR20010035659A - 반도체장치의 캐패시턴스 감소방법 - Google Patents

반도체장치의 캐패시턴스 감소방법 Download PDF

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Abstract

본 발명은 반도체장치의 캐패시턴스 감소방법에 관한 것으로서, 특히, 반도체장치의 배선 형성공정에서 배선을 상부에 캡절연막 패턴을 갖는 이중구조로 형성하여 배선패턴의 주변부와의 단차를 높여 층간절연막을 형성하므로서 인위적으로 배선패턴 사이의 층간절연막에 보이드(void)를 형성하여 배선간의 기생 캐패시턴스를 감소시켜 회로의 동작속도를 개선시키는 반도체장치의 기생 캐패시턴스 감소방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시턴스 감소방법은 반도체 기판상에 제1 층간절연층과 도전층 그리고 캡절연층을 차례로 형성하는 단계와, 캡절연층과 도전층을 차례로 패터닝하여 잔류한 캡절연층 및 도전층으로 이루어진 적층구조의 배선패턴을 형성하는 단계와, 배선패턴을 포함하는 제 1 층간절연층 상에 보이드를 갖는 제 2 층간절연층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 캐패시턴스 감소방법{A method of reducing capacitance in semiconductor devices}
본 발명은 반도체장치의 캐패시턴스 감소방법에 관한 것으로서, 특히, 반도체장치의 배선 형성공정에서 배선을 상부에 캡절연막 패턴을 갖는 이중구조로 형성하여 배선패턴의 주변부와의 단차를 높여 층간절연막을 형성하므로서 인위적으로 배선패턴 사이의 층간절연막에 보이드(void)를 형성하여 배선간의 기생 캐패시턴스를 감소시켜 회로의 동작속도를 개선시키는 반도체장치의 기생 캐패시턴스 감소방법에 관한 것이다.
반도체장치의 고집적화에 따라 회로의 선폭이 더욱 미세해짐에 따라 금속배선과 이웃한 배선들 사이의 간격이 같이 감소한다. 이와 같은 구조를 갖는 배선패턴들 사이에는 배선절연막(inter metal dielectric)이 형성되어 이들을 전기적으로 절연시킨다.
그러나, 도체/유전체/도체의 구조는 캐패시터로 동작하게 되므로, 결국, 배선 사이에는 기생 캐패시턴스(parasitic capacitance)가 필연적으로 발생하게 된다. 기생 캐패시턴스는 회로 동작시 신호전달 속도를 감소시켜 시간지연을 초래한다.
일반적으로, 배선절연막으로 산화막이 사용되는데 산화막의 비유전률(dielectric constant)이 높아 배선간의 기생 캐패시턴스 증가 원인이 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 배선절연막 형성공정을 도시한 단면도이다.
도 1a를 참조하면, 트랜지스터 등의 소자(도시안함)들이 형성된 반도체기판인 실리콘기판(10) 상에 평탄화된 제 1 층간절연층(11)을 형성한다. 이때, 제 1 층간절연층(11)은 기판 상에 에스오지(SOG, spin on glass)산화층을 도포하여 형성하거나, 또는 화학기상증착법으로 증착한 후 에치백 또는 화학기계적연마하여 형성한다.
제 1 층간절연층(11)상에 알루미늄 등으로 배선형성용 도전층(12)을 스퍼터링(sputtering) 등의 방법으로 형성한다.
도 1b를 참조하면, 배선형성용 도전층 상에 포토레지스트를 도포한 다음 배선패턴을 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 포토레지스트패턴(13)을 형성한다.
그리고, 포토레지스트패턴(13)으로 보호되지 않는 도전층을 반응성 이온 식각 등의 이방성 식각 방법으로 제 1 층간절연층(11)이 노출되도록 제거하여 배선(120)을 형성한다.
도 1c를 참조하면, 배선(120) 상에 잔류하는 포토레지스트 패턴을 제거한다.
그리고, 제 2 층간절연막(14)으로 산화막을 화학기상증착법(chemical vapor deposition)으로 배선(120)을 포함하는 제 1 층간절연층(11)상에 형성한다.
이때, 배선(120)과 노출된 제 1 층간절연층(11)의 단차를 갖는 토포그래피(topography) 때문에 각각의 배선(120) 패턴 상부에 증착되는 제 2 층간절연층(14) 부위는 이웃하는 제 2 층간절연층 부위와 사이의 공간이 함몰된 형태(V1)를 갖지만 보이드(void)를 형성하기에는 단차가 부족하다.
그 다음, 평탄화를 위하여 제 2 층간절연층(14) 상에 에스오지(SOG)로 평탄화층(15)을 도포하여 형성한다.
그리고, 층간절연성을 개선하기 위하여 다시 평탄화층(15) 상에 화학기상증착으로 산화막을 형성하여 제 3 층간절연층(16)을 형성한다.
그러나, 종래 기술은 배선간의 단차가 낮아 종횡비(aspect ratio)가 낮으므로 기생캐패시턴스를 감소시키기 위한 보이드를 형성하기에 적합하지 않으므로 소자등으로 구성된 회로 동작시 신호전달 속도를 감소시켜 시간지연을 초래하는 문제점이 있다.
그리고, 종횡비를 증가시키기 위하여 배선의 두께를 크게하는 경우에는 금속배선의 표면적이 증가하므로 캐패시턴스가 증가하게 되며, 또한, 배선 패터닝시 식각잔유물 양이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 배선 형성공정에서 배선을 상부에 캡절연막 패턴을 갖는 이중구조로 형성하여 배선패턴의 주변부와의 단차를 높여 층간절연막을 형성하므로서 인위적으로 배선패턴 사이의 층간절연막에 보이드(void)를 형성하여 배선간의 기생 캐패시턴스를 감소시켜 회로의 동작속도를 개선시키는 반도체장치의 기생 캐패시턴스 감소방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 캐패시턴스 감소방법은 반도체 기판상에 제1 층간절연층과 도전층 그리고 캡절연층을 차례로 형성하는 단계와, 캡절연층과 도전층을 차례로 패터닝하여 잔류한 캡절연층 및 도전층으로 이루어진 적층구조의 배선패턴을 형성하는 단계와, 배선패턴을 포함하는 제 1 층간절연층 상에 보이드를 갖는 제 2 층간절연층을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 배선절연막 형성공정을 도시한 단면도
도 2a 내지 도 2d는 본 발명에 따른 캐패시턴스 감소를 위한 반도체장치의 배선절연막 형성공정을 도시한 단면도
본 발명에서는 배선간에 생성되는 기생캐패시터의 캐패시턴스를 줄이기 위하여 유전체의 비유전률을 감소시키는 방법을 채택한다. 즉, 일반적으로 공기(비유전률=1) 또는 진공시의 유전률이 가장 낮으므로 배선절연막(inter metal dielectric) 사이에 빈 공간(void)을 형성하여 기생 캐패시터의 캐패시턴스를 낮추는 것이다.
배선 패턴이 이루는 골에 형성되는 배선절연막에 보이드를 형성하기 위해서는 골의 종횡비(aspect ratio)가 커야한다. 물리적으로 배선간의 피치를 줄이는 데는 디자인 룰(design rule)상 곤란하므로 배선의 형성 두께를 높이는 수 밖에 없다.
즉, 배선의 높이가 증가하면 배선절연막의 증착 특성상 배선 패턴의 하부 측벽 보다는 상부 모서리에 증착되는 배선절연막의 증착량이 많다. 따라서, 배선패턴간의 골에 있어서, 상부가 하부보다 빨리 증착되므로 골의 하부는 빈 공간을 생성하여 결국 보이드를 형성하게 된다. 이때, 배선절연막은 단차 피복성(step coverage)이 우수한 산화막을 화학 기상증착으로 배선을 포함하는 기판상에 증착하여 형성한다.
그러나, 전술한 바와 같이 배선 자체의 형성 두께를 높이는 것은 곤란하므로, 그 대신, 배선상에 동일한 패턴의 캡절연막을 형성하여 이중층 구조의 배선 패턴을 형성하며, 배선 패턴의 높이는 캡절연막의 형성 두께에 의하여 결정된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 캐패시턴스 감소를 위한 반도체장치의 배선절연막 형성공정을 도시한 단면도이다.
도 2a를 참조하면, 트랜지스터 등의 소자(도시안함)들이 형성된 반도체기판인 실리콘기판(20) 상에 평탄화된 제 1 층간절연층(21)을 형성한다. 이때, 제 1 층간절연층(21)은 기판 상에 에스오지(SOG, spin on glass)산화층을 도포하여 형성하거나, 또는 화학기상증착법으로 증착한 후 에치백 또는 화학기계적연마(chemical mechanical polishing)하여 형성한다.
제 1 층간절연층(21)상에 알루미늄 등으로 배선형성용 도전층(22)을 스퍼터링(sputtering) 등의 방법으로 형성한다.
그리고, 도전층(22) 위에 고종횡비를 구현하기 위한 배선 패턴의 높이를 증가시키기 위하여 캡핑층(capping layer, 23)을 형성한다. 이때, 캡핑층(23)은 산화막을 화학기상증착으로 형성한다.
도 2b를 참조하면, 캡핑층 상에 포토레지스트를 도포한 다음 배선패턴을 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 포토레지스트패턴(24)을 형성한다.
그리고, 포토레지스트패턴(24)으로 보호되지 않는 캡핑층과 도전층을 반응성 이온 식각 등의 이방성 식각 방법으로 차례로 제거하는 방식으로 제 1 층간절연층(21)이 노출되도록 제거하여 적층구조의 배선 패턴(230,220)을 형성한다.
따라서, 배선패턴의 주위와의 단차가 증가한 구조가 형성된다. 이러한 배선 패턴들이 형성하는 골의 폭은 종래 기술과 같지만 높이가 증가하였으므로 종횡비가 증가하여 이후 제 2 층간절연층 증착시 보이드 형성이 용이하다.
도 2c를 참조하면, 잔류한 캡핑층(230) 패턴 상에 잔류하는 포토레지스트 패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한다.
그리고, 제 2 층간절연막(25)으로 산화막을 화학기상증착법(chemical vapor deposition)으로 배선 패턴(230,220)을 포함하는 제 1 층간절연층(21)상에 형성한다.
이때, 배선 패턴(230,220)과 노출된 제 1 층간절연층(21)과 소정의 단차를 갖는 토포그래피(topography) 때문에 각각의 배선(220) 패턴(220,230) 상부에 증착되는 제 2 층간절연층(25) 부위는 이웃하는 제 2 층간절연층 부위와 사이의 공간이 상측에서의 증착 속도가 빠르기 때문에 패턴 상부 모서리에 증착되는 산화막이 서로 만나 골을 덮게 되어 보이드(void, V2)를 형성하게 된다.
그 다음, 평탄화를 위하여 제 2 층간절연층(25) 상에 에스오지(SOG)로 평탄화층(26)을 도포하여 형성한다.
그리고, 층간절연성 및 증착밀도를 개선하기 위하여 다시 평탄화층(26) 상에 화학기상증착으로 산화막을 형성하여 제 3 층간절연층(27)을 형성한다.
따라서, 본 발명은 배선절연막에 보이드를 형성하여 배선절연막의 비유전상수값을 낮추어 기생 캐패시턴스를 크게 감소시킨다.
또한, 배선의 형성 두께를 크게 하지 않고 배선패턴이 형성하는 골의 종횡비를 높일 수 있으므로 금속배선의 측면적 증가에 의한 캐패시턴스의 증가를 방지하고, 이물발생량의 증가를 방지하는 장점이 있다.

Claims (5)

  1. 반도체 기판상에 제1 층간절연층과 도전층 그리고 캡절연층을 차례로 형성하는 단계와,
    상기 캡절연층과 상기 도전층을 차례로 패터닝하여 잔류한 상기 캡절연층 및 상기 도전층으로 이루어진 적층구조의 배선패턴을 형성하는 단계와,
    상기 배선패턴을 포함하는 상기 제 1 층간절연층 상에 보이드를 갖는 제 2 층간절연층을 형성하는 단계로 이루어진 반도체장치의 캐패시턴스 감소방법.
  2. 청구항 1에 있어서, 상기 보이드는 상기 배선패턴을 상기 제 1 층간절연층과의 단차를 크게 갖도록 형성하여 상기 제 2 층간절연층이 상기 배선패턴의 상부 모서리에서 하부보다 빨리 형성되도록 하여 형성하는 것이 특징인 반도체장치의 캐패시턴스 감소방법.
  3. 청구항 1에 있어서, 상기 제 2 층간절연층은 단차피복성이 우수한 배선절연물질로 형성하는 것이 특징인 반도체장치의 캐패시턴스 감소방법.
  4. 청구항 1 에 있어서, 상기 제 2 층간절연층을 형성하는 단계이후,
    상기 제 2 층간절연층상에 평탄화된 제 3 층간절연층을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시턴스 감소방법.
  5. 청구항 1 에 있어서, 상기 배선패턴의 높이는 상기 캡절연층의 형성 두께로 조절하는 것이 특징인 반도체장치의 캐패시턴스 감소방법.
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