KR100450569B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

Info

Publication number
KR100450569B1
KR100450569B1 KR10-2002-0060493A KR20020060493A KR100450569B1 KR 100450569 B1 KR100450569 B1 KR 100450569B1 KR 20020060493 A KR20020060493 A KR 20020060493A KR 100450569 B1 KR100450569 B1 KR 100450569B1
Authority
KR
South Korea
Prior art keywords
metal layer
insulating film
forming
film
semiconductor device
Prior art date
Application number
KR10-2002-0060493A
Other languages
English (en)
Other versions
KR20040031131A (ko
Inventor
이재석
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2002-0060493A priority Critical patent/KR100450569B1/ko
Publication of KR20040031131A publication Critical patent/KR20040031131A/ko
Application granted granted Critical
Publication of KR100450569B1 publication Critical patent/KR100450569B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

금속층 패턴 사이의 기생 캐패시터 용량을 낮출 수 있을 뿐만 아니라 평탄화도 이룰 수 있는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은 기판 상에 금속층 패턴을 형성하는 단계와, 기판과 금속층 패턴 전면에 라이너 절연막을 형성하는 단계와, 금속층 패턴 상부에 형성된 라이너 절연막을 제거함과 함께 금속층 패턴 사이의 갭에 형성된 라이너 절연막의 일부를 제거하는 단계와, 금속층 패턴 사이의 갭을 SOG막으로 채운 후에 베이킹하는 단계와, SOG막 상부에 절연막을 증착하는 단계를 포함한다.

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR FORMING INTER-METAL DIELECTRIC LAYER IN SEMICONDUCTOR}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
일반적인 층간 절연막 형성방식으로 고밀도 플라즈마(High Density Plasma)를 이용한 화학 기상증착(Chemical Vapor Deposition) 방식(이하 HDP-CVD라함)이 개발되었으며, 그 외 증착과 에칭가 동시에 진행되는 공정(depo-etch process)들이 개발되었다. 이러한 방식을 이용한 경우, 미세 패턴 사이에 절연막을 채우는 능력이 증가되고, 패턴 의존성이 강한 프로파일(profile)을 형성하여 결과적으로 고 단차를 감소시키는 잇점이 있다.
또한, 미세 패턴 사이에 절연막을 채우는 공정에서 고려해야할 점은 절연막을 채우는 방식에도 패턴 사이에 어떤 절연막을 채워야 하는가 하는 점이다. 물론 미세 간격을 채우는 능력이 우수해야하지만, 반도체 소자의 집적도가 매우 높다는 점을 감안하면, 반도체 소자가 정확하게 그리고 고속으로 동작되도록 하기 위해 패턴 간에 기생 캐패시터의 형성을 최소화하는 것이다. 이러한 기생 캐패시터의 정전용량은 패턴 사이에 매립되는 물질의 유전율에 따라 달라지는데, 물질의 유전율이 높으면 정전용량이 커지고, 낮아지면 정전용량이 작아진다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 층간 절연막 형성 방법을 설명한다. 도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 형성 방법을 도시한 공정도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 금속층(11), 예를 들면 알루미늄, 텡스텐 또는 구리 등을 형성한다. 금속층(11)의 상부에 포토레지스트를 도포한 후에 노광 및 현상 공정을 통해 금속층 패턴을 정의하기 위한 포토레지스트 패턴(12)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(12)에 맞추어서 금속층(10)을식각하여 금속층 패턴(13)을 형성한 후에 금속층 패턴(13) 상에 절연막(14)을 형성하여 금속층 패턴(13) 사이의 갭(gap)을 채운다. 이때 절연막(14)은 HDP-CVD 방식으로 형성되는 산화막이다.
도 1c에 도시된 바와 같이, 절연막(14)의 상부에 SOG(Spin On Glass)막(15)을 형성한다. SOG막(15)은 절연막(14)의 평탄화 및 금속층 패턴(13) 사이의 절연을 유지시켜준다.
계속해서, SOG막(15)을 300∼500의 범위에서 진공 베이크하여 SOG막(15) 내부에 솔벤트(solvent) 성분을 제거한다.
그러나, 상기와 같은 종래의 층간 절연막 형성 방법은 반도체 소자의 집적도가 높아지면서 기판 상에 형성되는 패턴들의 단차가 커지고 패턴들간의 간격도 매우 좁아짐에 따라 금속층 패턴(13) 사이에 절연막(14)을 채우는 과정에서 절연막(14)내에, 도 1b에 도시된 바와 같이, 보이드(void, A)가 형성되는 등 미세 간격을 절연막(14)으로 채우는데 상당한 문제점이 있다.
또한, 종래 기술에 의한 층간 절연막 형성 방법은 금속층 패턴(13) 사이의 갭 전부가 HDP 산화막으로 채워져 있기 때문에 낮은 유전율을 갖는 SOG막을 채울 수 없어 낮은 유전율을 유지할 수 없다. 이로 인하여 금속층 패턴(13)사이의 기생 캐패시터의 용량을 작게 할 수 없는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속층 패턴 사이의 기생 캐패시터 용량을 낮출 수 있을 뿐만 아니라 평탄화도 이룰 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 기판 상에 금속층 패턴을 형성하는 단계와, 상기 기판과 금속층 패턴 전면에 라이너 절연막을 형성하는 단계와, 상기 금속층 패턴 상부에 형성된 라이너 절연막을 제거함과 함께 상기 금속층 패턴 사이의 갭에 형성된 라이너 절연막의 일부를 제거하는 단계와, 상기 금속층 패턴 사이의 갭을 SOG막으로 채운 후에 베이킹하는 단계와, 상기 SOG막 상부에 절연막을 증착하는 단계를 포함한다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 형성 방법을 도시한 공정 단면도이고,
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 층간 절연막 형성 방법을 도시한 공정 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 기판 102 : 금속층
104 : 포토레지스트 패턴 106 : 금속층 패턴
108 : 라이너 절연막 110 : SOG막
112 : 절연막
이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다. 도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 층간 절연막 형성 방법을 도시한 공정도이다.
도 2a에 도시된 바와 같이, 기판(100) 상에 금속층(102)을 형성한다. 금속층(102)의 상부에 포토레지스트를 도포한 후에 노광 및 현상 공정을 진행하여 금속층 패턴을 정의하기 위한 포토레지스트 패턴(104)을 형성한다. 이때 금속층(102)은 제 1장벽 금속층, 금속 물질 및 제 2장벽 금속층이 적층되는 구조를 갖고, 금속 물질은 알루미늄, 텅스텐 또는 구리로 이루어진다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(104)에 맞추어서 금속층(102)을 식각하여 금속층 패턴(106)을 형성한다.
도 2c에 도시된 바와 같이, 금속층 패턴(106)이 형성된 기판(100) 상에 HDP-CVD 방식을 이용하여 라이너 절연막(108)을 형성한다. 이때 HDP-CVD 방식을 이용하여 인-시츄로 증착 및 식각이 동시 진행되어 형성되는 HDP 산화막이다. 이와 같은 HDP 산화막은 USG(Undoped Silicon Glass)막과 FSG(Flurione doped Silicon Glass)막 중 어느 하나이고, 그 두께는 100∼1000이다.
도 2d에 도시된 바와 같이, 결과물을 건식 식각(dry etch)하여 금속층 패턴(106)의 상부의 라이너 절연막(108)을 식각함과 아울러 금속층 패턴(106)의 측벽에 형성된 라이너 절연막(108)을 라운딩 식각하여 패터닝된 라이너 절연막(108′)을 형성한다. 이때 금속층 패턴(106)의 사이에 형성된 라이너 절연막(108)도 일부 제거한다.
도 2e에 도시된 바와 같이, 결과물에 금속층 패턴(106) 사이의 갭이 완전히 매립되도록 낮은 유전율을 갖는 SOG막(110)을 도포한 후에 베이킹 공정을 진행하여 SOG막(110)내의 솔벤트 성분을 제거한다. 이때 SOG막(110)은 금속층 패턴(106) 사이에 형성된 라이너 절연막(108)으로 안정화되고, 유전율이 4미만인 물질로 이루어져 있다.
상기와 같이 금속층 패턴(106) 사이의 갭에 유전율이 4미만인 SOG막(110)을 채움으로서 금속층 패턴(106) 사이의 유전율을 낮출 수 있고, 이에 따라 금속층 패턴(106) 사이의 기생 캐패시터 용량을 작게 할 수 있다.
도 2f에 도시된 바와 같이, SOG막(110)의 상부에 절연막(112)을 형성하는데, 이때 금속층 패턴(106)의 돌출된 SOG막(110) 부분은 성정이 작으며 금속층 패턴(106) 사이의 갭 부분의 SOG막(110) 부분은 성장이 크기 때문에 평탄화를 이룰 수 있다. 여기서 절연막(112)은 HDP-CVD 방식으로 형성되는데, 라이너절연막(108)과 동일한 물질인 USG막 또는 FSG막이다. 또한 그 두께는 1000∼10000이다.
상기와 같은 설명 중에서 기판(100)은 반도체 기판이 될 수 있으나 반도체 기판 상에 형성된 층간 절연막이 될 수도 있다. 즉, 도 2a 내지 도 2f에서 설명이 반도체 기판 상에 형성된 층간 절연막 상에서 이루어지는 경우가 있다.
이러한 의미에서 본 발명은 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시 가능함은 명백하다.
이상 설명한 바와 같이, 본 발명은 층간 절연막 형성 시에 필수적인 HDP 절연막을 식각 공정으로 최소화시킨 후에 금속층 패턴 사이의 갭을 낮은 유전율을 갖는 SOG막으로 채움으로써, 금속층 패턴 사이의 기생 캐패시터 용량을 낮출 수 있을 뿐만 아니라 평탄화도 이룰 수 있다.

Claims (7)

  1. 기판 상에 금속층 패턴을 형성하는 단계와,
    상기 기판과 금속층 패턴 전면에 라이너 절연막을 형성하는 단계와.
    상기 금속층 패턴 상부에 형성된 라이너 절연막을 제거함과 함께 상기 금속층 패턴 사이의 갭에 형성된 라이너 절연막의 일부를 제거하는 단계와,
    상기 금속층 패턴 사이의 갭을 SOG막으로 채운 후에 베이킹하는 단계와.
    상기 SOG막 상부에 절연막을 증착하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1항에 있어서,
    상기 금속층은,
    제 1장벽 금속층, 금속 물질, 제 2장벽 금속층이 적층되어 있는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 2항에 있어서,
    상기 금속물질은,
    알루미늄, 텅스텐 또는 구리로 형성된 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1항에 있어서,
    상기 라이너 절연막은,
    HDP-CVD방식으로 형성되는 USG 또는 FSG막인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 4항에 있어서,
    상기 라이너 절연막은,
    100∼1000의 두께를 갖는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  6. 제 1항에 있어서,
    상기 절연막은,
    HDP-CVD방식으로 형성되는 USG 또는 FSG막인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  7. 제 5항에 있어서,
    상기 절연막은,
    1000∼10000의 두께를 갖는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
KR10-2002-0060493A 2002-10-04 2002-10-04 반도체 소자의 층간 절연막 형성 방법 KR100450569B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0060493A KR100450569B1 (ko) 2002-10-04 2002-10-04 반도체 소자의 층간 절연막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0060493A KR100450569B1 (ko) 2002-10-04 2002-10-04 반도체 소자의 층간 절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR20040031131A KR20040031131A (ko) 2004-04-13
KR100450569B1 true KR100450569B1 (ko) 2004-09-30

Family

ID=37331386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0060493A KR100450569B1 (ko) 2002-10-04 2002-10-04 반도체 소자의 층간 절연막 형성 방법

Country Status (1)

Country Link
KR (1) KR100450569B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102410187B1 (ko) 2021-01-29 2022-06-22 주식회사 글로벌코리아 이기종 구동수단이 결착 가능한 레저용 이동수단 및 이를 이용한 구동 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03237722A (ja) * 1990-02-14 1991-10-23 Nec Corp 多層配線の平坦化方法
JPH06338500A (ja) * 1993-05-28 1994-12-06 Kawasaki Steel Corp 半導体装置の製造方法
JPH08227885A (ja) * 1995-02-21 1996-09-03 Nec Corp 半導体装置の製造方法
JPH10261640A (ja) * 1996-12-24 1998-09-29 Sgs Thomson Microelectron Srl 半導体電子装置の平坦性を向上させるための積層誘電体構成体を付着形成するプロセス
KR20010017499A (ko) * 1999-08-12 2001-03-05 윤종용 반도체 소자 제조방법
KR20010063640A (ko) * 1999-12-23 2001-07-09 박종섭 반도체 소자의 층간 절연막 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03237722A (ja) * 1990-02-14 1991-10-23 Nec Corp 多層配線の平坦化方法
JPH06338500A (ja) * 1993-05-28 1994-12-06 Kawasaki Steel Corp 半導体装置の製造方法
JPH08227885A (ja) * 1995-02-21 1996-09-03 Nec Corp 半導体装置の製造方法
JPH10261640A (ja) * 1996-12-24 1998-09-29 Sgs Thomson Microelectron Srl 半導体電子装置の平坦性を向上させるための積層誘電体構成体を付着形成するプロセス
KR20010017499A (ko) * 1999-08-12 2001-03-05 윤종용 반도체 소자 제조방법
KR20010063640A (ko) * 1999-12-23 2001-07-09 박종섭 반도체 소자의 층간 절연막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102410187B1 (ko) 2021-01-29 2022-06-22 주식회사 글로벌코리아 이기종 구동수단이 결착 가능한 레저용 이동수단 및 이를 이용한 구동 방법

Also Published As

Publication number Publication date
KR20040031131A (ko) 2004-04-13

Similar Documents

Publication Publication Date Title
US5872052A (en) Planarization using plasma oxidized amorphous silicon
KR100739252B1 (ko) 반도체 소자의 제조 방법
US8293638B2 (en) Method of fabricating damascene structures
KR100668810B1 (ko) 알씨 딜레이를 개선한 반도체소자의 금속배선방법
KR100780680B1 (ko) 반도체 소자의 금속배선 형성방법
KR100450569B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100500439B1 (ko) 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법
JPH10116904A (ja) 半導体装置の製造方法
US6399482B1 (en) Method and structure for a conductive and a dielectric layer
KR100515378B1 (ko) 박막 커패시터 제조 방법
KR100735608B1 (ko) 반도체 소자의 비어 콘택 형성방법
KR100812298B1 (ko) 엠아이엠 캐패시터 형성방법
KR101024871B1 (ko) 듀얼 다마신 패턴 형성 방법
US7326632B2 (en) Method for fabricating metal wirings of semiconductor device
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR20090069543A (ko) Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법
KR100876879B1 (ko) 캐패시터의 스토리지 노드 형성방법
KR100467781B1 (ko) 박막 커패시터 및 그 제조 방법
KR100253338B1 (ko) 반도체소자의 배선형성방법
KR100398046B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100262009B1 (ko) 반도체장치의 제조 방법
KR100483204B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100562319B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR19990081299A (ko) 반도체 장치의 층간절연막 형성방법
KR20030018746A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee