KR100668810B1 - 알씨 딜레이를 개선한 반도체소자의 금속배선방법 - Google Patents

알씨 딜레이를 개선한 반도체소자의 금속배선방법 Download PDF

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Abstract

본 발명은 다마신방법에 의해 금속배선을 형성하고 금속배선사이의 산화막을 제거한 후, 트렌치에 보이드(viod)를 형성하여 알씨(RC) 딜레이를 개선한 반도체소자의 금속배선방법을 개시하며, 개시된 본 발명의 방법은, 기판 상부에 제1절연층을 증착하는 제1단계; 상기 증착된 제1절연층의 상부에 식각차단막을 증착하는 제2단계; 상기 식각차단막 상부에 PR층을 형성하는 제3단계; 상기 PR층에 패터닝 및 식각공정을 반복한 후 제거하고, 제2절연층을 증착하여 단층(single) 및/또는 이중(dual) 다마신 형태의 트렌치홀을 형성하는 제4단계; 상기 트렌치홀 내부에 구리금속을 매립하는 제5단계; 상기 구리금속이 매립된 트렌치 외부의 제2절연층을 제거하는 제6단계; 및 상기 구리금속이 매립된 트렌치 외부의 빈 공간에 에어갭이 형성되도록 함과 동시에 상기 구리금속이 매립된 트렌치를 덮도록 캡핑층을 형성하는 제7단계;를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 좁은 금속배선사이에 빈 공간만 존재하게 되므로, 층내금속간 정전용량의 문제가 해결되어, 낮은 유전율을 갖는 유전체없이도 초고속 소자를 만들 수 있는 금속배선을 형성하는 효과를 얻을 수 있다.

Description

알씨 딜레이를 개선한 반도체소자의 금속배선방법{THE METHOD OF FABRICATING METAL-LINE IMPROVED RC DELAY IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 알씨 딜레이를 개선한 반도체소자의 금속배선방법을 설명하기 위한 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 기판 12a, 12b : 절연층
14 : 질화막 16 : PR층
18 : 확산방지막 20 : 구리금속
22 : 캡핑층 24 : 에어갭
본 발명은 다마신(damascene) 공정의 금속배선방법에 관한 것으로, 자세하게는 다마신방법에 의해 금속배선을 형성하고 금속배선사이의 산화막을 제거한 후, 트렌치에 보이드(viod)를 형성하여 RC 성분에 의한 딜레이(delay)를 최소화하기 위한, 알씨 딜레이를 개선한 반도체소자의 금속배선방법에 관한 것이다.
메모리소자의 집적도가 증가함에 따라, 향후 금속배선 형성방법이 기존의 반 응성이온식각법(RIE)대신 다마신(damascene)방법으로 변화를 추구하고 있다. 이러한 다마신방법은 비아(Via)의 매립이 가능하고 비용을 최소화하면서도 소자의 특성이 양호하게 개선시킬 수 있다. 아울러 0.13㎛이하의 논리소자 및 메모리소자에서 광범위하게 적용이 가능하다.
반도체소자에 있어서 두 전극간의 정전용량(C)은 아래의 [수학식 1]과 같다.
Ｃ ∝ εr / tox
( 여기서 εr 은 유전체의 유전상수, tox는 커패시터막의 두께이다. )
즉, 금속배선의 간격이 좁아진다는 것은 위의 [수학식 1]에서 tox가 감소한다는 것을 의미한다. 따라서 금속배선이 좁아질수록 금속배선과 층간절연물인 산화실리콘은 마치 커패시터처럼 작용하게 된다. 이러한 금속배선의 커패시터화를 막기 위해서는 유전율이 낮은, 즉 εr이 낮은 층간절연물을 사용해야 한다.
종래에는 유전상수값이 3.5∼4.4 정도되는 산화실리콘을 층간절연막으로 사용하여 반도체소자의 금속배선을 형성하였다.
그러나, 전술한 종래 반도체소자의 금속배선은 다음과 같은 문제점이 있다.
즉, 전술한 바와 같이 금속배선이 좁아질수록 커패시터화가 계속 진행되며, 유전상수값이 3.5∼4.4 정도의 종래 층간절연막으로는 유전특성의 한계에 직면해 있다고 할 수 있다. 아울러 칩사이즈를 지속적으로 감소시키기 위해서는 유전상수 가 낮은 유전물질을 개발해야 하지만 이는 굉장히 어려운 문제이다.
또한 금속배선 사이의 간격이 좁아져 기존의 유전물질(dielectric material)은 유전특성의 한계에 접해 있는 상황이다. 금속배선의 간격이 좁아지면 금속배선과 층간절연물인 산화실리콘은 마치 커패시터처럼 작용하게 되어 소자의 속도를 저하시킨다.
또한 다마신 공정에서는 층간금속(inter metal)과 층내금속(intra matal)의 정전용량이 문제가 되고 있으며, 특히 층내금속의 정전용량은 반도체소자의 동작에서 RC성분에 의한 지연(delay)을 발생시키는 문제점을 가지고 있다.
따라서 전술한 문제점을 해결하기 위한 본 발명의 목적은, 층내물질의 산화막을 제거하기 위한 딥-아웃(dip-out)기술과 층내물질을 보호하기 위한 캡핑막(capping layer) 형성기술을 도입하여, 금속배선사이의 산화막을 제거하고 트렌치에 보이드를 형성함으로써, RC성분에 의한 지연을 방지할 수 있는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 알씨 딜레이를 개선한 반도체소자의 금속배선방법은, 기판 상부에 제1절연층을 증착하는 제1단계; 상기 증착된 제1절연층의 상부에 식각차단막을 증착하는 제2단계; 상기 식각차단막 상부에 PR층을 형성하는 제3단계; 상기 PR층에 패터닝 및 식각공정을 반복한 후 제거하고, 제2절연층을 증착하여 단층(single) 및/또는 이중(dual) 다마신 형태의 트렌치홀을 형성하는 제4단계; 상기 트렌치홀 내부에 구리금속을 매립하는 제5단계; 상기 구리금속이 매립된 트렌치 외부의 제2절연층을 제거하는 제6단계; 및 상기 구리금속이 매립된 트렌치 외부의 빈 공간에 에어갭이 형성되도록 함과 동시에 상기 구리금속이 매립된 트렌치를 덮도록 캡핑층을 형성하는 제7단계;를 포함하는 것을 특징으로 한다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 알씨 딜레이를 개선한 반도체소자의 금속배선방법을 설명하기 위한 공정도이다.
도 1a에 도시한 바와 같이, 본 실시예에서는 반도체소자의 동작을 위한 소정의 회로 및 소자가 형성되어 있는 기판(10)상부에, 제1절연층(12a)을 형성한다. 이러한 제1절연층(12a)은 산화막을 이용하여 증착하는 데, 이 경우 산화막으로는 패터닝공정이 용이한 산화막이나, PSG(Phospho-Silicate Glass) 또는 SOG(Spin On Glass)를 이용한다. 이후 이 상부에 식각을 차단하기 위해 약 300∼1000Å의 두께로 질화막(14)을 증착한다. 그리고, 질화막(14) 상부에 PR(Photo Resist)층(16)을 형성한다.
이 후 PR층(16)에 패터닝과 식각공정을 반복하여 PR층(16)을 제거해 내고 그 상부에 제2절연층(12b)을 형성함으로써, 도 1b와 같은 단층(single) 또는 이중(dual) 다마신 형태의 트렌치홀, 즉, 단층 또는 이중 다마신 패턴의 제1절연층(12a) 및 제2절연층(12b)을 형성한다.
이 후 도 1c와 같이, 구조물이 없은 빈 트렌치홀의 표면에 확산방지막(18)을 증착한 다음, 그 내부를 구리금속(20)으로 매립한다. 그리고, 화학기계적연마(CMP)를 실시한 다음, 질소(N2)가스 분위기에서 어닐링(annealing)을 실시한다. 이는 후술할 제2절연층(12b)의 산화막 제거를 위한 딥-아웃(dip-out) 공정을 용이하게 진행하기 위함이다.
이 후 도 1d와 같이, 구리금속(20)으로 매립된 트렌치 외부의 제2절연층(12b)의 산화막을 습식디핑(wet dipping)방식에 의한 딥-아웃기술로 제거해 낸다. 이 과정에서는 50:1∼500:1의 HF용액 또는 10:1∼500:1의 BOE용액을 사용한다. 이 경우 정전용량에 문제가 없을 정도로 트렌치 간격이 넓은 영역, 즉 약 0.1㎛ 이상인 부분에서는 산화막의 딥-아웃공정을 실시하지 않는다.
이 후 도 1e와 같이, 산화막을 제거한 공간에 HDP(high density plasma) 장비로 산화막의 증착 및 식각을 반복하여 에어갭(24; air gap)을 형성하고 캡핑층(capping layer; 22)을 완성한다. 이 과정은 3단계로 진행되는 데, 먼저 제1단계는 식각/증착의 비를 0.2∼0.4로 하여 트렌치벽쪽에 산화막을 형성시킨다. 이 후 제2단계에서는 바이어스 전원이 인가되지 않는 상태로 층내금속의 에어갭을 봉한다. 이후 제3단계는 식각/증착의 비를 0.6∼0.9로 하여 산화막의 증착과 평탄화공정을 실시한다. 아울러 HDP장비에서 3단계로 진행되는 이 공정은 PE CVD방법을 이용하는 경우도 본 발명이 가능하다.
전술한 바와 같이, 본 발명은 좁은 금속배선사이에 빈 공간만 존재하게 되므로, 층내금속간 정전용량의 문제가 해결되어, 낮은 유전율을 갖는 유전체없이도 초 고속 소자를 만들 수 있는 금속배선을 형성하는 효과가 있다.

Claims (17)

  1. 기판 상부에 제1절연층을 증착하는 제1단계;
    상기 증착된 제1절연층의 상부에 식각차단막을 증착하는 제2단계;
    상기 식각차단막 상부에 PR층을 형성하는 제3단계;
    상기 PR층에 패터닝 및 식각공정을 반복한 후 제거하고, 제2절연층을 증착하여 단층(single) 및/또는 이중(dual) 다마신 형태의 트렌치홀을 형성하는 제4단계;
    상기 트렌치홀 내부에 구리금속을 매립하는 제5단계;
    상기 구리금속이 매립된 트렌치 외부의 제2절연층을 제거하는 제6단계; 및
    상기 구리금속이 매립된 트렌치 외부의 빈 공간에 에어갭이 형성되도록 함과 동시에 상기 구리금속이 매립된 트렌치를 덮도록 캡핑층을 형성하는 제7단계;
    를 포함하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  2. 제 1항에 있어서, 상기 제1단계는
    패터닝 공정이 용이한 산화막으로 제1절연층을 형성하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  3. 제 1항에 있어서, 상기 제1단계는
    PSG로 제1절연층을 형성하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  4. 제 1항에 있어서, 상기 제1단계는
    SOG로 제1절연층을 형성하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  5. 제 1항에 있어서, 상기 제2단계는
    질화막으로 상기 식각차단막을 증착하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  6. 제 1항 또는 제5항에 있어서, 상기 제2단계는
    상기 식각차단막을 300∼1000Å 두께로 증착하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  7. 제 1항에 있어서, 상기 제5단계는
    상기 형성된 트렌치홀의 내부에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  8. 삭제
  9. 제 1항에 있어서, 상기 제5단계는
    상기 트렌치홀의 상부를 CMP방법으로 평탄화하는 제9a단계; 및,
    상기 평탄화된 구조물의 상부에 어닐링을 실시하는 제9b단계를 포함하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  10. 제 1항에 있어서, 상기 제6단계는
    습식디핑(wet dipping)방식에 의한 딥-아웃(dip-out)기술로 상기 제2절연층을 제거하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  11. 제 10항에 있어서, 상기 제6단계는
    50:1∼500:1의 HF용액을 사용하여 상기 제2절연층을 제거하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  12. 제 10항에 있어서, 상기 제6단계는
    10:1∼500:1의 BOE용액을 사용하여 상기 제2절연층을 제거하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  13. 제 1항 또는 제10항에 있어서, 상기 제6단계는
    상기 트렌치의 간격이, 상기 간격에 따라 기생할 수 있는 정전용량에 문제가 없을 정도로 넓은 경우, 상기 제2절연층을 제거하지 않는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  14. 제 13항에 있어서, 상기 제6단계는
    상기 형성된 트렌치의 간격이 0.1㎛이상인 경우, 상기 제2절연층을 제거하지 않는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  15. 제 1항에 있어서, 상기 제7단계는
    산화막을 이용하여 캡핑층을 형성하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  16. 제 1항에 있어서, 상기 제7단계는
    PE CVD를 이용하여 캡핑층을 형성하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
  17. 제 1항에 있어서, 상기 제7단계는
    식각 대 증착의 비를 0.2∼0.4 정도로 하여 상기 트렌치벽쪽에 산화막을 형성하는 제71단계;
    바이어스 전압이 인가되지 않는 상태로 상기 형성된 층내금속의 에어갭을 덮어 씌우는 제72단계; 및,
    식각 대 증착의 비를 0.6∼0.9 정도로 하여 상기 봉해진 에어갭 상부에 산화막을 증착하고 평탄화시키는 제73단계를 포함하는 것을 특징으로 하는, 알씨 딜레이를 개선한 반도체소자의 금속배선방법.
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