KR100829603B1 - 에어 갭을 갖는 반도체 소자의 제조 방법 - Google Patents

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Abstract

에어 갭을 갖는 반도체 소자의 제조 방법이 제공된다. 반도체 기판 상에 반도체 기판을 노출시키는 오프닝 구조들을 포함하는 유기 희생막 패턴을 형성하고, 오프닝 구조들 내에 금속 배선들을 형성한다. 산소와 일산화탄소를 포함하는 소스 가스를 사용하는 플라즈마 애싱 처리를 통해 유기 희생막 패턴을 제거하고, 금속 배선들 사이에 에어 갭을 포함하는 층간 절연막을 형성한다. 이러한 에어 갭을 통해 금속 배선들 간의 RC 신호지연과 상호 간섭을 효과적으로 방지할 수 있다
에어 갭, 금속 배선, 유기 희생막, 플라즈마 애싱

Description

에어 갭을 갖는 반도체 소자의 제조 방법{Method of manufacturing a semiconductor device having an air-gap}
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 120 : 식각 정지막
130 : 유기 희생막 140 : 하드 마스크막
150a, 150b : 오프닝 구조들 160 : 식각 정지막 패턴
170 : 유기 희생막 패턴 180 : 하드 마스크 패턴
190 : 도전막 200a, 200b : 금속 배선들
210a, 210b : 캡핑막 220 : 플라즈마 애싱 처리
230 : 층간 절연막 240 : 에어 갭
250 : 지지막 260 : 지지막 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 에어 갭(air gap)을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 약 90㎚ 나아가 약 32㎚ 정도까지 감소함에 따라 나타나는 배선들 간의 RC 신호 지연(RC delay)과 상호 간섭(cross talk) 및 전력 소비(power consumption)의 증가 등의 문제가 대두되고 있다. 특히, 금속 배선들 사이의 간격이 점점 감소함에 따라 기생 용량 등의 캐패시턴스(capacitance) 값이 급속도로 증가하고 있다. 이로 인해 RC 신호 지연의 문제는 디자인 룰의 감소에 따라 더욱 해결해야 하는 과제가 되고 있다.
이러한 문제를 해결하기 위해서 금속 배선의 저항을 낮추는 노력과 함께 금속 배선들 사이의 기생 캐패시턴스를 낮추기 위한 연구가 진행 중이다. 예를 들어, 구리(copper) 배선을 적용한 듀얼 다마신 공정을 통해 금속 배선의 저항을 낮추거나, 저유전율(low-k)을 갖는 층간 절연막을 사용하여 캐패시턴스 값을 감소시키는 연구가 진행되고 있다. 이러한 연구에 따라 약 3.8 정도의 유전율을 갖는 실리콘 산화물(SiO2)로 이루어진 절연막으로부터 유전율이 약 2~2.9 정도인 다공성(porous) 저유전율 절연막을 적용한 반도체 소자가 개발 중이다. 하지만, 반도체 장치의 디자인 룰이 약 32㎚ 이하일 경우에는 RC 신호지연의 문제는 더욱 심각해 질것으로 예측되고 있다.
이를 해결하기 위하여 에어 갭(air gap)을 금속 배선들 사이에 형성하는 기 술이 연구 중이다. 공기(air)는 유전율이 약 1 정도에 불과하기 때문에 캐패시턴스 값을 획기적으로 낮출 수 있을 것으로 예상되고 있다. 반도체 소자에서 에어 갭(air gap)을 형성하는 방법은, 예를 들면, IEEE 2005 International Interconnect Technology Conference에서 "Dual damascene process for air-gap Cu interconnects using conventional CVD films as sacrificial layers" 라는 제목으로 우노 등(Uno et al.)에 의해 발표된 바 있다. 우노 등에 따르면, 층간 절연막에 듀얼 다마신 방법으로 금속 배선들을 형성한 후, 상기 금속 배선들 상에 선택적 캡핑막을 형성한다. 이어서 건식 식각(dry Etch) 공정 또는 습식 식각(wet Etch) 공정으로 상기 층간 절연막의 일부 또는 전부를 제거한다. 그 후 일반적인 화학 기상 증착(chemical vapor deposition; CVD) 공정으로 층간 절연막을 재증착하여 상기 금속 배선들 사이에 에어 갭을 형성한다.
전술한 바와 같이 건식 식각 공정을 사용하는 경우에는, 식각 내성이 약한 금속 배선들 상의 캡핑막이 변형되거나 제거될 수 있는 문제가 있으며, 습식 식각 공정을 사용하는 경우에는 장벽 금속막(barrier metal)이 적은 부분으로 식각 용액이 침투하는 문제가 있다. 특히, 얇은 금속 배선의 경우에는 모세관 현상 등에 따른 액체의 표면 장력으로 금속 배선이 무너질 위험도 내재하고 있다.
한편, 미국 등록 특허 제6,423,629호에서는 포토레지스트 패턴을 이용하여, 에어 갭을 개재한 금속 배선을 형성하는 방법이 개시되어 있다. 상기 미국 등록 특허에 따르면, 하지막 상에 금속 시드 층으로 구리막 또는 팔라듐막을 형성하고, 그 상부에 콘택 홀을 갖는 포토레지스트 패턴을 형성한다. 이어서. 무전해 도금 공정 을 이용하여 상기 콘택 홀을 금속 배선으로 매립한 후에, 상기 포토레지스트 패턴을 애싱 공정을 통해 제거한다. 그리고, 화학 기상 증착(CVD) 공정으로 상기 금속 배선을 매립하는 층간 절연막을 재증착함으로써, 상기 금속 배선들 사이에 에어 갭을 형성한다. 그러나, 상기 콘택 홀 내에 상기 금속 배선을 형성할 때 상대적으로 경도가 낮으며 열 부담(thermal budget)에 취약한 포토레지스트 패턴을 사용하기 때문에, 원하는 구조의 금속 배선을 용이하게 형성하기 어렵다는 단점이 있다.
따라서, 금속 배선들의 변형 또는 붕괴 등이 없이 효과적으로 에어 갭을 구비하는 반도체 소자의 제조 방법이 여전히 요구되고 있다.
본 발명의 일 목적은 에어 갭을 구비하여 향상된 전기적 특성을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 금속 배선의 변형 또는 붕괴를 방지하면서 용이하게 에어 갭을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
그러나, 본 발명의 목적들은 이에 제한되지 않으며, 언급되지 않은 또 다른 목적들 또는 기타 이점들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자라면 명확하게 이해할 수 있을 것이다.
상술한 본 발명의 목적들을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 상기 반도체 기판을 노출시키는 오프닝 구조들을 포함하는 유기 희생막 패턴을 형성한 후, 상기 오프닝 구조들 에 금속 배선들을 매립한다. 산소(O2)와 일산화탄소(CO)를 포함하는 소스 가스를 사용하는 플라즈마 애싱 처리를 통해 상기 유기 희생막 패턴을 제거한 다음, 상기 금속 배선들 사이에어 갭을 포함하는 층간 절연막을 형성한다.
본 발명의 일 실시예에 있어서, 상기 유기 희생막 패턴은 포토레지스트보다 실질적으로 경도가 강한 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 유기 희생막 패턴은 NFC, BARC, ARC 또는 ARL로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 플라즈마 애싱 처리에 사용되는 상기 소스 가스는 수소(H2) 또는 질소(N2)를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판 상에 상기 유기 희생막 패턴을 형성하기 전에 지지막을 형성할 수 있다.
상술한 본 발명의 목적들을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에 있어서, 하부 배선이 형성된 반도체 기판을 제공한 후, 상기 반도체 기판 상에 유기 희생막을 형성한다. 상기 유기 희생막 상에 하드 마스크막을 형성하고, 상기 하드 마스크막을 이용하여 상기 유기 희생막에 상기 하부 배선의 일부분을 노출시키는 오프닝 구조들을 형성한다. 상기 오프닝 구조들을 채우면서 상기 유기 희생막 패턴 상에 도전막을 형성한 다음, 상기 도전막을 부분적으로 제거하여 상기 오프닝 구조들 내에 금속 배선들을 형성한다. 산소와 일산화탄소를 포함하는 소스 가스를 사용하는 플라즈마 애싱 처리를 통해 상기 유기 희생막 패턴을 제거한 후, 상기 금속 배선들 사이에 에어 갭을 포함하는 층간 절연막을 형성한다.
본 발명의 일 실시예에 있어서, 상기 도전막은 전기 도금 공정으로 형성된 구리를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 고집적 회로 반도체 소자, 프로세서, MEM's(Micro Electro Mechanical) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등의 미세 전자 소자에 적용 가능하다. 특히, 본 발명에 따른 반도체 소자의 제조 방법은, 고속 특성이 요구되는 CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합, ASIC(Application Specific Integrated Circuit), 로직 소자, SRAM 등에 더욱 유용하게 적용될 수 있다.
이하 본 발명의 실시예들에 따른 에어 갭을 갖는 반도체 장치의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 배선, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 배선, 패턴 또는 구조물이 기판, 각 층(막), 배선, 패턴 또는 구조물의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 배선, 패턴 또는 구조물이 직접 기판, 각 층(막), 배선, 패턴 또는 구조물 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 배선, 다른 패턴 또는 다른 구조물이 추가적으로 형성될 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(100) 상에 식각 정지막(120), 희생 절연막(130) 및 하드 마스크(140)를 차례로 형성한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 또는 디스플레이용 유리 기판 등을 포함한다. 기판(100) 상에는 다양한 종류의 능동 소자 및 수동 소자 등이 제공될 수 있다.
본 발명의 실시예들에 있어서, 기판(100) 상에는 하부 배선(110)이 구비될 수 있다. 하부 배선(110)은 다양한 종류의 배선용 물질, 예컨대, 구리, 구리 합금, 알루미늄, 알루미늄 합금 등과 같은 금속 또는 금속 합금으로 이루어질 수 있다. 저저항의 관점에서 하부 배선(110)은 구리로 형성되는 것이 바람직하다. 하부 배선(110)의 표면은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정과 같은 평탄화 공정을 통해 평탄화될 수 있다.
식각 정지막(120)은 하부 배선(110)을 구성하는 물질, 예컨대, 구리의 확산을 방지하고, 후속하는 비어 형성을 위한 건식 식각 공정과 트렌치 형성 후 잔류하는 충전재 제거 공정 시에 하부 배선(110)이 식각 공정에 노출되어 전기적 특성이 저하되는 것을 방지한다. 식각 정지막(120)은 그 위에 형성되는 희생 절연막(130)에 대해 큰 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들면, 식각 정지막(120)은 약 3~8 정도의 유전율을 갖는 물질인 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘산탄화물(SiCO) 또는 실리콘 산탄질화물(SiCON)을 사용하여 형성될 수 있다. 또한, 식각 정지막(120)은 전술한 물질로 구성된 단일막 또는 이들 물질 또는 그 혼합물로 이루어진 다층막 구조를 가질 수 있다. 식각 정지막(120)은 전체 층간 절연막의 유전율에 미치는 영향을 고려하여 가능한 최소화하되 식각 정지막(120)으로서의 기능을 수행하기에 충분한 두께로 형성된다.
유기 희생막(130)은 탄소(carbon), 수소(hydrogen) 및 산소(oxygen)를 포함하는 유기(organic) 물질을 사용하여 형성된다. 본 발명의 실시예들에 있어서, 유기 희생막(130)은 포토레지스트(photoresist)에 비하여 실질적으로 강한 경도를 가질 수 있다. 예를 들어, 유기 희생막(130)은 탄소, 수소 및 산소의 조합 비율에 따라 NFC(near-frictionless carbon), BARC(bottom anti-reflective coating), ARC(anti-reflective coating) 또는 ARL(anti-reflective layer)을 포함할 수 있다. 유기 희생막(130)은 식각 정지막(120)의 상면으로부터 약 3,000~20,000Å 정도의 두께를 가질 수 있다. 예를 들면, 유기 희생막(130)은 약 6,000~7,000Å 정도의 두께로 형성될 수 있다. 그러나, 이러한 유기 희생막(130)의 두께는 반도체 소자에 요구되는 특성에 따라 다양하게 변경될 수 있다.
일반적으로 약 248㎚ 이하의 파장을 갖는 노광원에 적합한 포토레지스트 패턴을 마스크로 이용할 경우에는 하지막에 대한 식각 공정 시에 식각 내성이 작다는 문제점이 있다. 이러한 문제점을 고려하여, 본 발명의 실시예들에 따르면 유기 희 생막(130)을 식각하기 위하여 하드 마스크막(140)을 적용한다. 본 발명의 실시예들에 있어서, 건식 식각 공정에 대한 식각 내성이 적은 포토레지스트 패턴을 식각 부담이 작은 하드 마스크막(140)을 패터닝하는 공정에만 사용하고, 상기 포토레지스트 패턴을 이용하여 형성된 하드 마스크 패턴(180)(도 1b 참조)을 식각 마스크로 사용하여 하부의 유기 희생막(130)을 식각한다. 하드 마스크막(140)은 실리콘 화합물, 금속 또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 하드 마스크막(140)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘산탄질화물(SiOCN), BCB(benzocyclobutene), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 산화물(AlO) 또는 붕소 질화물(BN), HSQ(hydrogen silsequioxane)을 사용하여 형성할 수 있다. 본 발명의 다른 실시예들에 따르면, 하드 마스크(140)는 전술한 실리콘 화합물, 금속 또는 금속 산화물로 이루어진 단일막이나 이들로 구성된 다층막 구조를 가질 수 있다.
도 1b를 참조하면, 하드 마스크막(140) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 하드 마스크막(140)을 식각함으로써, 유기 희생막(130) 상에 하드 마스크 패턴(180)을 형성한다.
하드 마스크 패턴(180)을 이용하여 유기 희생막(130)과 식각 정지막(120)을 부분적으로 식각하여, 반도체 기판(100)에 형성된 하부 배선(110)을 부분적으로 노출시키는 오프닝 구조들(150a, 150b)을 형성한다.
오프닝 구조들(150a, 150b)의 형성에 따라, 유기 희생막(130) 및 식각 정지막(120)은 각기 유기 희생막 패턴(170) 및 식각 정지막 패턴(160)으로 변화된다. 유기 희생막 패턴(170)과 식각 정지막 패턴(160)의 형성 후에, 하드 마스크 패턴(180)을 유기 희생막 패턴(170)으로부터 제거한다.
유기 희생막 패턴(170)에 형성된 오프닝 구조들(150a, 150b) 중 일부 오프닝 구조(150a)는 비어 홀(via hole)(151)과 트렌치(trench)(152)를 포함하며, 나머지 오프닝 구조(150b)는 비어 홀만을 포함할 수 있다. 비어 홀(151)과 트렌치(152)를 갖는 오프닝 구조(150a)의 경우, 비어 홀(151)과 트렌치(152)의 형성을 위한 사진 식각 공정을 각기 별도로 진행할 수 있다. 이에 비하여, 비어 홀만을 갖는 오프닝 구조(150b)의 경우에는 비어 홀의 형성을 위한 1회의 사진 식각 공정을 통해 형성될 수 있다. 즉, 비어 홀(151)과 트렌치(152)를 갖는 오프닝 구조(150a)는 2회의 사진 식각 공정을 통해 형성될 수 있는 반면, 비어 홀만을 갖는 오프닝 구조(150b)는 1회의 사진 식각 공정을 통해 형성될 수 있다.
도 1c를 참조하면, 오프닝 구조들(150a, 150b)을 충분하게 매립하면서 노출된 하부 배선(110)과 유기 절연막 패턴(170) 상에 도전막(190)을 형성한다. 도전막(190)은 금속 또는 합금을 사용하여 형성될 수 있다. 예를 들면, 도전막(190)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 또는 몰리브덴(Mo)을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 도전막(190)은 스퍼터링(sputtering) 공정으로 증착한 후 리플로우(reflow)시키는 방법, 화학 기상 증착(chemical vapor deposition CVD) 공 정 또는 전기 도금(electroplating) 공정을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 전기 도금 공정을 이용하여 도전막(190)을 형성할 경우에는 전해 시에 전류를 인가하기 위하여 하부 배선(110) 및/또는 기판(100) 상에 시드 층(seed layer)을 추가적으로 형성할 수 있다.
본 발명의 다른 실시예에 있어서, 도전막(190)을 형성하기 전에 하부 배선(110)과 오프닝 구조들(150a, 150b)의 측벽들 상에 장벽 금속막(도시되지 않음)을 형성할 수 있다. 특히, 구리와 같은 금속을 사용하여 도전막(190)을 형성할 경우에는 상기 장벽 금속막은 도전막(190)으로부터의 구리의 확산에 의하여 후속하여 형성되는 층간 절연막(230)(도 1g 참조)의 절연 특성이 열화되는 것을 방지할 수 있다. 상기 장벽 금속막은 금속, 금속 탄화물 또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 장벽 금속박은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 탄화물(TaC), 텅스텐 탄화물(WC), 티타늄 실리콘 질화물(TiSiN) 또는 탄탈륨 실리콘 질화물(TaSiN)을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 상기 장벽 금속막은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(atomic layer deposition ALD), 펄스 레이저 증착(pulsed laser deposition; PLD) 공정, 전자 빔 증착(electron beam evaporation) 공정을 이용하여 형성될 수 있다.
도 1d를 참조하면, 유기 희생막 패턴(170)이 노출될 때까지 도전막(190)을 부분적으로 제거하여 오프닝 구조들(150a, 150b)을 채우는 금속 배선들(200a, 200b)을 형성한다. 금속 배선들(200a, 200b)은 화학 기계적 연마(CMP) 공정 및/또는 에치백 공정을 이용하여 형성될 수 있다.
도 1e를 참조하면, 오프닝 구조들(150a, 150b)을 매립하는 금속 배선들(200a, 200b) 상에만 캡핑막 패턴들(210a, 210b)을 선택적으로 형성한다. 캡핑막 패턴들(210a, 210b)은 후속하여 진행되는 플라즈마 애싱 처리 공정 동안 금속 배선들(200a, 200b)이 손상을 입는 것을 방지하는 역할을 한다. 캡핑막 패턴들(210a, 210b)은 화학 기상 증착 공정, 무전해 도금 공정, 또는 원자층 증착 공정을 이용하여 형성될 수 있다. 본 발명의 실시예들에 따르면, 캡핑막 패턴들(210a, 210b)은 최종적으로 완성된 금속 배선들(200a, 200b) 상에 잔존하더라도 금속 배선들(200a, 200b)의 저항 증가율이 반도체 소자의 저항 마진 범위 이내, 예를 들면, 약 50% 이내의 저항 증가율이 될 수 있도록 하는 물질을 사용하여 형성할 수 있다. 따라서, 캡핑막 패턴들(210a, 210b)은 금속, 금속 산화물, 금속 인화물, 금속 붕화물, 금속 질화물 또는 이들의 혼합물을 사용하여 형성될 수 있다. 예를 들면, 캡핑막 패턴들(210a, 210b)은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 코발트 텅스텐 인화물(CoWP), 코발트 주석 인화물(CoSnP), 코발트 인화물(CoP), 코발트 붕화물(CoB), 코발트 주석 붕화물(CoSnB), 팔라듐(Pd), 인듐(In), 니켈 붕화물(NiB), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 탄탈륨 산화물(TaO) 또는 티타늄 산화물(TiO)을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 캡핑막 패턴들(210a, 210b)이 탄탈륨 산화물, 티타늄 산화물, 티타늄, 탄탈륨, 텅스텐 또는 텅스텐 질화물로 이루어질 경우, 화학 기상 증착 공정을 이용하여 금속 배선들(200a, 200b)상에 각기 캡핑막 패턴들(210a, 210b)을 형성할 수 있다. 본 발명의 다른 실시예에 있어서, 캡핑막 패턴들(210a, 210b)이 코발트 텅스텐 인화물, 코발트 주석 인화물, 코발트 인화물, 코발트 붕화물, 코발트 주석 붕화물, 팔라듐, 인듐 또는 니켈 붕화물 등으로 구성될 경우에는 무전해 도금 공정을 통해 금속 배선들(200a, 200b)상에 각기 캡핑막 패턴들(210a, 210b)을 형성할 수 있다. 본 발명의 또 다른 실시예에 있어서, 캡핑막 패턴들(210a, 210b)이 탄탈륨 질화물 또는 티타늄 질화물 등으로 이루어질 경우에는 원자층적층 공정을 이용하여 캡핑막 패턴들(210a, 210b)을 형성할 수 있다. 특히, 무전해 도금 공정으로 캡핑막 패턴들(210a, 210b)을 형성하는 방법은, 예를 들면, 미국 공개 특허 제2002-123220호, "An Electrochemical Study of Electroless Co-W-P Alloy Deposition" 1997, IEEE, Vol III, pp 192-200 등에 개시되어 있다. 캡핑막 패턴들(210a, 210b)은 각기 금속 배선들(200a, 200b)의 상면으로부터 약 50~500Å정도의 두께로 형성될 수 있다.
도 1f를 참조하면, 플라즈마 애싱(plasma ashing) 처리(220)를 통하여 유기 희생막 패턴(170)을 금속 배선들(200a, 200b)및 기판(100)으로부터 분해하여 제거한다. 본 발명의 일 실시예에 따르면, 플라즈마 애싱 처리(220)는 산소(O2)와 일산화탄소(CO)를 포함하는 소스 가스(source gas)를 사용하여 수행될 수 있다. 본 발명의 다른 실시예에 있어서, 플라즈마 애싱 처리(220)에 사용되는 소스 가스에 수소(H2) 및/또는 질소(N2)가 선택적으로 추가될 수 있다.
본 발명의 실시예들에 따른 플라즈마 애싱 처리(220)는 종래의 일반적인 포토레지스트를 제거하기 위한 애싱(ashing) 공정과는 다르다. 예를 들어, 종래의인 애싱 공정은 산소(O2) 계열의 플라즈마만을 사용한다. 또한, 본 발명의 실시예들에 따른 플라즈마 애싱 처리(220)에 따라 유기 희생막 패턴(170)이 실질적으로 등방성으로 제거되고, 금속 배선들(200a, 200b)이 손상을 받지 않는 상대적으로 저에너지의 플라즈마 애싱 공정으로 진행된다는 점에서, 종래의 건식 식각 공정과도 상이하다. 더욱이, 본 발명의 실시예들에 따른 플라즈마 애싱 처리(220)는 등방성으로 진행되지만, 식각 용액을 사용하지 않는다는 점에서도 종래의 습식 식각 공정과도 상이하다.
도 1a를 참조하여 전술한 바와 같이, 유기 희생막 패턴(170)이 포토레지스트보다 실질적으로 경도가 강하기 때문에, 이러한 유기 희생막 패턴(170)을 제거하기 위하여 산소 외에도 일산화탄소 플라즈마가 적용된다. 유기 희생막 패턴(170)이 제거되면, 금속 배선들(200a, 200b)이 전체적으로 노출된다.
도 1g를 참조하면, 노출된 금속 배선들(200a, 200b) 사이의 갭을 매립하면서 기판(100) 상에 층간 절연막(230)을 형성한다. 층간 절연막(230)은 열적 안정성도 우수하며 낮은 유전율을 갖는 저유전율 물질을 사용하여 형성될 수 있다. 이에 따라, 금속 배선들(200a, 200b) 간의 RC 신호 지연을 방지하면서 상호 간섭 및 전력 소비의 증가를 억제할 수 있다. 층간 절연막(230)은 저유전율(low-k)을 갖는 유기 폴리머 및/또는 무기물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(230) 은 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타 플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluoride), 폴리사이드(polycide) 수지 등과 같은 저유전율을 갖는 유기 폴리머를 사용하여 형성될 수 있다. 또한, 층간 절연막(230)은 USG(undoped silicate glass), TEOS(tetraethylorthosilicate), FSG(fluorine-doped silicate glass), OSG(organo silicate glass), 실리콘 산탄화물(SiOC), 실리콘 수소 산탄화물(SiOCH), HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane) 등과 같은 무기물을 사용하여 형성될 수 있다.
한편, 층간 절연막(230)은 플라즈마 증대 화학 기상 증착(plasma enhanced CVD; PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma CVD; HDP-CVD) 공정, 상압 화학 기상 증착(atmospheric pressure CVD; APCVD) 공정, 스핀 코팅(spin coating) 공정 등을 이용하여 형성될 수 있다. 층간 절연막(230)은 기판(100)의 상면으로부터 약 3,000~20,000Å 정도의 두께로 형성될 수 있다. 예를 들면, 층간 절연막(230)은 약 6,000~7000Å 정도의 두께로 형성될 수 있다. 그러나, 이와 같은 층간 절연막(230)의 두께는 반도체 소자의 특성에 따라 다양하게 변형 가능하다.
도 1g를 다시 참조하면, 상술한 바와 같이 기판(100) 상에 금속 배선들(200a, 200b)을 매립하는 층간 절연막(230)을 형성하면, 금속 배선들(200a, 200b) 사이에 위치하는 층간 절연막(230)에 에어 갭(air-gap)(240)이 형성된다. 반 도체 소자가 약 45㎚ 이하의 디자인 룰을 가질 경우에는 금속 배선들(200a, 200b)간의 간격이 좁아지기 때문에 층간 절연막(230)에 보다 용이하게 에어 갭(240)이 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 유기 희생 막을 사용하여 금속 배선들을 형성한 후, 산소 및 일산화탄소를 포함하는 소스 가스를 이용하는 플라즈마 애싱 처리를 통해 상기 유기 희생막을 제거한다. 다음에, 상기 금속 배선들을 매립하는 층간 절연막을 형성하기 때문에 상기 금속 배선들 사이의 층간 절연막에 에어 갭을 용이하게 형성할 수 있다. 이러한 에어 갭(240)으로 인해 상기 금속 배선들 간의 기생 캐패시턴스를 감소시켜 RC 신호지연(RC delay)과 상호 간섭(cross talk)을 효과적으로 방지할 수 있다.
전술한 에어 갭을 가지는 층간 절연막의 형성 방법은 도 1a 내지 도 1f을 참조하여 설명한 구조를 가지는 금속 배선들을 형성하는 방법 이외에도 다른 구조를 갖는 다양한 금속 배선들의 형성 방법에도 적용할 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다. 도 2a 내지 도 2e에 도시한 방법에 있어서, 하부 지지막을 제외하고는 도 1a 내지 도 1g를 참조하여 설명한 방법과 실질적으로 동일하다. 따라서, 실질적으로 동일한 부재들에 대하여는 동일한 참조 부호들을 사용하며, 이러한 부재들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 기판(100) 전면 상에 식각 정지막(120), 지지막(250), 유기 희생막(130) 및 하드 마스크막(140)을 차례로 형성한다.
본 발명의 실시예들에 있어서, 지지막(250)은 후술하는 플라즈마 애싱 처리를 통해 유기 희생막 패턴(170)을 제거할 때 제거되지 않는다. 즉, 지지막(250)은 지지막 패턴(260)(도 2b 참조)으로 식각 정지막 패턴(160) 상에 잔류하기 때문에, 저유전율을 갖는 물질을 사용하여 형성된다. 예를 들면 지지막(250)은 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 질화물(SiN) 또는 실리콘 수소 산탄화물(SiCOH)을 사용하여 형성될 수 있다.
지지막(250)은 후속하는 플라즈마 애싱 처리 시에 금속 배선들(200a, 200b)(도 2c 참조)의 구조적 안정성을 향상시킬 수 있다. 본 발명의 실시들에 있어서, 지지막(250)은 금속 배선들(200a, 200b)의 높이의 약 1/4~1/2 정도의 두께로 형성될 수 있다. 지지막(250)의 두께가 금속 배선들(200a, 200b)의 높이의 1/4 이하일 경우, 지지막(250)의 적용으로 인한 금속 배선들(200a, 200b)의 구조적 안정성 증대 효과가 충분하지 않게 된다. 이에 비하여, 지지막(250)이 금속 배선들(200a, 200b)의 높이의 1/2 이상의 두께를 가질 경우에는 층간 절연막(230)에 에어 갭(240)을 형성하여도 유전 상수 감소 효과가 충분히 나타나지 않게 된다. 그러나, 지지막(250)의 두께는 반도체 소자의 특성에 따라 다양하게 변경 가능하다.
도 2b를 참조하면, 포토레지스트 패턴(도시되지 않음)을 하드 마스크막(140) 상에 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크막(140)을 식각함으로써, 유기 희생막(130) 상에 하드마스크 패턴(180)을 형성한다.
하드 마스크 패턴(180)을 이용하여, 유기 희생막(130), 지지막(250) 및 식각 정지막(120)을 부분적으로 제거하여, 반도체 기판(100) 및/또는 하부 배선(110)을 부분적으로 노출시키는 오프닝 구조들(150a, 150b)을 형성한다. 이에 따라, 유기 희생막(130), 지지막(250) 및 식각 정지막(120)으로부터 각기 유기 희생막 패턴(170), 지지막 패턴(260) 및 식각 정지막 패턴(160)이 형성된다.
도 2c를 참조하면, 유기 희생막패턴(170)으로부터 하드 마스크 패턴(180)을 제거한 다음, 유기 희생막 패턴(170) 상에 오프닝 구조들(150a, 150b)을 충분히 매립하는 도전막(도시되지 않음)을 형성한다.
유기 희생막 패턴(170)이 노출될 때까지 상기 도전막을 제거하여 오프닝 구조들(150a, 150b)을 채우는 금속 배선들(200a, 200b)을 형성한다. 금속 배선들(200a, 200b)은 화학 기계적 연마 공정 및/또는 에치백 공정을 이용하여 형성된다.
도 2d를 참조하면, 금속 배선들(200a, 200b) 상에만 선택적으로 캡핑막들(210a, 210b)을 형성한 후, 플라즈마 애싱 처리(220)를 수행하여 유기 희생막 패턴(170)을 제거한다. 이때, 지지막 패턴(260)은 제거되지 않는다. 전술한 바와 같이, 플라즈마 애싱 처리(220)는 산소(O2) 및 일산화탄소(CO)를 포함하는 소스 가스를 사용하여 진행될 수 있다. 또한, 상기 소스 가스는 수소(H2) 및/또는 질소(N2)를 선택적으로 더 포함할 수 있다.
도 2e를 참조하면, 노출된 금속 배선(200) 사이의 갭을 채우면서 지지막 패턴(260) 상에 층간 절연막(230)을 형성한다. 층간 절연막(230)은 유기 폴리머 또는 무기물 등의 저유전율을 갖는 물질을 사용하여 형성할 수 있다.
전술한 바와 같이, 층간 절연막(230)을 형성하면, 에어 갭(240)이 금속 배선들(200a, 200b) 사이에 위치하는 부분의 층간 절연막(230)에 형성된다.
본 발명의 다른 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 지지막 패턴(260)을 적용하여, 에어 갭(240)의 위치가 금속 배선들(200a, 200b) 가운데 트렌치에 형성된 부분들에 보다 근접하여 형성 될 수 있다. 이와 같이 트렌치에 형성된 금속 배선들(200a, 200b)에 인접하는 에어 갭(240)으로 인해 금속 배선들(200a, 200b)간의 캐패시턴스를 더욱 감소시켜 RC 신호지연과 상호 간섭을 보다 효과적으로 방지할 수 있다.
상술한 바와 같이 본 발명에 따르면 유기 희생막을 이용하여 금속 패턴들을 형성한 후, 산소와 일산화탄소를 포함하는 소스 가스를 사용하는 플라즈마 애싱 처리를 통해서 유기 희생막을 제거하고 에어 갭을 구비하면서 상기 금속 배선을 매립하는 층간 절연막을 형성함으로써, 상기 금속 배선들의 변형 또는 붕괴가 없으면서, 상기 에어 갭을 통해 향상된 전기적 특성을 갖는 반도체 소자를 제조할 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 반도체 기판 상에 상기 반도체 기판을 노출시키는 오프닝 구조들을 포함하는 유기 희생막 패턴을 형성하는 단계;
    상기 오프닝 구조들 내에 금속 배선들을 형성하는 단계;
    산소(O2) 및 일산화탄소(CO)를 포함하는 소스 가스를 이용하는 플라즈마 애싱 처리를 통해 상기 유기 희생막 패턴을 제거하는 단계; 및
    상기 금속 배선들 사이에 에어 갭을 갖는 층간 절연막을 형성하는 단계를 포함하고,
    상기 오프닝 구조들의 일부는 비어 홀 및 트렌치를 포함하거나 비어 홀만을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 금속 배선들 상에 선택적으로 캡핑막들을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 캡핑막들은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 코발트 텅스텐 인화물(CoWP), 코발트 주석 인화물(CoSnP), 코발트 인화물(CoP), 코발트 붕화물(CoB), 코발트 주석 붕화물(CoSnB), 팔라듐(Pd), 인듐(In), 니켈 붕화물(NiB), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 탄탈륨 산화물(TaO) 및 티타늄산화물(TiO)로 구성되는 군에서 선택되는 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 유기 희생막 패턴은 NFC, BARC ARC 및 ARL로 구성되는 군에서 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 금속 배선은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 소스 가스는 수소(H2) 또는 질소(N2)를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 층간 절연막은 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타 플루오르스티렌, 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌, 폴리사이드 수지, USG, TEOS, FSG, OSG, HSQ 및 MSQ로 이루어진 군에서 선택되는 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제1항에 있어서, 상기 반도체 기판 상에 상기 유기 희생막 패턴을 형성하기 전에 지지막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 지지막 패턴은 상기 금속 배선들의 높이의 1/4~1/2의 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서, 상기 지지막 패턴은 실리콘 탄화물(SiC), 실리콘산탄화물(SiOC), 실리콘질화물(SiN) 및 실리콘 수소 산탄화물(SiCOH)로 구성되는 군에서 선택되는 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서, 상기 반도체 기판 상에 상기 유기 희생막 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 유기 희생막을 형성하는 단계;
    상기 유기 희생막 상에 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 이용하여 상기 유기 희생막을 부분적으로 식각하여 상기 오프닝 구조들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 하드 마스크는 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN), BCB, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 산화물(AlO), 붕소질화물(BN) 및 HSQ로 구성되는 군에서 선택되는 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 하부 배선이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 유기 희생막을 형성하는 단계;
    상기 유기 희생막 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용하여 상기 유기 희생막을 부분적으로 식각함으로써, 상기 하부 배선을 부분적으로 노출시키는 오프닝 구조들을 갖는 유기 희생막 패턴을 형성하는 단계;
    상기 오프닝 구조들을 채우면서 상기 유기 희생막 패턴 상에 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 제거하여 상기 오프닝 구조들 내에 금속 배선들을 형성하는 단계;
    산소(O2)와 일산화탄소(CO)를 포함하는 소스 가스를 사용하는 플라즈마 애싱 처리를 통해 상기 유기 희생막 패턴을 제거하는 단계; 및
    상기 금속 배선들 사이에 에어 갭을 갖는 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 도전막은 전기 도금 공정으로 형성된 구리를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서, 상기 소스 가스는 수소(H2) 또는 질소(N2)를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제14항에 있어서, 상기 층간 절연막은 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타 플루오르스티렌, 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌, 폴리사이드 수지, USG, TEOS, FSG, OSG, HSQ 및 MSQ로 구성되는 군에서 선택되는 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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