KR100503377B1 - 반도체 소자의 에어갭 제조 방법 - Google Patents

반도체 소자의 에어갭 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자(semiconductor devices)에 있어서 금속배선을 덮고 있는 부분의 캐패시턴스(capacitance)를 줄이기 위해 에어갭(air gap)을 제조하는 방법에 관한 것이다. 종래에는 TEOS(Tetra Ethyl Ortho Silicate) 계열의 산화막(oxide)에서 SiC 계열의 Low K 물질(material)이 개발되고 있고 또한, TEOS 계열을 사용하면서도 에어갭을 형성하여 Low K 물질을 구현하는 방법이 있었으나 인트라레벨 덴스(intralevel dense)에만 에어갭을 형성할 수 있어 전체적인 캐패시턴스를 감소시키는데 문제가 되어 왔다. 본 발명은 종래에 사용하고 있는 물질을 그대로 사용하면서 로우 캐패시턴스를 구현하기 때문에, 새로운 물질에 대한 공정 이슈가 없을 뿐만 아니라 원하는 로우 캐패시턴스를 다양하게 구현할 수 있는 장점이 있다. 따라서, RC 딜레이 개선에 많은 효과가 있으며 이로 인해 고속 디바이스 개발에 많은 도움이된다.

Description

반도체 소자의 에어갭 제조 방법{METHOD FOR MANUFACTURING AIR GAP OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자(semiconductor devices)의 에어갭(air gap) 제조 방법에 관한 것으로, 특히, 반도체 소자에 있어서 금속배선을 덮고 있는 부분의 캐패시턴스(capacitance)를 줄이기 위해 에어갭을 제조하는 방법에 관한 것이다.
디바이스 디자인(device design)이 타이트(tight)해지면서 밀(meal) 배선 구조와 인터/인트라 레이어 캐패시턴스(inter/intra layer capacitance)에 의한 RC 딜레이(delay)가 이슈(issue)가 되고 있으며 이는 디바이스의 고속화에 저해되는 요소가 되고 있다. 이로 인해 인터/인트라 레이어 캐패시턴스를 줄이기 위한 Low K 물질에 대한 연구가 진행되고 있으나 현재 확실한 Low K 물질이 선택되지 않아 실제 공정에 적용하기에 많은 어려움이 있어왔다. 따라서 공인된 물질을 사용하면서도 low-K 물질을 사용하는 것과 같은 특성을 나타낼 수 있는 에어갭에 대한 연구가 일부회사에서 활발하게 전개되고 있다. 하지만 지금까지의 에어갭 제조 방법은 인트라레벨에서는 쉽게 이루어졌으나 인터레벨에서는 형성하기가 어려워 전체적인 캐패시턴스를 줄이는데 문제가 되어왔다.
공정이 미세화가 되어감에 따라 Low K의 중요성은 더욱 부각하게 되었고 이에 따라 여러 업체에서 Low K 물질 구현에 박차를 가하고 있다. 대표적으로 "Applied materials사"의 "Black Diamond"나 "듀폰사"의 "SILK" 등을 들 수 있다.
종래에는 TEOS(Tetra Ethyl Ortho Silicate) 계열의 산화막(oxide)에서 SiC 계열의 Low K 물질(material)이 개발되고 있고 또한, TEOS 계열을 사용하면서도 에어갭을 형성하여 Low K 물질을 구현하는 방법이 있었으나 인트라레벨 덴스(intralevel dense)에만 에어갭을 형성할 수 있어 전체적인 캐패시턴스를 감소시키는데 문제가 되어 왔다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, 반도체 소자에 있어서 금속배선을 덮고 있는 IMD의 캐패시턴스를 줄이기 위해 IMD 내에 에어갭을 제조하는 반도체 소자의 에어갭 제조 방법을 제공하는 데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 에어갭 제조 방법의 일 실시예를 공정별로 나타낸 단면도이다.
먼저, 도 1a와 같이 금속 배선을 덮고 있는 IMD(10) 위에 나이트라이드(nitride)(12) 및 산화막(14)을 차례로 적층한다. 표면에 포토 레지스트(Photo Resist : PR)(16)를 패터닝(patterning)한다. 이때, IMD(10) 하부에는 금속 배선이 비아 플러그(via plug)와 연결되어 있다.
도 1b와 같이 포토 레지스트(16) 영역 이외의 산화막(14)을 제거한다. 포토 레지스트(16)를 제거한다.
도 1c와 같이 산화막(14) 영역 이외의 나이트라이드(12)를 경사 식각(slope etch)한다.
도 1d와 같이 노출된 IMD(10)를 등방성(isotropic) 건식 식각(dry etch)하여 IMD(10) 표면의 아래 수직 양쪽 방향으로 볼록한 에어갭을 형성한다.
도 1e와 같이 남아있는 나이트라이드(12)를 제거한다.
도 1f와 같이 전표면에 IMD를 증착한다. 여기서, 도 1a에 나타낸 바와 같이 나이트라이드(12) 하부에 형성된 IMD를 "제 1 IMD"라 칭할 때에는 도 1f에 나타낸 바와 같이 전표면에 층착되는 IMD는 "제 2 IMD"라 칭할 수 있다.
도 1g와 같이 표면을 화학적 기계적 연마(CMP)한다. 비아 플러그를 선택적으로 형성하고 금속을 패터닝한다. 이로써, 금속 배선층 사이에 에어갭을 가지는 층간절연막이 형성되는 것이다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상에서 설명한 바와 같이, 본 발명은 종래에 사용하고 있는 물질을 그대로 사용하면서 로우 캐패시턴스를 구현하기 때문에, 새로운 물질에 대한 공정 이슈가 없을 뿐만 아니라 원하는 로우 캐패시턴스를 다양하게 구현할 수 있는 장점이 있다. 따라서, RC 딜레이 개선에 많은 효과가 있으며 이로 인해 고속 디바이스 개발에 많은 도움이된다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 에어갭 제조 방법의 일 실시예를 공정별로 나타낸 단면도.

Claims (3)

  1. 금속 배선층을 덮고 있는 제 1 IMD 위에 나이트라이드 및 산화막을 차례로 적층하는 제 1 단계;
    표면에 포토 레지스트를 패터닝하는 제 2 단계;
    상기 포토 레지스트 영역 이외의 상기 산화막을 제거하는 제 3 단계;
    상기 포토 레지스트를 제거하는 제 4 단계;
    상기 산화막 영역 이외의 나이트라이드를 식각하는 제 5 단계;
    노출된 상기 제 1 IMD를 식각하여 상기 제 1 IMD 표면의 아래 수직 양쪽 방향으로 볼록한 에어갭을 형성하는 제 6 단계;
    상기 나이트라이드를 제거하는 제 7 단계; 및
    전표면에 제 2 IMD를 형성하여 금속 배선층 사이에 에어갭을 가지는 층간절연막을 형성하는 제 8 단계를 포함하는 반도체 소자의 에어갭 제조 방법.
  2. 제 1 항에 있어서, 상기 제 5 단계의 식각은 경사 식각인 반도체 소자의 에어갭 제조 방법.
  3. 제 1 항에 있어서, 상기 제 6 단계의 식각은 등방성 건식 식각인 반도체 소자의 에어갭 제조 방법.
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KR100829603B1 (ko) * 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법

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