KR100450240B1 - 콘택홀 형성 방법 및 이 콘택홀을 갖는 반도체 소자 - Google Patents
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Abstract
다마신(Damascene) 공정을 사용하여 홀 크기의 축소를 가능하게 하는 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 기판 위에 제1 절연층을 형성하는 단계와; 상기 제1 절연층 위에 에칭 정지층을 증착하는 단계와; 상기 에칭 정지층 위에 제2 절연층을 증착하는 단계와; 상기 제2 절연층 위에 콘택홀 마스크를 형성하는 단계와; 상기 콘택홀 마스크에서 규정된 대로 제2 절연층과 에칭 정지층 또는 제2 절연층만을 에칭하여 홀 패턴을 형성하는 단계와; 상기 제2 절연층 및 에칭된 부분의 홀 패턴 표면에 박막층을 증착하는 단계와; 상기 박막층 위에 트랜치 마스크를 형성하는 단계와; 상기 트랜치 마스크에서 규정된 대로 상기 박막층과 제2 절연층을 에칭하여 트랜치 패턴을 형성함과 동시에, 상기 박막층과 제1 절연층을 에칭하여 상기 홀 패턴의 측벽에 증착된 박막층 두께에 해당하는 만큼 직경이 감소된 콘택홀을 형성하는 단계;를 포함하는 콘택홀 형성 방법을 제공한다.
Description
본 발명은 반도체 소자 및 이의 제조 공정에 관한 것으로, 보다 상세하게는 다마신(Damascene) 공정을 사용하여 홀 크기의 축소를 가능하게 하는 콘택홀 형성 방법과, 이 방법에 의해 제조된 콘택홀을 갖는 반도체 소자에 관한 것이다.
근래에는 반도체 집적회로가 고속화/고집적화 되면서 트랜지스터 뿐만 아니라 배선의 미세화 및 다층화가 이루어지고 있고, 배선 지연(RC Signal Delay)을 축소하기 위하여 구리, 낮은 유전상수(k) 물질이 도입되고 있으며, 또한 디자인룰(Design Rule) 축소에 따른 금속 패터닝(metal patterning)의 어려움 등으로 인해 배선 형성 공정에 있어서 금속 에칭 및 절연체 갭 충전 단계를 제거할 수 있는 다마신(Damascene) 공정이 개발되었다. 이러한 다마신 공정은 싱글(single) 및 듀얼(dual) 공정이 있는데, 미국 특허번호 제5,635,423에는 듀얼 다마신 공정의 일례가 개시되어 있다.
도 1a 내지 도 1g를 참조하면, 상기 미국 특허의 듀얼 다마신 공정은, 기판(100)상에 제1 절연층(102)을 원하는 콘택홀(contact hole)(104) 또는 비아홀(via hole) 깊이 정도의 두께로 증착하는 단계와, 제1 절연층(102) 위에 에칭 정지층(106)을 증착하는 단계와, 에칭 정지층(106) 위에 원하는 트랜치 깊이 정도의 두께를 갖는 제2 절연층(108)을 증착하는 단계와, 제2 절연층(108) 위에 포토레지스트 마스크(110)(콘택홀 또는 비아홀 마스크)를 형성하는 단계와, 에칭 정지층(106)까지 제2 절연층(108)을 에칭하여 콘택홀(104) 또는 비아홀의 직경과 같은 크기를 갖는 홀 패턴(112)을 에칭하는 단계와, 콘택홀(또는 비아홀) 마스크(110)를 제거한 후 트랜치 마스크(114)를 형성하는 단계와, 제2 절연층(108)을 에칭하여 트랜치 패턴(116)을 형성함과 동시에 에칭 정지층(106)과 제1 절연층(102)을 에칭하여 콘택홀(104) 또는 비아홀을 형성하는 단계를 포함한다.
그런데, 상기한 구성의 듀얼 다마신 공정은 포토(photo) 장비의 레졸루션(resolution) 한계로 인해 콘택홀 또는 비아홀의 크기 축소에 한계가 있다.
여기에서, 상기 콘택홀은 반도체 기판에 형성된 게이트, 소스/드레인과 금속배선층을 연결하는 홀을 말하고, 비아홀은 금속 배선층간을 연결하는 홀을 말한다.
이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, 콘택홀의 크기를 최소화 할 수 있는 콘택홀 형성 방법을 제공함을 목적으로 한다.
본 발명의 다른 목적은 상기한 콘택홀을 갖는 반도체 소자를 제공하는 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 콘택홀 형성 공정을 나타내는 공정도이고,
도 2a 내지 도 2g는 본 발명에 따른 콘택홀 형성 공정을 나타내는 공정도이며,
도 3은 도 2a 내지 도 2g의 방법에 의해 제조된 콘택홀을 갖는 반도체 소자를 도시한 것이다.
상기한 본 발명의 목적은,
기판 위에 제1 절연층을 형성하는 단계와;
상기 제1 절연층 위에 에칭 정지층을 증착하는 단계와;
상기 에칭 정지층 위에 제2 절연층을 증착하는 단계와;
상기 제2 절연층 위에 콘택홀 마스크를 형성하는 단계와;
상기 콘택홀 마스크에서 규정된 대로 제2 절연층과 에칭 정지층 또는 제2 절연층만을 에칭하여 홀 패턴을 형성하는 단계와;
상기 제2 절연층 및 에칭된 부분의 홀 패턴 표면에 박막층을 증착하는 단계와;
상기 박막층 위에 트랜치 마스크를 형성하는 단계와;
상기 트랜치 마스크에서 규정된 대로 상기 박막층과 제2 절연층을 에칭하여 트랜치 패턴을 형성함과 동시에, 상기 박막층과 제1 절연층을 에칭하여 상기 홀 패턴의 측벽에 증착된 박막층 두께에 해당하는 만큼 직경이 감소된 콘택홀을 형성하는 단계;
를 포함하는 콘택홀 형성 방법에 의해 달성된다.
그리고, 상기한 콘택홀을 갖는 반도체 소자는,
기판 위에 제공되며 콘택홀을 구비하는 제1 절연층과;
상기 제1 절연층 위에 제공되며, 상기 콘택홀의 홀 폭보다 큰 폭을 갖는 에칭 정지층과;
상기 에칭 정지층 위에 제공되며, 트랜치 패턴을 형성하는 제2 절연층;
을 포함한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하는바, 이하에서는 콘택홀을 예로 들어 설명한다. 물론, 본 발명을 비아홀 형성 공정에도 적용할 수 있음은 당업자에게 자명한 사실이다.
도 2a 내지 2g는 본 발명에 따른 콘택홀 형성 방법의 공정 단계를 도시한 것이고, 도 3은 상기의 방법에 의해 제조된 콘택홀을 갖는 반도체 소자를 도시한 것이다.
도 2a는 원하는 콘택홀 깊이와 거의 동일한 두께로 기판(10) 위에 증착된 제1 절연층(12)을 도시한 것이다. 제1 절연층(12)은 일반적으로 배선 구조 내에서 사용되는 임의의 절연체로서, 예를 들어, 이산화실리콘(SiO2)이나 플루오르화 폴리이미드(fluorinated polyimide), 플루오르화 규산염 유리(fluorinated silicate glass), 비결정질 플루오르화 탄소(amorphous-fluorinated carbon) 등의 낮은 유전상수(k) 재료, 폴리아릴에테르(polyarylether) 계열로 알려진 재료, 파릴린-AF4(parylene-AF4), 산화 실리콘(silicon oxide)으로부터 유도되는 낮은 유전상수(k) 재료(예컨대, 블랙 다이아몬드), 플로우필(FlowFill) 등이 있다.
도 2b는 제1 절연층(12) 위에 에칭 정지층(14)이 증착된 상태를 도시한 것으로, 일례로, 제1 절연층(12)이 산화물 또는 산화물에 기초하였거나 낮은 유전상수(k)를 갖는 유기물이라면, 에칭 정지층(14)은 질화실리콘(silicon nitride) 등으로 제조될 수 있다.
도 2c는 에칭 정지층(14) 위에 제2 절연층(16)이 증착된 상태를 도시한 것이다. 제2 절연층(16)은 제1 절연층(12)과 관련하여 언급하였듯이 이산화실리콘이나 낮은 유전상수(k)를 갖는 재료 등과 같이 배선 구조에 사용되는 절연체이다. 제1 절연층(12)과 제2 절연층(16)의 재료는 동일한 재료일 필요는 없다.
도 2d는 제2 절연층(16)의 표면 위에 증착된 콘택홀 마스크(18)를 도시한 것인데, 이 마스크(18)는 제2 절연층(16) 위에 포토레지스트 재료를 인가하는 단계와, 상기 포토레지스트를 노광 및 현상하는 단계 및, 상기 홀 패턴의 위치와 크기를 규정하기 위하여 상기 포토레지스트에 패턴을 형성하는 단계에 의하여 제조될 수 있으며, 도 2e의 홀 패턴(20)을 규정하기 위해 현상되고 패턴화된다. 이러한 방식으로, 홀 패턴(20)은 제1 절연층(12) 내에 형성될 콘택홀의 모양을 갖는다.
에칭 공정이 완료된 후, 상기한 콘택홀 마스크(18)는 일반적인 제거 공정에 따라 제거된다. 도 2e는 콘택홀 마스크(18)가 제거된 상태를 도시하였다. 상기 콘택홀 마스크(18)의 제거에는 산소 또는 산소-플루오르 화합물을 이용한 드라이에싱(dry ashing) 후에 잔류물을 제거하기 위하여 습식 화학적 제거가 따른다. 산소에 의해서 반대로 영향을 받는 낮은 유전상수 재료, 예를 들면 낮은 유전상수의 유전체 재료나 HSQ 또는 이와 비슷한 재료에 대해서는 드라이 에싱이 사용되지 않는다. 이러한 경우에는 습식 포토레지스터 제거 용액이 사용된다. 습식 제거 후에는 에시 습식 화학 잔류물 제거 공정이 따른다.
도 2f는 제2 절연층(16)의 표면과 홀 패턴(20)의 표면에 박막층(22)이 증착된 상태를 도시한 것으로, 상기 박막층(22)은 제1 및/또는 제2 절연층과 동일한 물질로 제조되거나, 다른 물질로 제조될 수 있다. 그리고, 상기 박막층(22)은 홀 패턴(20) 내부의 증착을 위해, 그리고 제2 절연층(16)의 표면과 홀 패턴(20)의 표면의 균일한 증착을 위해 저압(대략 100mmTorr 이하)에서 증착된다.
도 2g는 트랜치 마스크(24)가 제2 절연층(16) 위에 형성된 후 트랜치 패턴(26)을 규정하기 위하여 현상되고 패턴화 된 후의 구조를 도시한 것이다. 트랜치 마스크(24)는 제2 절연층(16) 위에 포토레지스트 재료를 인가하는 단계와, 상기 포토레지스트를 노광 및 현상하는 단계 및, 트랜치 패턴의 위치와 크기를 규정하기 위하여 상기 포토레지스트에 패턴을 형성하는 단계에 의하여 제조되며, 제2 절연층(16)에 형성되는 트랜치 패턴(26)의 크기와 형상을 갖는다.
도 3은 트랜치 패턴(26)이 제2 절연층(16)까지 에칭된 후의 반도체 소자를 도시한 것이다. 박막층(22)을 이용한 본 발명의 향상된 공정에서는 트랜치 패턴(26)이 형성될 때, 제1 절연층(12)이 에칭되어 콘택홀(28)이 형성되며, 또한 상기 콘택홀(28)이 도 2e에 도시한 홀 패턴(20)의 직경(D1)보다 감소된 직경(D2)으로 형성된다는 것을 주목해야 한다. 즉, 콘택홀(28)은 홀 패턴(20)의 측벽에 증착된 박막층(22)의 두께(t)만큼 감소된 직경으로 형성된다.
상기한 반도체 소자의 콘택홀(28)에는 종래와 마찬가지로 알루미늄, 알루미늄 합금, 구리, 구리 합금 또는 다른 여러 종류의 금속을 사용하여 플러그가 형성된다. 이때, 상기 플러그는 화학적 기상 증착(CVD: Chemical Vapor Deposition), 물리적 기상 증착(PVD: Physical Vapor Deposition), CVD/PVD의 결합, 전기도금(electroplating), 그리고 무전해 도금(electro-less plating) 등을 사용하여 실행될 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 살펴본 바와 같이 본 발명은 비아홀 또는 콘택홀의 직경을 제2 절연층에 형성된 홀 패턴에 비해 감소된 직경으로 형성할 수 있으므로, 종래와 동일한 성능의 레졸루션을 갖는 포토 장비를 사용하더라도 반도체 소자의 고속화/고집적화를 달성할 수 있는 효과가 있다.
Claims (4)
- 기판 위에 제1 절연층을 형성하는 단계와;상기 제1 절연층 위에 에칭 정지층을 증착하는 단계와;상기 에칭 정지층 위에 제2 절연층을 증착하는 단계와;상기 제2 절연층 위에 콘택홀 마스크를 형성하는 단계와;상기 콘택홀 마스크에서 규정된 대로 제2 절연층과 에칭 정지층 또는 제2 절연층만을 에칭하여 홀 패턴을 형성하는 단계와;상기 제2 절연층 및 에칭된 부분의 홀 패턴 표면에 박막층을 증착하는 단계와;상기 박막층 위에 트랜치 마스크를 형성하는 단계와;상기 트랜치 마스크에서 규정된 대로 상기 박막층과 제2 절연층을 에칭하여 트랜치 패턴을 형성함과 동시에, 상기 박막층과 제1 절연층을 에칭하여 상기 홀 패턴의 측벽보다 직경이 감소된 콘택홀을 형성하는 단계;를 포함하는 콘택홀 형성 방법.
- 제 1항에 있어서, 상기 콘택홀은 상기 홀 패턴의 측벽에 증착된 박막층의 두께에 해당하는 만큼 직경이 감소되는 콘택홀 형성 방법.
- 제 1항 또는 제 2항에 있어서, 상기 박막층은 100mmTorr 이하의 저압에서 증착되는 콘택홀 형성 방법.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155537A (ja) * | 1985-12-27 | 1987-07-10 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH04188850A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | コンタクトホール及びその製造方法 |
| US6110826A (en) * | 1998-06-08 | 2000-08-29 | Industrial Technology Research Institute | Dual damascene process using selective W CVD |
| US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
| KR20010017903A (ko) * | 1999-08-16 | 2001-03-05 | 윤종용 | 듀얼다마신 배선 형성방법 |
-
2002
- 2002-04-09 KR KR10-2002-0019239A patent/KR100450240B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155537A (ja) * | 1985-12-27 | 1987-07-10 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH04188850A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | コンタクトホール及びその製造方法 |
| US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
| US6110826A (en) * | 1998-06-08 | 2000-08-29 | Industrial Technology Research Institute | Dual damascene process using selective W CVD |
| KR20010017903A (ko) * | 1999-08-16 | 2001-03-05 | 윤종용 | 듀얼다마신 배선 형성방법 |
Also Published As
| Publication number | Publication date |
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