KR100500936B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

금속 캐패시터의 열화를 방지하면서 콘택홀 상부면의 유실을 방지할 수 있는 반도체 소자의 콘택홀 형성방법을 개시한다. 개시된 본 발명은, 회로 소자가 형성된 반도체 기판상에 층간 절연막을 증착하는 단계, 상기 층간 절연막 상부에 하드 마스크막용 텅스텐막을 증착하는 단계, 상기 하드 마스크용 텅스텐막 상부에 콘택홀 한정용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 상기 하드 마스크막용 텅스텐막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 패터닝된 하드 마스크막용 텅스텐막의 형태로 상기 회로 소자의 소정 부분이 노출되도록 상기 층간 절연막을 식각하여, 콘택홀을 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택홀 형성방법{Method for forming contact hole}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 콘택홀 형성방법에 관한 것이다.
일반적으로, 콘택홀은 도전층과 도전층을 연결시키기 위한 도전 경로로서, 절연막 상부에 콘택홀 한정용 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴에 의해 절연막을 식각하여 형성된다.
그러나, 종래의 디자인룰이 100nm 이하가 됨에 따라, 콘택홀 사이즈가 매우 미세해졌으며, 이렇게 미세한 콘택홀을 형성하기 위하여 포토레지스트 패턴의 두께 역시 감소되었다. 이와같이 포토레지스트 패턴의 두께가 감소되면, 후속의 콘택홀 식각시, 콘택홀 상부면이 일부 유실되어 버리는 문제점이 발생되어, 현재에는 절연막과는 식각 선택비가 다른 하드 마스크의 채용이 제안되었다.
종래에는 하드 마스크막으로 폴리실리콘막이 이용되었으나, 폴리실리콘막은 증착시 500℃ 이상의 고온에서 증착되므로, 하부의 금속 캐패시터의 물성에 영향을 줄 수 있다. 이로 인하여 금속 캐패시터의 특성이 열화되는 문제점이 발생된다.
따라서, 본 발명의 목적은 금속 캐패시터의 열화를 방지하면서 콘택홀 형성시 콘택홀 상부면의 유실을 방지할 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 콘택홀 형성방법은, 회로 소자가 형성된 반도체 기판상에 층간 절연막을 증착하는 단계, 상기 층간 절연막 상부에 하드 마스크막용 텅스텐막을 증착하는 단계, 상기 하드 마스크용 텅스텐막 상부에 콘택홀 한정용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 상기 하드 마스크막용 텅스텐막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 패터닝된 하드 마스크막용 텅스텐막의 형태로 상기 회로 소자의 소정 부분이 노출되도록 상기 층간 절연막을 식각하여, 콘택홀을 형성하는 단계를 포함한다.
상기 콘택홀을 형성하는 단계 이후에, 상기 콘택홀 내벽 및 하드 마스크막용 텅스텐막 상부에 접착층을 증착하는 단계, 상기 콘택홀이 매립되도록 접착층 상부에 플러그용 텅스텐층을 매립하는 단계, 상기 접착층 표면이 노출되도록 플러그용 텅스텐막을 에치백하는 단계, 및 상기 층간 절연막 표면이 노출되도록 접착층 및 상기 하드 마스크막용 텅스텐막을 에치백하는 단계를 더 포함할 수 있다.
상기 하드 마스크막용 텅스텐막은 PVD(physical vapor deposition) 방식으로 증착하는 것이 바람직하다.
또한, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 콘택홀을 형성하는 단계 사이에 상기 결과물을 클리닝하는 단계를 더 포함할 수 있다. 상기 콘택홀을 형성하는 단계 이후에, 상기 결과물상에 잔류하는 폴리머를 제거하는 공정을 더 실시할 수 있다.
상기 플러그용 텅스텐막은 CVD(chemical vapor deposition) 방식으로 형성하는 것이 바람직하다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하여, 모스 트랜지스터(도시되지 않음) 및 그 밖의 회로 소자들(도시되지 않음)이 형성되어 있는 반도체 기판(100) 상부에 비트 라인(110)을 형성한다. 이때, 비트 라인(110)은 예를 들어 텅스텐 물질로 형성될 수 있다. 비트 라인(110) 상부에 층간 절연막(120), 예를 들어 실리콘 산화막을 20000 내지 25000Å 두께로 증착한다음, 층간 절연막(120) 상부에 본 발명의 하드 마스크막인 텅스텐막(130)을 예를 들어 PVD(physical vapor deposition) 방식으로 1500 내지 2500Å 두께로 형성한다. 그후, 텅스텐막(130) 상부에 콘택홀을 한정하기 위한 포토레지스트 패턴(140)을 형성한다. 이때, PVD 방식에 의한 텅스텐은 500℃ 이하의 저온에서 증착된다.
그 다음, 도 1b를 참조하여, 포토레지스트 패턴(140)의 형태로 텅스텐막(130)을 SF6 또는 NF3 가스에 의해 플라즈마 식각한다. 여기서, 도 2는 텅스텐막(130)을 패터닝한 상태를 보여주는 SEM 사진이다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(140)을 공지의 방식으로 스트립한 후, 결과물을 세정한다. 그후, 패터닝된 텅스텐막(130)을 마스크로 하여 하부의 비트 라인(110)이 노출되도록 층간 절연막(120)을 식각하여, 콘택홀(H)을 형성한다. 이때, 텅스텐막(130)은 층간 절연막(120, 실리콘 산화막)과 식각 선택비가 25 정도로, 종래의 폴리실리콘막과 층간 절연막의 식각 선택비(약 10 내지 15) 보다 우수하다. 그 다음, 식각중 발생되는 폴리머를 제거하기 위하여, 세정 공정을 실시한다. 여기서 도 3은 상기 패터닝된 텅스텐막(130)을 이용하여 층간 절연막을 식각하였을때를 나타낸 SEM 사진이다.
이어서, 도 1d에 도시된 바와 같이, 콘택홀(H) 내부 및 텅스텐막(130) 표면에 접착층으로 TiN막(150)을 증착하고, TiN막(150) 표면에 플러그용 텅스텐막(160)을 증착한다. 이때, 플러그용 텅스텐막(160)은 콘택홀(H) 내부에 충분히 매립되도록 CVD(chemical vapor deposition) 방식으로 증착된다.
그리고 나서, 도 1e에 도시된 바와 같이, 접착층인 TiN막(150) 표면이 노출되도록 플러그용 텅스텐막(165)을 에치백하여, 텅스텐 플러그(165)를 형성한다.
계속해서, 층간 절연막(120)이 노출되도록 TiN막(150) 및 하드 마스크막용 텅스텐막(130)을 에치백하여, 콘택홀(H)내에 텅스텐 플러그(165)를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 콘택홀 형성시, 하드 마스크막으로 PVD 방식에 의한 텅스텐막을 사용한다. 이때 텅스텐막은 실리콘 산화막과의 식각 선택비가 우수할 뿐만 아니라, 저온에서 증착되는 성질을 갖는 PVD 방식에 의해 형성되므로, 하부 금속 캐패시터에 영향을 미치지 않는다. 또한, 이후 텅스텐 플러그 형성시 절연막 상부에 존재하는 하드 마스크막용 텅스텐막을 용이하게 제거할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2는 본 발명에 따라, 하드 마스크막용 텅스텐막을 패터닝한 상태를 보여주는 SEM 사진이다.
도 3은 패터닝된 하드 마스크막용 텅스텐막을 이용하여 층간 절연막을 식각하였을때를 나타낸 SEM 사진이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 비트 라인
120 : 층간 절연막 130 : 하드 마스크막용 텅스텐막
140 : 포토레지스트막 150 : TiN막
160 : 매립용 텅스텐막 165 : 플러그

Claims (6)

  1. 회로 소자가 형성된 반도체 기판상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막 상부에 하드 마스크막용 텅스텐막을 증착하는 단계;
    상기 하드 마스크용 텅스텐막 상부에 콘택홀 한정용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 형태로 상기 하드 마스크막용 텅스텐막을 패터닝하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 패터닝된 하드 마스크막용 텅스텐막의 형태로 상기 회로 소자의 소정 부분이 노출되도록 상기 층간 절연막을 식각하여, 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 이후에,
    상기 콘택홀 내벽 및 하드 마스크막용 텅스텐막 상부에 접착층을 증착하는 단계;
    상기 콘택홀이 매립되도록 접착층 상부에 플러그용 텅스텐층을 매립하는 단계;
    상기 접착층 표면이 노출되도록 플러그용 텅스텐막을 에치백하는 단계; 및
    상기 층간 절연막 표면이 노출되도록 접착층 및 상기 하드 마스크막용 텅스텐막을 에치백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 하드 마스크막용 텅스텐막은 PVD(physical vapor deposition) 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 콘택홀을 형성하는 단계 사이에 상기 결과물을 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 이후에, 상기 결과물상에 잔류하는 폴리머를 제거하는 공정을 더 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제 2 항에 있어서, 상기 플러그용 텅스텐막은 CVD(chemical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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