KR20050010666A - 반도체 소자의 비아홀 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 열화 및 비트 라인의 손상없이 콘택 페일이 없는 비아홀을 형성할 수 있는 반도체 소자의 비아홀 형성방법을 개시한다. 개시된 본 발명의 비아홀 형성방법은, 비트 라인이 형성된 반도체 기판상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상부에 텅스텐으로 된 하드 마스크막을 형성하는 단계, 상기 텅스텐 하드 마스크막 상부에 비아홀 형성용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 텅스텐 하드 마스크막을 식각하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 패터닝된 하드 마스크막의 형태로 상기 비트 라인이 노출되도록 층간 절연막을 식각하여, 비아홀을 형성하는 단계, 상기 노출된 비트 라인을 차단하도록 상기 비아홀내에 매립층을 형성하는 단계, 상기 텅스텐 하드 마스크막을 제거하는 단계, 및 상기 매립층을 제거하는 단계로 구성된다.
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는 비아홀 형성시 텅스텐막을 하드 마스크막으로 이용하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 패턴 사이즈가 감소되고 있으며, 패턴을 형성하기 위한 포토레지스트막의 두께 역시 감소되고 있다. 일예로, 100nm 이하의 디자인 룰에서는 비아홀을 형성하기 위한 포토레지스트막의 두께가 5000Å 이하가 요구되고 있다. 이러한 두께의 포토레지스트 막으로 비아홀을 형성하게 되면, 비아홀 형성시 포토레지스트막의 유실은 물론 비아홀을 한정하기 위한 층간 절연막까지 유실되어, 콘택 페일(contac fail)을 유발하게 된다.
종래에는 콘택 페일을 방지하기 위하여, 비아홀을 한정하기 위한 층간 절연막과 포토레지스트막 사이에 하드 마스크막을 개재하고 있으며, 이러한 하드 마스크막으로는 폴리실리콘막 및 텅스텐막이 이용되고 있다.
그러나, 폴리실리콘막은 그것의 증착 온도가 550℃ 이상의 고온이므로, 폴리실리콘막 증착시 그 하부의 소자, 예컨대 금속-절연막-금속 캐패시터의 특성을 열화시킬 수 있다.
한편, 텅스텐막은 비아홀 형성후 제거시, 텅스텐으로 구성된 비트 라인을 동시에 제거시킬 수 있다는 문제점을 가지고 있다.
따라서, 본 발명의 목적은 캐패시터의 열화 및 비트 라인의 손상없이 콘택 페일이 없는 비아홀을 형성할 수 있는 반도체 소자의 비아홀 형성방법을 제공하는것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 비아홀 형성방법을 보여주는 단면도.
도 2는 텅스텐 하드 마스크막을 이용하여 비아홀을 형성한 상태를 보여주는 SEM(scanning electron microscope) 사진이다.
-도면의 주요 부분에 대한 부호의 설명-
10 : 반도체 기판 20 : 비트 라인
30 : 층간 절연막 40 : 하드 마스크막
50 : 포토레지스트 패턴 60 : 매립층
70 : 베리어 금속막 80 : 플러그
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 비아홀 형성방법은, 비트 라인이 형성된 반도체 기판상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상부에 텅스텐으로 된 하드 마스크막을 형성하는 단계, 상기 텅스텐 하드 마스크막 상부에 비아홀 형성용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 텅스텐 하드 마스크막을 식각하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 패터닝된 하드 마스크막의 형태로 상기 비트 라인이 노출되도록 층간 절연막을 식각하여, 비아홀을 형성하는 단계, 상기 노출된 비트 라인을 차단하도록 상기 비아홀내에 매립층을 형성하는 단계, 상기 텅스텐 하드 마스크막을 제거하는 단계, 및 상기 매립층을 제거하는 단계로 구성된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 비아홀 형성방법을 보여주는 단면도들이다.
도 1a를 참조하여, 반도체 기판(10) 상부에 텅스텐 물질로 구성된 비트라인(20)을 형성한다. 반도체 기판(10)과 비트 라인(20) 사이에는 모스 트랜지스터 및 그 밖의 소자들이 형성될 수 있다. 비트 라인(20)이 형성된 반도체 기판(10) 상부에 층간 절연막(30)을 증착한다. 층간 절연막(30)은 예컨대 실리콘 산화막일 수 있고, 층간 절연막(30)내에는 도면에 도시되지는 않았지만 금속-절연막-금속으로 구성되는 캐패시터가 형성되어 있을 수 있다. 층간 절연막(30) 상부에 하드 마스크막으로서 텅스텐막(40)을 증착한다. 텅스텐막(40)은 알려진 바와 같이 200 내지 500℃의 온도에서 예컨대 PVD(physical vapor deposition) 방식으로 형성될 수 있다. 텅스텐막(40) 상부에 비아홀을 형성하기 위한 포토레지스트 패턴(50)을 공지의 포토리소그라피 공정으로 형성한다. 이때, 포토레지스트 패턴(50)은 하드 마스크막을 패터닝할 수 있을 정도의 두께로 형성됨이 바람직하다.
다음, 포토레지스트 패턴(50)의 형태로 텅스텐막을 패터닝한다. 텅스텐막은 F 포함 가스, 예컨대 SF6/N2가스 또는 NF6가스를 이용하여 식각할 수 있다. 그후, 도 1b와 같이 포토레지스트 패턴(50)을 제거한다.
도 1c를 참조하여, 패터닝된 텅스텐막(40)을 마스크로 하여, 하부의 비트 라인(20)이 노출될 수 있도록 층간 절연막(30)을 식각하여, 비아홀(H)을 형성한다. 여기서, 도 2는 텅스텐 하드 마스크막을 이용하여 비아홀을 형성한 상태를 보여주는 SEM(scanning electron microscope) 사진이다.
그후, 노출된 비트 라인(20) 및 비아홀(H)을 클리닝 처리한다. 그후, 비트 라인(20)의 유실없이, 선택적으로 텅스텐 하드 마스크막(40)을 제거하기 위하여,도 1c에 도시된 바와 같이, 상기 비아홀(H)내에 매립층(60)을 형성한다. 매립층(60)은 텅스텐막과 식각 선택비를 가지면서 좁은 공간에 매립 특성이 우수한 막이 이용될 수 있으며, 본 실시예에서는 예를 들어 포토레지스트 물질이 이용된다. 그후, 노출된 텅스텐 하드 마스크막(40)은 예컨대 습식 클리닝 방식으로 제거한다. 이때, 비트 라인(20)은 층간 절연막(30) 및 매립층(60)에 의해 덮혀있으므로, 상기 식각 가스로부터의 공격(attack)이 차단된다.
텅스텐막(40)을 제거한다음, 도 1d에서와 같이 잔류하는 매립층(60)을 제거한다. 매립층(60)이 포토레지스트막으로 형성된 경우, 노광 공정에 의해 제거할 수 있다.
그 다음, 도 1e에 도시된 바와 같이, 층간 절연막(30) 및 비아홀(H) 표면에 베리어 금속막(70)을 증착한다. 베리어 금속막(70)은 예컨대, Ti막/TiN막이 이용될 수 있다. 베리어 금속막(70) 상부에 플러그용 금속막을 증착한다음, 층간 절연막(30) 표면이 노출되도록 플러그용 금속막을 화학적 기계적 연마 또는 에치백하여, 플러그(80)를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 비아홀 형성시 하드 마스크막으로 텅스텐막을 사용하고, 텅스텐 하드 마스크막 제거시 비아홀을 매립층으로 매립하여, 비트 라인의 노출을 차단한다. 그후 하드 마스크막을 제거한다음, 매립층을 제거하므로써, 비트 라인의 유실을 방지할 수 있다. 또한, 텅스텐막은300 내지 500℃ 저온에서 증착되므로 캐패시터에 전기적 특성에 영향을 미치지 않는다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경실시할 수 있다.
Claims (7)
- 비트 라인이 형성된 반도체 기판상부에 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 텅스텐으로 된 하드 마스크막을 형성하는 단계;상기 텅스텐 하드 마스크막 상부에 비아홀 형성용 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴의 형태로 텅스텐 하드 마스크막을 식각하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 패터닝된 하드 마스크막의 형태로 상기 비트 라인이 노출되도록 층간 절연막을 식각하여, 비아홀을 형성하는 단계;상기 노출된 비트 라인을 차단하도록 상기 비아홀내에 매립층을 형성하는 단계;상기 텅스텐 하드 마스크막을 제거하는 단계; 및상기 매립층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 텅스텐 하드 마스크막은 200 내지 500℃의 온도에 PVD(physical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 텅스텐 하드 마스크막은 SF6가스/N2가스 또는 NF6가스로 식각하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 매립층을 형성하는 단계 사이에 결과물 표면을 클리닝 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 매립층은 포로레지스트막이고, 상기 매립층은 노광에 의해 제거하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 비아홀 형성후 상기 텅스텐 하드 마스크막을 제거하는 단계는 습식 클리닝 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 매립층을 제거하는 단계 이후에,상기 층간 절연막 및 비아홀 표면에 베리어 금속막을 증착하는 단계;상기 베리어 금속막 상부에 플러그용 도전층을 형성하는 단계; 및상기 플러그용 도전층을 상기 층간 절연막 표면이 노출되도록 평탄화하여, 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
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