KR100648858B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 층간절연막으로 저유전상수를 가지는 물질로 형성할 때 산소 플라즈마등으로부터 층간절연막이 손실되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정 완료된 기판상에 도전막을 형성하는 단계; 상기 도전막을 덮을 수 있도록 저유전상수를 가지는 막을 층간절연막으로 형성하는 단계; 상기 층간절연막상에 하드마스크막을 형성하는 단계; 상기 하드마스크막상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 하드마스크막을 패터닝하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 패터닝된 하드마스크막을 이용해서 상기 층간절연막을 선택적으로 제거하여 상기 도전막을 노출시키는 홀을 형성하는 단계; 및 상기 홀을 도전물질을 매립하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 저유전 상수, 층간절연막, 금속배선, 플라즈마.
Description
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
도3a 내지 도3d는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조방법.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 제1층간절연막 31 : 금속배선
32 : 저유전 상수값을 가지는 제2층간절연막 33 : 캡핑용 절연막
34 : 실리콘산화질화막 35 : 감광막 패턴
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 금속배선간 절연공정의 안정화에 관한 것이다.
반도체 장치의 집적도가 점점 더 커지고, 고속소자에 대한 요구가 커짐에 따라 금속배선 물질을 알루니늄에서 저항이 더 낮은 구리배선으로 사용하고 있다. 이에 따라 좁아진 배선간에 발생되는 기생 커패시턴스로 인해 금속배선의 RC 지연값이 증가하고, 그로 인해 소자의 특성저하가 발생하게 된다.
이에 대한 개선방안으로 저유전상수를 가지는 물질을 층간절연막으로 사용하는 연구가 활발히 진행되고 있다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도이다.
먼저 도1a에 도시된 바와 같이, 종래기술에 의한 반도체 장치의 제조방법은 기판상에 층간절연막(10)을 형성하고, 배선이 형성될 영역을 선택적으로 제거하한 다음 금속막을 형성시켜 금속배선(11)을 형성한다.
이어서 저유전상수를 가지는 Low-K 막을 층간절연막(12)으로 형성하고, 그 상부에 Low-K 막(12)을 보호하기 위한 캡핑용 절연막(13)을 형성한다.
이어서 감광막(14)을 도포하고, 하부에 형성된 금속배선(11)과 연결하기 위한 플러그를 형성하기 위해 금속배선(11)이 노출되도록 선택적으로 제거한다. 이어서 캡핑용 절연막(13)과, 층간절연막(12)을 선택적으로 제거한다.
이 과정에서 도1b에 도시된 바와 같이, 사용되는 산소 플라즈마에 의해 Low-K 막으로 된 층간절연막(12)가 상당부분 손실이 된다.
이렇게 도1c에서와 같이 하단의 금속배선(11)과 상부의 금속배선과 연결할 플러그를 형성하는 공정에서 Low-K 막으로 된 층간절연막(12)의 측면부분이 손실되면, 저항 증가와 막의 치밀도를 떨어뜨리면서 플러그 형성의 안정성을 감소시키게 된다.
본 발명은 반도체 장치의 층간절연막으로 저유전상수를 가지는 물질로 형성할 때 산소 플라즈마등으로부터 층간절연막이 손실되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.
본 발명은 소정공정 완료된 기판상에 도전막을 형성하는 단계; 상기 도전막을 덮을 수 있도록 저유전상수를 가지는 막을 층간절연막으로 형성하는 단계; 상기 층간절연막상에 하드마스크막을 형성하는 단계; 상기 하드마스크막상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 이용하여 상기 하드마스크막을 패터닝하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 패터닝된 하드마스크막을 이용해서 상기 층간절연막을 선택적으로 제거하여 상기 도전막을 노출시키는 홀을 형성하는 단계; 및 상기 홀을 도전물질을 매립하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도2a에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 제조방법은 먼저 기판상에 제1층간절연막(30)을 형성하고, 배선이 형성될 영역의 제1층간절연막(30)을 선택적으로 제거한다. 여기서 제1층간절연막(30)은 1000 ~ 3000Å 범위로 형성한다.
이어서 저유전상수값(0.1~4.2)을 가지는 Low-K 물질을 제2층간절연막(32)으로 형성하고 그 상부에 실리콘산화막을 캡핑용 절연막(33)으로 형성한다. 제2층간절연막(32)의 두께는 5000 ~ 8000Å 범위로 형성한다. 실리콘산화막의 유전상수가 4.2인데, 이보다 작은 유전상수를 가지게 되면 본 발명에서는 저유전상수라고 한다.
이어서 캡핑용 절연막(33) 상에 실리콘산화질화막(34)을 500 ~ 2000Å의 범위로 형성하고, 그 상부에 감광막 패턴(35)을 형성한다. 캡핑용 절연막(33)은 산화막 계열의 막으로 형성한다.
이어서 도2b에 도시된 바와 같이, 감광막 패턴(35)을 식각마스크로 하여 실리콘산화질화막(34)을 선택적으로 제거한다.
이어서 실리콘산화질화막(34)상에 남겨진 감광막 패턴(35)은 산소 플라즈마를 이용하여 제거한다.
이어서 도2c에 도시된 바와 같이, 패터닝된 실리콘산화질화막(34)을 이용하여 그 하단에 형성된 캡핑용 절연막(33)과, 제2층간절연막(32)을 선택적으로 제거하여 하단의 금속배선(31)이 노출되도록 홀을 형성한다.
이어서 도2d에 도시된 바와 같이, 홀에 충분히 매립되도록 금속막(36)을 형성한다.
이어서 도2e에 도시된 바와 같이, 화학적기계적연마 방법을 이용하여 캡핑용 절연막(33) 상에 형성된 금속막(36)과 실리콘산화질화막(34)을 제거하여 하단의 금속배선과 연결된 플러그를 형성한다. 이어서 플러그와 연결되는 상부금속배선을 형성한다.
화학적기계적 연마 공정시 연마압력은 1psi ~ 10psi, 연마 테이블 속도는 10rpm ~ 100rpm으로 하며, 연마제의 농도를 0.5 ~ 10wt%로 조절하며, 금속막 제거를 위한 슬러리와 실리콘산화질화막의 제거를 위한 슬러리를 1:1의 비율로 하여 공정을 진행한다. 슬러리의 pH는 2 ~ 13으로 하고, 슬러리 연마제의 크기를 50nm ~ 500nm정도 크리의 colloidal형태나 fumed 형태의 슬러리를 사용한다. 연마제는 SiO2, Al2O3 또는 CeO2 등을 사용한다.
이상과 같이 공정을 진행하면 저유전상수를 가지는 층간절연막이 산소 플라즈마등에 손실되는 것을 방지할 수 있어, 보다 신뢰성이 있게 금속배선의 사이에 형성되는 저유전상수를 가지는 층간절연막을 형성할 수 있다. 따라서 금속과 금속사이에 생기는 기생캐패시턴스를 줄어든 반도체 장치를 신뢰성있게 형성할 수 있다.
도3a 내지 도3d는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조방법이다.
도3a에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 제조방법은 먼저 기판상에 제1층간절연막(30)을 형성하고, 배선이 형성될 영역의 제1층간절연막(30)을 선택적으로 제거한다. 여기서 제1층간절연막(30)은 1000 ~ 3000Å 범위로 형성한다.
이어서 저유전상수값을 가지는 Low-K 물질을 제2층간절연막(32)으로 형성하고 그 상부에 실리콘산화막을 캡핑용 절연막(33)으로 형성한다. 제2층간절연막(32)의 두께는 5000 ~ 8000Å 범위로 형성한다.
이어서 캡핑용 절연막(33)상에 실리콘질화막(34a)을 500 ~ 2000Å의 범위로 형성하고, 그 상부에 감광막 패턴(35)을 형성한다. 캡핑용 절연막(33)은 산화막 계열의 막으로 형성한다.
이어서 도3b에 도시된 바와 같이, 감광막 패턴(35)을 식각마스크로 하여 실리콘질화막(34a)을 선택적으로 제거한다.
이어서 실리콘질화막(34a)상에 남겨진 감광막 패턴(35)은 산소 플라즈마를 이용하여 제거한다.
이어서 도3c에 도시된 바와 같이, 패터닝된 실리콘질화막(34a)을 이용하여 그 하단에 형성된 캡핑용 절연막(33)과, 제2층간절연막(32)을 선택적으로 제거하여 하단의 금속배선(31)이 노출되도록 홀을 형성한다.
이어서 도3d에 도시된 바와 같이, 홀에 충분히 매립되도록 금속막(36)을 형성한다.
이어서 도3e에 도시된 바와 같이, 화학적기계적연마 방법을 이용하여 캡핑용 절연막(33) 상에 형성된 금속막(36)과 실리콘질화막(34)을 제거하여 하단의 금속배선과 연결된 플러그를 형성한다. 이어서 플러그와 연결되는 상부금속배선을 형성한다.
화학적기계적 연마 공정시 연마압력은 1psi ~ 10psi, 연마 테이블 속도는 10rpm ~ 100rpm으로 하며, 연마제의 농도를 0.5 ~ 10wt%로 조절하며, 금속막 제거를 위한 슬러리와 실리콘산화질화막의 제거를 위한 슬러리를 1:1의 비율로 하여 공정을 진행한다. 슬러리의 pH는 2 ~ 13으로 하고, 슬러리 연마제의 크기를 50nm ~ 500nm정도 크리의 colloidal형태나 fumed 형태의 슬러리를 사용한다. 연마제는 SiO2, Al2O3 또는 CeO2 등을 사용한다.
이상과 같이 공정을 진행하면 저유전상수를 가지는 층간절연막이 산소 플라즈마등에 손실되는 것을 방지할 수 있어, 보다 신뢰성이 있게 금속배선의 사이에 형성되는 저유전상수를 가지는 층간절연막을 형성할 수 있다. 따라서 금속과 금속사이에 생기는 기생캐패시턴스를 줄어든 반도체 장치를 신뢰성있게 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상 의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상과 같이 반도체 장치를 제조함으로서, Low-K 같은 저유전 상수값을 가지는 물질을 층간절연막으로 신뢰성있게 형성할 수 있어, 배선간에 생기는 기생 캐패시턴스를 크게 줄일 수 있다. 따라서 반도체 장치의 동작성능이 향상된다.
Claims (6)
- 소정공정 완료된 기판상에 도전막을 형성하는 단계;상기 도전막을 덮을 수 있도록 저유전상수(0.1 ~ 4.2)를 가지는 막을 층간절연막으로 형성하는 단계;상기 층간절연막상에 하드마스크막을 형성하는 단계;상기 하드마스크막상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 이용하여 상기 하드마스크막을 패터닝하는 단계;상기 감광막 패턴을 제거하는 단계;상기 패터닝된 하드마스크막을 이용해서 상기 층간절연막을 선택적으로 제거하여 상기 도전막을 노출시키는 홀을 형성하는 단계; 및상기 홀을 도전물질을 매립하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 저유전상수를 가지는 층간절연막은 low-k 막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은실리콘산화질화막 또는 실리콘질화막인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서,상기 저유전상수를 가지는 층간절연막은 5000 ~ 8000Å범위로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서상기 하드마스크막은 500 ~ 2000Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 저유전상수를 가지는 층간절연막과 상기 하드마스크막 사이에 캡핑용 절연막으로 실리콘산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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