KR100859474B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 스페이서를 포함한 게이트 전극이 반도체 기판상에 구비된 상태에서, 상기 게이트 전극이 형성된 반도체 기판 전면에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 네거티브 포토레지스트막을 도포하는 단계와, 상기 네거티브 포토레지스트막 상에 콘택 홀을 정의하는 콘택 마스크 패턴을 형성하는 단계와, 상기 콘택 마스크 패턴을 이용하여 상기 네거티브 포토레지스트막을 패터닝하는 단계와, 상기 패터닝된 네거티브 포토레지스트막을 이용하여 상기 식각정지막을 식각하는 단계와, 상기 네거티브 포토레지스트막을 제거하기 위한 애싱 공정과 세정 공정을 수행하는 단계와, 상기 게이트 전극 포함한 상기 기판 전면에 PMD(Premetal Dielectric)층을 형성하고, 상기 PMD층에 대해 식각하여 상기 콘택 홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
자기정렬 콘택 홀, 식각정지막, PMD

Description

반도체 소자의 제조 방법{Method of Manufacturing Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자의 콘택 홀을 형성하는 과정에서 발생한 게이트 전극의 로스(loss) 문제를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 콘택 홀 제조 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판
210 : 게이트 전극
220 : 스페이서
230 : 식각정지막
240 : 네거티브 포토레지스트 패턴
250 : 콘택 마스크 패턴
260 : PMD층
본 발명은 반도체 소자의 제조 방법에 관한 것으로. 특히 PMD(Premetal Dielectric) 층에 대해 콘택 홀을 형성하는 과정에서, 식각정지막으로 PMD층과의 선택비가 높은 물질을 사용함으로써 보다 안정된 자기 정렬 콘택 홀을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
컴퓨터나 텔레비전과 같은 전자 제품은 다이오드나 트랜지스터 등의 반도체 소자가 포함되며, 이러한 반도체 소자는 산화실리콘을 성장시켜 만든 웨이퍼에 막을 형성하고, 막의 필요한 부분에 불순물 이온을 주입하여 전기적으로 활성화시킨 후, 이들을 전기적으로 배선하는 일련의 과정을 통하여 제조된다.
한편, 반도체 소자의 고집적화 경향에 따라 하나의 금속 배선만으로 반도체 소자의 작동이 어려워져 다층 구조로 된 반도체 소자가 개발되었으며, 이러한 다층 구조에 있어서는 전도층과 전도층 사이에 절연을 위한 층간절연막이 형성되고 적층된 전도층을 전기적으로 연결시켜 주기 위하여 층간절연막에 콘택 홀을 형성하고 전도체로 매립하는 별도의 콘택 공정이 필요하다.
또한, 다층의 금속 배선에서 첫 번째 금속 배선(first metal line)을 연결하는 콘택 홀을 형성하기 위한 PMD(Premetal Dielectric)층에 대해 식각하여 콘택 홀을 형성하는 공정은 디자인 룰(design rule)을 막론하고 트랜지스터(transistor)를 포함한 하부 구조물과 상부 금속 배선을 연결하는 콘택을 구비하는 데 중요한 역할을 한다.
따라서, 반도체 장치가 고집적화됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세 선폭의 구현 기술은 반도체 장치 제작에 핵심 기술이 되고 있다. 하지만, 노광 기술을 이용하여 점점 더 얇은 선폭 및 작은 크기의 콘택 홀을 패터닝(patterning)하는데 어려움이 따르는 문제가 있다.
또한, 자기정렬 콘택 홀을 구현하기 위해서는 통상적인 식각정지막으로 실리콘 질화막(SiN)에 대한 산화막(Oxide)으로 이루어진 PMD(Premetal Dielectric)의 높은 선택비가 요구된다.
하지만, 도 1에 도시된 바와 같이, 선택비가 낮을 경우 다결정 실리콘막으로 이루어진 게이트 전극의 손실 및 스페이서의 손실이 초래되어 디바이스 특성에 악영향을 줄 수 있다.
전술한 문제를 해결하기 위해 본 발명은, 특히 PMD(Premetal Dielectric) 층에 대해 콘택 홀을 형성하는 과정에서, 식각정지막으로 PMD층과의 선택비가 높은 물질을 사용함으로써 보다 안정된 자기 정렬 콘택 홀을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 스페이서를 포함한 게이트 전극이 반도체 기판상에 구비된 상태에서, 상기 게이트 전극이 형성된 반도체 기판 전면에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 네거티브 포토레지스트막을 도포하는 단계와, 상기 네거티브 포토레지스트막 상에 콘택 홀을 정의하는 콘택 마스크 패턴을 형성하는 단계와, 상기 콘택 마스크 패턴을 이용하여 상기 네거티브 포토레지스트막을 패터닝하는 단계와, 상기 패터닝된 네거티브 포토레지스트막을 이용하여 상기 식각정지막을 식각하는 단계와, 상기 네거티브 포토레지스트막을 제 거하기 위한 애싱 공정과 세정 공정을 수행하는 단계와, 상기 게이트 전극 포함한 상기 기판 전면에 PMD(Premetal Dielectric)층을 형성하고, 상기 PMD층에 대해 식각하여 상기 콘택 홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명에서, 상기 콘택 홀을 형성하는 단계는, 상기 게이트 전극을 포함한 상기 기판 전면에 BPSG(Boro-phospho Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)계열의 산화막을 이용하여 PMD(Premetal Dielectric)층을 형성하는 단계와, 상기 PMD층 상에 상기 콘택 홀을 정의하는 포지티브 포토레지스트 패턴을 형성하는 단계와, 상기 PMD층에 대해 상기 포지티브 포토레지스트 패턴을 이용하여 식각함으로써 상기 콘택 홀을 형성하는 단계를 포함한다.
본 발명에서, 상기 식각정지막은 탄탈륨나이트라이드(TaN)을 이용하여 300 ~ 500Å의 두께로 형성한다.
본 발명에서, 상기 TaN으로 이루어진 식각 정지막의 증착 공정 조건은, 4200 ~ 4800 mTorr의 압력범위로 설정하고, 18000 ~ 22000W의 DC 파워와, 210 ~ 250W의 AC 바이어스 파워를 인가하며, 3 ~ 7 sccm 유량의 Ar 가스를 유입하여 4 ~ 8초 동안의 증착 시간을 갖는다.
본 발명에서, 상기 네커티브 포토레지스트막은 4000 ~ 5000Å의 두께로 형성한다.
본 발명에서, 상기 식각정지막의 식각 공정 조건은 7 ~ 9 mTorr의 압력 범위로 설정하고, 900 ~ 1100W의 소스 파워(source power)와 90 ~ 110W의 바이어스 파 워(bias power)를 인가하며, 50 ~ 100 sccm 유량의 Cl2 기체, 50 ~ 100 sccm 유량의 BCl3 기체 및 30 ~ 60 sccm 유량의 Ar 기체를 유입하여 10 ~ 20초 동안의 식각 시간을 갖는다.
본 발명에서, 상기 PMD층은 5500 ~ 6500Å의 두께로 형성한다.
본 발명에서, 상기 PMD층을 식각하는 과정에서, 상기 PMD층과 상기 식각정지막은 10 ~ 15 : 1 비율의 식각비를 갖는다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시된 바와 같이, 스페이서(220)를 포함한 게이트 전극(210)이 반도체 기판(200)상에 구비된 상태에서, 게이트 전극(210)이 형성된 반도체 기판(200) 전면에 식각정지막(230)을 형성한다. 이때, 식각정지막(230)은 탄탈륨나이트라이드(TaN)을 이용하여 300 ~ 500Å의 두께로 증착한다. 여기서, TaN으로 이루어진 식각정지막(230)의 증착 공정 조건은 다음과 같다.
즉, 4200 ~ 4800 mTorr의 압력범위로 설정하고, 18000 ~ 22000W의 DC 파워와, 210 ~ 250W의 AC 바이어스 파워를 인가하며, 3 ~ 7 sccm 유량의 Ar 가스를 유입하여 4 ~ 8초 동안의 증착 시간을 갖는 것이 적합하다.
전술한 바와 같이, 이러한 탄탈륨나이트라이드(TaN)으로 이루어진 금속의 식각정지막(230)은 종래의 식각정지막으로 사용했었던 실리콘 질화막(SiN)에 비해 산화막에 대한 식각 선택비가 높기 때문에 후속의 PMD층에 대한 콘택 홀 식각시, 보다 안정되게 자기정렬 콘택을 구현할 수 있을 뿐만 아니라, 확산 방지막으로도 뛰어나며 전도성이 크기 때문에 종래보다 우수하며 안정된 자기정렬 콘택을 구현할 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 식각정지막(230) 상에 네거티브 포토레지스트막(negative photoresist)(240)을 4000 ~ 5000Å의 두께로 도포한 후, 네거티브 포토레지스트막(240) 상에 콘택 홀을 정의하는 콘택 마스크 패턴(250)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 콘택 홀을 정의하는 콘택 마스크 패턴(250)을 이용하여 네거티브 포토레지스트막(240)에 대해 패터닝한다.
이어서, 콘택 마스크 패턴을 제거한 후, 패터닝된 네거티브 포토레지스트막을 이용하여 TaN으로 이루어진 식각정지막(230)을 식각한다. 여기서, 식각정지막(230)의 식각 공정 조건은 다음과 같다.
즉, 7 ~ 9 mTorr의 압력 범위로 설정하고, 900 ~ 1100W의 소스 파워(source power)와 90 ~ 110W의 바이어스 파워(bias power)를 인가하며, 50 ~ 100 sccm 유량의 Cl2 기체, 50 ~ 100 sccm 유량의 BCl3 기체 및 30 ~ 60 sccm 유량의 Ar 기체를 유입하여 10 ~ 20초 동안의 식각 시간을 갖는 것이 적합하다.
따라서, 콘택 홀이 형성될 영역 예컨대, 적층된 전도층을 전기적으로 연결시켜 주기 위한 영역 예를 들어, 게이트 전극(210) 상부 또는, 소스 및 드레인 접합층(미도시)의 상부 등의 도전층 상에 TaN 금속의 식각정지막(230)이 남도록 한다.
그 후, 도 2d에 도시된 바와 같이, 네거티브 포토레지스트막(240)을 제거하기 위한 애싱(ashing) 공정과 소정의 세정 공정을 수행할 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 게이트 전극(210)을 포함한 기판(200) 전면에 PMD(Premetal Dielectric)층(260)을 형성하고 PMD층(260)에 대해 식각하여 전술한 바와 같은, 콘택 홀을 형성한다. 구체적으로, 게이트 전극(210)을 포함한 기판(200) 전면에 PMD(Premetal Dielectric)층(260)을 5500 ~ 6500Å의 두께로 형성한다. 이때, PMD층(260)을 형성하는 물질은 BPSG(Boro-phospho Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)계열의 산화막을 이용할 수 있다.
이어서, PMD층(260) 상에 콘택 홀을 정의하는 포지티브 포토레지스트 패턴(미도시)을 형성하고, 이러한 포지티브 포토레지스트 패턴을 이용하여 PMD층(260)에 대해 식각함으로써 콘택 홀을 형성할 수 있다. 이때, 산화막으로 이루어진 PMD층(260)과 금속의 TaN막으로 이루어진 식각정지막(230)은 10 ~ 15 : 1 비율의 식각비를 갖으며 식각될 수 있다. 즉, 콘택 홀을 형성하기 위한 PMD층(260)의 식각시, 식각정지막으로 기존의 식각정지막으로 사용했었던 실리콘 질화막(SiN) 대신 산화막에 대한 식각 선택비가 높은 TaN을 사용함으로써 보다 안정된 자기정렬 콘택 홀을 구현할 수 있을 뿐 아니라, 확산 방지막의 기능도 뛰어나며 전도성이 우수한 장점이 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, PMD층에 대해 콘택 홀을 형성하기 위하여 식각하는 과정에서, 기존의 식각정지막으로 사용했었던 실리콘 질화막(SiN) 대신 산화막에 대한 식각 선택비가 높은 탄탈륨 나이트라이드(TaN)를 사용함으로써 보다 안정된 자기정렬 콘택 홀을 구현할 수 있다. 또한, 확산 방지막의 기능도 뛰어나며 전도성이 우수한 장점이 있어 공정의 신뢰성이 크게 향상될 수 있다.

Claims (8)

  1. 스페이서를 포함한 게이트 전극이 반도체 기판상에 구비된 상태에서,
    상기 게이트 전극이 형성된 반도체 기판 전면에 식각정지막을 형성하는 단계와,
    상기 식각정지막 상에 네거티브 포토레지스트막을 도포하는 단계와,
    상기 네거티브 포토레지스트막 상에 콘택 홀을 정의하는 콘택 마스크 패턴을 형성하는 단계와,
    상기 콘택 마스크 패턴을 이용하여 상기 네거티브 포토레지스트막을 패터닝하는 단계와,
    상기 패터닝된 네거티브 포토레지스트막을 이용하여 상기 식각정지막을 식각하는 단계와,
    상기 네거티브 포토레지스트막을 제거하기 위한 애싱 공정과 세정 공정을 수행하는 단계와,
    상기 게이트 전극 포함한 상기 기판 전면에 PMD(Premetal Dielectric)층을 형성하고, 상기 PMD층에 대해 식각하여 상기 콘택 홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 홀을 형성하는 단계는,
    상기 게이트 전극을 포함한 상기 기판 전면에 BPSG(Boro-phospho Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)계열의 산화막을 이용하여 PMD(Premetal Dielectric)층을 형성하는 단계와,
    상기 PMD층 상에 상기 콘택 홀을 정의하는 포지티브 포토레지스트 패턴을 형성하는 단계와,
    상기 PMD층에 대해 상기 포지티브 포토레지스트 패턴을 이용하여 식각함으로써 상기 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각정지막은 탄탈륨나이트라이드(TaN)을 이용하여 300 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 TaN으로 이루어진 식각 정지막의 증착 공정 조건은, 4200 ~ 4800 mTorr의 압력범위로 설정하고, 18000 ~ 22000W의 DC 파워와, 210 ~ 250W의 AC 바이어스 파워를 인가하며, 3 ~ 7 sccm 유량의 Ar 가스를 유입하여 4 ~ 8초 동안의 증착 시간을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 네커티브 포토레지스트막은 4000 ~ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 식각정지막의 식각 공정 조건은 7 ~ 9 mTorr의 압력 범위로 설정하고, 900 ~ 1100W의 소스 파워(source power)와 90 ~ 110W의 바이어스 파워(bias power)를 인가하며, 50 ~ 100 sccm 유량의 Cl2 기체, 50 ~ 100 sccm 유량의 BCl3 기체 및 30 ~ 60 sccm 유량의 Ar 기체를 유입하여 10 ~ 20초 동안의 식각 시간을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 PMD층은 5500 ~ 6500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 PMD층을 식각하는 과정에서, 상기 PMD층과 상기 식각정지막은 10 ~ 15 : 1 비율의 식각비를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
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