CN117976614A - 半导体器件的形成方法 - Google Patents
半导体器件的形成方法 Download PDFInfo
- Publication number
- CN117976614A CN117976614A CN202211319031.4A CN202211319031A CN117976614A CN 117976614 A CN117976614 A CN 117976614A CN 202211319031 A CN202211319031 A CN 202211319031A CN 117976614 A CN117976614 A CN 117976614A
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- dielectric layer
- hole
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 107
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000000463 material Substances 0.000 claims description 29
- 239000007789 gas Substances 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 238000000231 atomic layer deposition Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 7
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract 5
- 238000012546 transfer Methods 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000003667 anti-reflective effect Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910003074 TiCl4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明一种半导体器件的形成方法，包括步骤：提供基底，基底上形成目标层；在目标层上形成第一介质层以及在第一介质层上形成第二介质层；对第二介质层进行图形化处理，在第二介质层内形成至少一个第一通孔；采用选择性成膜工艺在第二介质层顶部表面上形成掩膜层，掩膜层暴露出第一通孔；以掩膜层为掩膜，刻蚀第一通孔底部的第一介质层，在第一介质层内形成第二通孔，第二通孔的底部暴露出目标层的表面；提升了在以掩膜层为掩膜进行通孔传递的有效性，减少通孔在传递过程中出现的偏差，有助于通孔的有效传递而顺利形成第二通孔，提升通孔传递的质量和通孔图形的有效传递，具有较广泛的使用范围。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
互连结构用于在集成电路(Integrated circuit，IC)不同元件之间传递信号及功率。集成电路的元件包括被动元件，诸如电容器或电阻器，以及主动元件，诸如晶体管。导电线用于在与基板的顶表面平行的一或多个方向上传递信号。导电线在基板上方以层状布置。导电通孔用于电连接不同层上的导电线。在集成电路的操作期间，信号或功率沿导电线及导电通孔定义的路径传递，以供集成电路执行所设计的功能。
通孔(via)是物理电子电路中穿过一个或多个相邻层的平面的导线结构之间的电连接结构。例如，在集成电路设计中，通孔是绝缘氧化物层中的小开口，该开口允许不同导线层之间的导电连接。将金属的最下层连接至扩散层或多晶硅的通孔通常称为“接触”。
在通孔技术中，可以包含有穿过许多绝缘体层的超级通孔(super via)，例如，绕过绝缘层内的一个或多个导线结构，以与下方的导线结构连接。这提供了较佳的电阻特性，也最小化了较底层导线结构的电容，并提高了芯片制造过程中的面积效。
然而，现有技术形成的通孔质量较差。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以提升半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括步骤：提供基底，基底上形成目标层；在目标层上形成第一介质层以及在第一介质层上形成第二介质层；对第二介质层进行图形化处理，在第二介质层内形成至少一个第一通孔；采用选择性成膜工艺在第二介质层顶部表面上形成掩膜层，掩膜层暴露出第一通孔；以掩膜层为掩膜，刻蚀第一通孔底部的第一介质层，在第一介质层内形成第二通孔，第二通孔的底部暴露出目标层的表面。
可选的，掩膜层的材料为氮化钛和氧化钛中的一种或者两种组合。
可选的，在形成第一介质层之前，还包括在目标层上形成第一刻蚀停止层；形成第二介质层之前，还包括在第一介质层上形成第二刻蚀停止层。
可选的，第一刻蚀停止层的材料和第二刻蚀停止层的材料为氮化硅。
可选的，第一通孔的底部暴露出第二刻蚀停止层的表面。
可选的，在形成掩膜层之前，还包括在第一通孔内形成牺牲层。
可选的，牺牲层的形成步骤包括：在第二介质层上以及第一通孔内形成初始牺牲层；回刻蚀初始牺牲层，至暴露出第二介质层的表面，在第一通孔内形成牺牲层。
可选的，牺牲层的材料为旋涂碳。
可选的，形成牺牲层之前，还包括在第一通孔的侧壁上以及第二介质层上形成调整层。
可选的，调整层的材料为氮化硅。
可选的，调整层的厚度范围为2纳米至20纳米。
可选的，在第二介质层内形成至少一个第一通孔之后，在形成掩膜层之前，对第二介质层进行第二次图形化处理，在第二介质层内形成至少一个第三通孔。
可选的，第三通孔的形成步骤包括：在第一通孔内、第二介质层上形成第二图形层；对第二图形层为掩膜，对第二介质层进行第二次图形化处理，在第二介质层内形成第三通孔。
可选的，在形成第一介质层之前，还在目标层上形成至少一层第三介质层。
可选的，第三介质层数量范围为1层至3层。
可选的，形成第二通孔之后，还包括：刻蚀第三介质层，至第三介质层的底部暴露出目标层的表面，在第三介质层内形成第四通孔。
可选的，对第二介质层进行图形化处理的步骤包括：在第二介质层上形成第一图形层；以第一图形层为掩膜，刻蚀第二介质层，在第二介质层内形成至少一个第一通孔。
可选的，选择性成膜工艺包括氢气等离子体预处理工艺和原子层沉积工艺中一种或者两种组合。
可选的，刻蚀第一通孔底部的第一介质层，在第一介质层内形成第二通孔的工艺为干法蚀刻，干法刻蚀参数包括：采用包括C4F6，O2和Ar的混合刻蚀气体，C4F6气体的流量为8sccm～100sccm，O2气体的流量为5sccm～100sccm，Ar气体的流量为100sccm～1000sccm，腔室压强为10mtorr～1000mtorr，源射频功率为100W～1300W，偏置电压为0V～1000V，时间为4秒～500秒，温度10℃～110℃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明结构的技术方案中，采用选择性成膜工艺在第二介质层的顶部形成掩膜层，一方面很好的控制了形成掩膜层的厚度，另外一方面很好的控制了掩膜层的形成位置，由于掩膜层的厚度和形成位置有效的控制，避免了在以掩膜层为掩膜形成第二通孔的过程中因为在掩膜层内出现深宽比较大的通孔而导致通孔不能很好地进行传递的问题，提升了在以掩膜层为掩膜进行通孔传递的有效性，减少通孔在传递过程中出现的偏差，有助于通孔的有效传递而顺利形成第二通孔，提升通孔传递的质量和通孔图形的有效传递，具有较广泛的使用范围。
进一步，第一通孔的侧壁上以及第二介质层上形成调整层，利用调整层可以有效地缩小经过图形化处理之后在第二介质层内形成的第一通孔的尺寸，为形成尺寸较小的通孔做准备，提升形成的半导体器件的集成度。
进一步，掩膜层的材料为氮化钛和氧化钛中的一种或者两种组合，由于氮化钛和氧化钛相对于第一介质层以及第二介质层具有较高的刻蚀选择比，在以掩膜层为掩膜，依次刻蚀牺牲层、第二刻蚀停止层、第一介质层以及第一刻蚀停止层，至暴露出目标层的表面形成第二通孔的过程中，能够保证图形的准确传递；同时由于掩膜层只能在调整层上形成而不能在牺牲层上形成，简化了刻蚀工艺，具有较广泛的使用范围。
附图说明
图1是一种半导体器件的结构示意图；
图2至图10是本发明一实施例中半导体器件的形成过程结构示意图；
图11至图12是本发明另一实施例中半导体器件的形成过程结构示意图；
图13至图14是本发明再一实施例中半导体器件的形成过程结构示意图。
具体实施方式
正如背景技术，目前形成有超级通孔(super via)的半导体器件的质量差，在一定程度上影响了半导体器件的使用，具体结构请参考图1。
请参考图1，目标层100，目标层100上具有多层介质层101，在顶层的介质层101上形成光刻胶层103，以光刻胶层103为掩膜刻蚀多层介质层101，在多层介质层101内形成通孔102，通孔102的底部暴露出目标层100的表面。
然而，这种以光刻胶层为掩膜一步刻蚀多层介质层101后直接暴露出目标层100表面的形成通孔102的工艺，由于光刻胶层103厚度较大以及形成位置的偏差，在形成通孔102的过程中，如果单纯的以刻蚀光刻胶层103为掩膜，刻蚀光刻胶层103底部的一层介质层101，还能够将通孔的图形进行有效的传递；如果以光刻胶层103为掩膜，刻蚀光刻胶层103底部多层的介质层101形成通孔102，就会出现由于光刻胶层103的厚度太厚，在形成通孔102的过程中由于在光刻胶层103内形成的孔的深宽比较大，工艺窗口不能保证，导致在以光刻胶层103进行孔传递的过程中出现孔不能有效传递下去，或者孔的图形在传递过程中出现较大的偏差，导致最终形成的通孔102传递的质量差，使得形成的半导体器件的性能差，不能满足实际的工艺要求。
在此基础上，本发明提供一种半导体器件的形成方法，采用选择性成膜工艺在第二介质层的顶部形成掩膜层，一方面很好的控制了形成掩膜层的厚度，另外一方面很好的控制了掩膜层的形成位置，由于掩膜层的厚度和形成位置有效的控制，避免了在以掩膜层为掩膜形成第二通孔的过程中由于在掩膜层内出现深宽比较大的通孔而导致通孔不能很好地进行传递的问题，提升了在以掩膜层为掩膜进行通孔传递的有效性，减少通孔在传递过程中出现的偏差，有助于通孔的有效传递而顺利形成第二通孔，提升通孔传递的质量和通孔图形的有效传递，具有较广泛的使用范围。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图2至图10是本发明一实施例中半导体器件的形成过程结构示意图。
首先，请参考图2，提供基底200，基底200上形成目标层201。
在本实施例中，基底200包括衬底(图中未标记)和位于衬底上的鳍部(图中未示出)以及位于衬底上且横跨鳍部的栅极结构等。
在其他实施例中，基底还可以包括衬底和位于衬底上的栅极结构等。
在本实施例中，目标层201的材料为金属，用于实现后续半导体器件的电连接。
请继续参考图2，还包括在目标层201上形成第一刻蚀停止层202。
在本实施例中，第一刻蚀停止层202的材料为氮化硅。
在其他实施例中，第一刻蚀停止层202的材料还可为氧化硅、碳化硅、氮氧化硅等。
在本实施例中，形成第一刻蚀停止层202的工艺为化学气相沉积工艺。
在本实施例中，第一刻蚀停止层202起到保护目标层201的作用，提升目标层201的形成质量。
在本实施例中，在目标层201上形成第一介质层以及在第一介质层上形成第二介质层的具体步骤为：在第一刻蚀停止层202上形成第一介质层203；在第一介质层203上形成第二刻蚀停止层204；在第二刻蚀停止层204上形成第二介质层205。
在本实施例中，第一介质层203的材料为氧化硅。
在其他实施例中，第一介质层203的材料还可为氧化硅、氮化硅、氮氧化硅、碳氧化硅和碳氮化硅中的一种或者多种组合。
在本实施例中，第二介质层205的材料为氧化硅。
在其他实施例中，第二介质层205的材料还可为氧化硅、氮化硅、氮氧化硅、碳氧化硅和碳氮化硅中的一种或者多种组合。
在本实施例中，形成第一介质层203和第二介质层205的工艺为形成工艺为原子层沉积工艺，原子层沉积工艺的参数包括：采用含Si和O的有机气体，温度为80℃～300℃，压强为5mtorr～20torr，工艺次数为5次～100次。
在本实施例中，第二刻蚀停止层204的材料为氮化硅。
对第二介质层进行图形化处理，在第二介质层内形成至少一个第一通孔，具体的过程请参考图3至图4。
请参考图3，在第二介质层205上形成第一图形层206。
在本实施例中，第一图形层206包括位于第二介质层205上旋涂层206a，位于旋涂层206a上的抗反射层206b以及位于抗反射层206b上的光刻胶层206c，光刻胶层206c内具有图形206d。
请参考图4，以第一图形层206为掩膜，刻蚀第二介质层205，在第二介质层205内形成至少一个第一通孔207。
在本实施例中，第一通孔207之后，去除第一图形层206。
在本实施例中，第一通孔207的底部暴露出第二刻蚀停止层204的表面。
在本实施例中，在第二介质层205内形成一个第一通孔207。
在其他实施例中，在第二介质层205内还可形成多个第一通孔207。
在本实施例中，形成第一通孔207的工艺为湿法刻蚀工艺。
在其他实施例中，形成第一通孔207的工艺还可为干法刻蚀工艺。
在本实施例中，形成第一通孔207的工艺为各向异性的干法刻蚀，干法刻蚀参数包括：采用的气体包括CF4气体和CHF3气体，CF4气体的流量为8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1300W，偏置电压为80V～500V，时间为4秒～500秒。
请参考图5，在第一通孔207的侧壁上以及第二介质层205上形成调整层208。
在本实施例中，形成调整层208的工艺为原子层沉积工艺。
在其他实施例中，形成调整层208的工艺还可为化学气相沉积工艺或者物理气相沉积工艺。
在本实施例中，原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200℃～600℃，沉积次数为30次～100次。
在本实施例中，采用原子层沉积工艺形成调整层208的原因在于原子层沉积工艺具有良好的阶梯覆盖性，成膜均匀，形成的隔离层，在第一通孔207内的填充效果好。
在本实施例中，调整层208的材料为氮化硅。
在本实施例中，调整层208的材料为氮化硅的原因在于，后续形成的掩膜层的材料为氮化钛或者氧化钛，氮化钛或者氧化钛只在氮化硅的表面进行生长，这样可以保证有氮化硅的地方才会形成掩膜层，有助于控制掩膜层的形成位置，不需要额外的工艺对多余的掩膜层进行去除，减少工艺流程且能节约成本。
在本实施例中，形成调整层208目的在于，一方面是利用调整层208可以有效地缩小经过图形化处理之后在第二介质层205内形成的第一通孔207的尺寸，为形成尺寸较小的通孔做准备，提升形成的半导体器件的集成度；另外一方面，后续形成掩膜层的过程中，能够为掩膜层的沉积提供界面。
在本实施例中，调整层208的厚度范围为2纳米至20纳米；当调整层208的厚度小于2纳米，会发生侧壁沉积失败现象；当调整层208的厚度大于20纳米，会让通孔底部难以蚀刻。
请参考图6，在第二介质层205上以及第一通孔207内形成初始牺牲层209。
在本实施例中，具体的，在调整层208上形成初始牺牲层209。
在本实施例中，初始牺牲209为旋涂碳。
在本实施例中，形成初始牺牲209的目的在于，初始牺牲209填充了第一通孔207，初始牺牲209的材料与掩膜层的材料相互排斥，即掩膜层不能在初始牺牲209上进行沉积，很好的控制了掩膜层的形成位置。
请参考图7，回刻蚀初始牺牲层209，至暴露出第二介质层的表面，在第一通孔207内形成牺牲层210。
在本实施例中，具体的回刻蚀初始牺牲层209，至暴露出调整层208的表面，在第一通孔207内形成牺牲层210，牺牲层210填充满第一通孔207。
在本实施例中，牺牲层210的材料为旋涂碳。
请参考图8，采用选择性成膜工艺在第二介质层205顶部表面上形成掩膜层211，掩膜层211暴露出第一通孔207。
在本实施例中，具体的，在第二介质层205顶部表面的调整层208表面上形成掩膜层211，掩膜层211暴露出第一通孔207内的牺牲层210的表面。
在本实施例中，掩膜层211的材料为氮化钛。
在其他实施例中，掩膜层211的材料为氮化钛和氧化钛中的一种或者两种组合。
在本实施例中，掩膜层211的材料为氮化钛，牺牲层210的材料为旋涂碳，调整层208的材料为氮化硅，这样在形成掩膜层211的过程中，由于不同材料之间的性质不同，能够保证掩膜层211只能在调整层208上进行沉积，而不能在牺牲层210上进行沉积，很好地控制了掩膜层211的形成位置，只在需要的调整层208上形成掩膜层211，在不需要形成掩膜层208的牺牲层210上不能形成，这样不需要额外的工艺去除不需要的掩膜层208，简化工艺流程，减少对器件的损伤，有助于提升最终形成的半导体器件的性能。
在本实施例中，选择性成膜工艺包括H2等离子体预处理和原子层沉积工艺，其中H2等离子体预处理参数：采用的气体包括H2和Ar气体，H2气体的流量为10sccm～200sccm，Ar气体的流量为100sccm～1000sccm，腔室压强为10mtorr～1000mtorr，源射频功率为100W～500W，时间为10秒～120秒，温度100℃～400℃。
原子层沉积工艺参数，这里以TiN为例：采用的前驱体包括TiCl4和NH3，TiCl4流量范围：100sccm～1000sccm，NH3流量范围：100sccm～2000sccm，温度200℃～600℃，本例中使用390℃，原子层沉积循环TiCl4:0.5秒～4秒，NH3:3秒～10秒，每次循环间隙使用200sccm～2000sccm，Ar气体表面处理1.5秒，总循环次数不多于300次，更多会在牺牲层210上产生Ti残留。
在本实施例中，掩膜层211的厚度范围为20纳米到60纳米；当掩膜层211的厚度小于20纳米，掩膜层厚度不足在蚀刻过程中被消耗过多导致通孔尺寸不可控；掩膜层211的厚度大于60纳米，由于选择性沉积的选择比限制，会在牺牲层210上产生一定的Ti沉积残留物。
请参考图9，去除牺牲层210，暴露出第一通孔207的表面。
在本实施例中，去除牺牲层210工艺为灰化工艺。
在其他实施中，还可采用刻蚀工艺去除牺牲层210。
在本实施例中，去除牺牲层210暴露出第一通孔207上的调整层208的表面。
请参考图10，以掩膜层211为掩膜，刻蚀第一通孔207底部的第一介质层203，在第一介质层203内形成第二通孔212，第二通孔212的底部暴露出目标层201的表面。
在本实施例中，采用选择性成膜工艺在第二介质层205的顶部形成掩膜层211，一方面很好的控制了形成掩膜层211的厚度，另外一方面很好的控制了掩膜层211的形成位置，由于掩膜层211的厚度和形成位置有效的控制，避免了在以掩膜层211为掩膜形成第二通孔212的过程中因为在掩膜层内出现深宽比较大的通孔而导致通孔不能很好地进行传递的问题，提升了在以掩膜层211为掩膜进行通孔传递的有效性，减少通孔在传递过程中出现的偏差，有助于通孔的有效传递而顺利形成第二通孔212，提升通孔传递的质量和通孔图形的有效传递，具有较广泛的使用范围。
在本实施例中，刻蚀第一通孔207底部的第一介质层203，在第一介质层203内形成第二通孔212的工艺为干法蚀刻，干法刻蚀参数包括：采用包括C4F6，O2和Ar的混合刻蚀气体，C4F6气体的流量为8sccm～100sccm，O2气体的流量为5sccm～100sccm，Ar气体的流量为100sccm～1000sccm，腔室压强为10mtorr～1000mtorr，源射频功率为100W～1300W，偏置电压为0V～1000V，时间为4秒～500秒，温度10℃～110℃。
第二实施例
第二实施例与第一实施例的差别在于，在形成第一通孔之后，在形成掩膜层之前，对第二介质层进行第二次图形化处理，在第二介质层内形成至少一个第三通孔，具体请参考图11至图12。
从提供基底至形成第一通孔的过程请参考图2至图4。
请参考图11，在第一通孔207内、第二介质层上形成第二图形层213。
在本实施例中，第二图形层213包括位于第二介质层205上旋涂层213a，位于旋涂层213a上的抗反射层213b以及位于抗反射层213b上的光刻胶层213c，光刻胶层213c内具有图形213d。
请参考图12，对第二图形层213为掩膜，对第二介质层205进行第二次图形化处理，在第二介质层205内形成第三通孔214。
在本实施例中，在第二介质层205内形成一个第三通孔214。
在其他实施例中，还可在第二介质层205内形成多个第三通孔214。
形成第一通孔207和第三通孔214之后，分别在第一通孔207和第三通孔214内形成调整层208，形成调整层208之后，至形成第二通孔212的过程请参考图5至图10。
第三实施例
第三实施例与第一实施例的差别在于，在形成第一介质层之前，还在目标层上形成至少一层第三介质层；形成第二通孔之后，继续沿着第二通孔进行刻蚀，在第三介质层内形成暴露出目标层表面的第四通孔。
请参考图13，在目标层201上形成第三介质层215。
在本实施例中，第三介质层215的层数为一层。
在其他实施例中，第三介质层215的层数还可有两层、三层等。
在本实施例中，第三介质215层数量范围为1层至3层。
形成第三介质层215之后，从形成第一介质层至形成第二通孔的过程请参考图2至图10。
请参考图14，以掩膜层211为掩膜，刻蚀第三介质层215，至第三介质层215的底部暴露出目标层201的表面，在第三介质层215内形成第四通孔216。
在本实施例中，由于掩膜层的厚度和形成位置有效的控制，避免了在以掩膜层为掩膜形成第二通孔的过程中因为在掩膜层内出现深宽比较大的通孔而导致通孔不能很好地进行传递的问题，提升了在以掩膜层为掩膜进行通孔传递的有效性，减少通孔在传递过程中出现的偏差，有助于通孔的有效传递而顺利形成第二通孔，提升通孔传递的质量和通孔图形的有效传递，具有较广泛的使用范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括步骤：
提供基底，所述基底上形成目标层；
在所述目标层上形成第一介质层以及在所述第一介质层上形成第二介质层；
对所述第二介质层进行图形化处理，在所述第二介质层内形成至少一个第一通孔；
采用选择性成膜工艺在所述第二介质层顶部表面上形成掩膜层，所述掩膜层暴露出所述第一通孔；
以所述掩膜层为掩膜，刻蚀所述第一通孔底部的第一介质层，在所述第一介质层内形成第二通孔，所述第二通孔的底部暴露出所述目标层的表面。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为氮化钛和氧化钛中的一种或者两种组合。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一介质层之前，还包括在所述目标层上形成第一刻蚀停止层；形成所述第二介质层之前，还包括在所述第一介质层上形成第二刻蚀停止层。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述第一刻蚀停止层的材料和所述第二刻蚀停止层的材料为氮化硅。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述第一通孔的底部暴露出所述第二刻蚀停止层的表面。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成掩膜层之前，还包括在所述第一通孔内形成牺牲层。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述牺牲层的形成步骤包括：
在所述第二介质层上以及所述第一通孔内形成初始牺牲层；
回刻蚀所述初始牺牲层，至暴露出所述第二介质层的表面，在所述第一通孔内形成所述牺牲层。
8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为旋涂碳。
9.如权利要求6所述的半导体器件的形成方法，其特征在于，形成所述牺牲层之前，还包括在所述第一通孔的侧壁上以及所述第二介质层上形成调整层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述调整层的材料为氮化硅。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，所述调整层的厚度范围为2纳米至20纳米。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述第二介质层内形成至少一个第一通孔之后，在形成所述掩膜层之前，对所述第二介质层进行第二次图形化处理，在所述第二介质层内形成至少一个第三通孔。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述第三通孔的形成步骤包括：
在所述第一通孔内、所述第二介质层上形成第二图形层；
对所述第二图形层为掩膜，对所述第二介质层进行第二次图形化处理，在所述第二介质层内形成所述第三通孔。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一介质层之前，还在目标层上形成至少一层第三介质层。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述第三介质层数量范围为1层至3层。
16.如权利要求14所述的半导体器件的形成方法，其特征在于，形成所述第二通孔之后，还包括：刻蚀所述第三介质层，至所述第三介质层的底部暴露出所述目标层的表面，在所述第三介质层内形成第四通孔。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，对所述第二介质层进行图形化处理的步骤包括：
在所述第二介质层上形成第一图形层；
以所述第一图形层为掩膜，刻蚀所述第二介质层，在所述第二介质层内形成至少一个所述第一通孔。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述选择性成膜工艺包括氢气等离子体预处理工艺和原子层沉积工艺中一种或者两种组合。
19.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀所述第一通孔底部的第一介质层，在所述第一介质层内形成第二通孔的工艺为干法蚀刻，所述干法刻蚀参数包括：采用包括C4F6，O2和Ar的混合刻蚀气体，C4F6气体的流量为8sccm～100sccm，O2气体的流量为5sccm～100sccm，Ar气体的流量为100sccm～1000sccm，腔室压强为10mtorr～1000mtorr，源射频功率为100W～1300W，偏置电压为0V～1000V，时间为4秒～500秒，温度10℃～110℃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211319031.4A CN117976614A (zh) | 2022-10-26 | 2022-10-26 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211319031.4A CN117976614A (zh) | 2022-10-26 | 2022-10-26 | 半导体器件的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117976614A true CN117976614A (zh) | 2024-05-03 |
Family
ID=90860058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211319031.4A Pending CN117976614A (zh) | 2022-10-26 | 2022-10-26 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117976614A (zh) |
-
2022
- 2022-10-26 CN CN202211319031.4A patent/CN117976614A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333382B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
| KR100297966B1 (ko) | 다층 배선구조를 형성하는 방법 | |
| KR101192410B1 (ko) | 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법 | |
| KR20030004010A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100342639B1 (ko) | 반도체 구조물의 제조 방법 | |
| US6057230A (en) | Dry etching procedure and recipe for patterning of thin film copper layers | |
| US5966632A (en) | Method of forming borderless metal to contact structure | |
| CN117976614A (zh) | 半导体器件的形成方法 | |
| JP3959790B2 (ja) | 半導体装置の製造方法 | |
| KR100480233B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
| KR100859254B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| US20030045091A1 (en) | Method of forming a contact for a semiconductor device | |
| KR100480890B1 (ko) | 반도체 장치의 커패시터의 제조방법 | |
| KR100408683B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 | |
| KR100418093B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100324020B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100365936B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100458589B1 (ko) | 반도체 소자 제조 방법 | |
| KR100509434B1 (ko) | 포토레지스트 점착성 개선 방법 | |
| KR100500936B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JP2006108336A (ja) | 半導体装置の製造方法 | |
| KR20060008431A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20000054967A (ko) | 반도체 장치의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |