KR100625393B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체 기판의 일영역이 드러나도록 콘택을 갖는 층간절연막을 형성하는 단계와, 상기 콘택을 포함한 층간절연막 상부에 배리어 금속층을 증착하는 단계와, 상기 결과물의 전체표면 상부에 도전막을 매립하는 단계와, 상기 도전막의 상부에 하드마스크막 패턴을 형성하는 단계와, 상기 하드마스크막 패턴을 식각마스크로 도전막을 SF6 가스를 주성분으로 포함하는 식각가스로 식각하되, 배리어 금속층이 노출될 때까지 식각하는 단계와, 상기 결과물의 도전막을 Cl2 가스를 주성분으로 포함하는 식각가스로 과도 식각하는 단계와, 상기 배리어 금속층을 Cl2 가스를 주성분으로 포함하는 식각가스로 제거하여 비트라인을 형성하는 단계를 포함하는 반도체소자 제조방법을 개시한다.
Description
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 110 : 피식각층 12, 112 : 층간절연막
14, 114 : 배리어 금속층 16, 116 : 도전막
18, 118 : 하드마스크막
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 비트라인 형성을 위해 텅스텐 도전막을 과도 식각할 때에 종래에 SF6 가스를 사용하는 대신 Cl2 가스를 사용함으로써 텅스텐 도전막이 급격하게 소실되는 현상을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10)의 일영역이 드러나도록 콘택(미도시)을 갖는 층간절연막(12)을 형성한 다음, 상기 콘택을 포함한 층간절연막(12) 상부에 스퍼터링(sputtering) 방법 또는 화학기상증착(CVD) 방법을 이용하여 배리어 금속층(14)을 증착한다.
다음, 상기 결과물의 전체표면 상부에 텅스텐막 또는 WSix막을 화학기상증착 (CVD) 방법으로 매립하여 도전막(16)을 형성하는데, 상기 매립된 도전막(16)의 내부에는 심(seam)("S"로 표시됨)과 같은 빈 공간이 존재할 수 있다.
다음, 도전막(16) 상부에 질화막을 증착하여 하드마스크막(18)을 형성한다.
도 1b를 참조하면, 하드마스크막(18) 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 비트라인용 감광막 패턴(미도시)을 형성한다.
다음, 상기 비트라인용 감광막 패턴을 식각마스크로 하여 하부의 하드마스크막(18)을 식각하여 하드마스크막(18)의 패턴을 형성한다.
다음, 하드마스크막(18)의 패턴을 식각마스크로 하고, 텅스텐에 대한 식각 속도가 높은 SF6 가스를 이용하여 하부의 도전막(16)을 배리어 금속층(14)이 노출될 때까지 식각한다.
도 1c를 참조하면, 역시 SF6 가스를 이용하여 도전막(16)을 과도 식각하는 데, 그 결과, SF6 가스에 의해 도전막(16) 내부에 존재하는 빈 공간인 심(S)이 취약해져 콘택의 하부가 외부에 드러나는 문제점이 있다.
상기 도 1b 및 도 1c에서 설명되어 지고 있는 바와 같이, 후속공정으로 배리어 금속층(14)을 제거하기 전에 도전막(16)을 과도 식각하는 이유는 위치에 따른 식각 속도의 차이에 따라 식각후 도전막(16)이 국부적으로 잔류하게 되고, 후속의 배리어 금속층(14) 식각시 사용되는 식각가스가 SF6 가스에서 Cl2 가스로 달라짐으로 인해 도전막(16)과 배리어 금속층(14)간의 식각 선택비가 바뀌면서 배리어 금속층(14)의 과도 식각을 충분히 한다 하더라도 식각되지 않은 도전막(16)이 여전히 잔류하게 될 뿐만 아니라, 찌꺼기에 의한 브리지(bridge)성 페일을 유발할 수 있는 가능성을 높이기 때문이다.
따라서, 일반적으로 도전막(16)을 SF6 가스를 이용하여 하부의 배리어 금속층(14)이 노출될 때까지 식각한 다음, 동일한 SF6 가스를 이용하여 EOP(End of Point) 기준에 대해 일정비율로 과도 식각을 진행함으로써 후속의 배리어 금속층 (14) 식각시 식각 속도를 늦출 수 있는 잔류 도전막(16)을 제거함으로써 상기의 문제점을 해결할 수 있는 것이다.
도 1d를 참조하면, 배리어 금속층(14)을 Cl2 가스를 이용하여 제거함으로써 반도체소자의 비트라인을 형성할 수 있다.
이때, 배리어 금속층(14) 제거공정시 콘택의 하부에 도포된 배리어 금속층 (14)이 국부적으로 열화("D"로 표시됨)되어 콘택의 저항을 높이는 요소로 작용하고, 그 결과 소자 전체적으로 동작특성을 저하시키는 요인이 되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 반도체소자의 비트라인 형성시 배리어 금속층을 제거하기 전 텅스텐 도전막을 과도 식각할 때에 텅스텐에 대한 선택비가 높은 SF6 가스를 사용하는 대신 Cl2 가스를 사용함으로써 텅스텐 도전막이 급격하게 소실되는 현상을 방지할 수 있는 반도체소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은
(a) 반도체 기판의 일영역이 드러나도록 콘택을 갖는 층간절연막을 형성하는 단계;
(b) 상기 콘택을 포함한 층간절연막 상부에 티타늄이 함유된 배리어 금속층을 증착하는 단계;
(c) 상기 결과물의 전체표면 상부에 텅스텐이 함유된 도전막을 매립하는 단계;
(d) 상기 도전막의 상부에 하드마스크막 패턴을 형성하는 단계;
(e) 상기 하드마스크막 패턴을 마스크로 도전막을 SF6 가스를 주성분으로 포함하는 식각가스로 식각하되, 배리어 금속층이 노출될 때까지 식각하는 단계;
(f) 상기 (e) 단계 결과물의 도전막을 Cl2 가스를 주성분으로 포함하는 식각가스로 과도 식각하는 단계; 및
(g) 상기 배리어 금속층을 Cl2 가스를 주성분으로 포함하는 식각가스로 제거하여 비트라인을 형성하는 단계를 포함하는 것과,
상기 텅스텐이 함유된 도전막은 텅스텐막 또는 WSix막인 것과,
(a) 반도체 기판의 일영역이 드러나도록 콘택을 갖는 층간절연막을 형성하는 단계;
(b) 상기 콘택을 포함한 층간절연막 상부에 티타늄이 함유된 배리어 금속층을 증착하는 단계;
(c) 상기 결과물의 전체표면 상부에 텅스텐이 함유된 도전막을 매립하는 단계;
(d) 상기 도전막의 상부에 하드마스크막 패턴을 형성하는 단계;
(e) 상기 하드마스크막 패턴을 마스크로 도전막을 SF6 가스를 주성분으로 포함하는 식각가스로 식각하되, 배리어 금속층이 노출될 때까지 식각하는 단계;
(f) 상기 (e) 단계 결과물의 도전막을 Cl2 가스를 주성분으로 포함하는 식각가스로 과도 식각하는 단계; 및
(g) 상기 배리어 금속층을 Cl2 가스를 주성분으로 포함하는 식각가스로 제거하여 비트라인을 형성하는 단계를 포함하는 것과,
상기 텅스텐이 함유된 도전막은 텅스텐막 또는 WSix막인 것과,
상기 티타늄이 함유된 배리어 금속층은 티타늄막과 티타늄나이트라이드막의 이중막인 것이다.
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이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(110)의 일영역이 드러나도록 콘택(미도시)을 갖는 층간절연막(112)을 형성한 다음, 상기 콘택을 포함한 층간절연막(112) 상부에 스퍼터링(sputtering) 방법이나 티타늄 테트라클로라이드(TiCl4) 또는 테트라키스(디메틸아미노)티타늄([(CH3)2N]4Ti)을 소스(source)로 사용하는 화학기상증착(CVD) 방법으로 티타늄을 함유하는 티타늄막과 티타늄나이트라이드막의 이중막인 배리어 금속층(114)을 형성한다.
다음, 상기 결과물의 전체표면 상부에 텅스텐을 함유하는 텅스텐막 또는 WSix막을 WF6 가스 또는 WF6/SiH4/H2 혼합가스를 사용하는 화학기상증착(CVD) 방법으로 매립하여 도전막 (116)을 형성하는데, 상기 매립된 도전막(116)의 내부에는 심(seam)("S"로 표시됨)과 같은 빈 공간이 존재할 수 있다.
다음, 상기 결과물의 전체표면 상부에 텅스텐을 함유하는 텅스텐막 또는 WSix막을 WF6 가스 또는 WF6/SiH4/H2 혼합가스를 사용하는 화학기상증착(CVD) 방법으로 매립하여 도전막 (116)을 형성하는데, 상기 매립된 도전막(116)의 내부에는 심(seam)("S"로 표시됨)과 같은 빈 공간이 존재할 수 있다.
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다음, 도전막(116) 상부에 질화막을 증착하여 하드마스크막(118)을 형성한다.
도 2b를 참조하면, 하드마스크막(118) 상부에 감광막(미도시)을 증착한 다 음, 상기 감광막을 선택적으로 노광 및 현상하여, 비트라인용 감광막 패턴(미도시)을 형성한다.
다음, 상기 비트라인용 감광막 패턴을 식각마스크로 하여 하부의 하드마스크막(118)을 식각하여 하드마스크막(118)의 패턴을 형성한다.
다음, 하드마스크막(118)의 패턴을 식각마스크로 하고, 텅스텐에 대한 식각 속도가 높은 SF6 가스를 주성분으로 포함하는 식각가스를 이용하여 하부의 도전막 (116)을 배리어 금속층(114)이 노출될 때까지 식각한다.
이때, SF6 가스를 주성분으로 포함하는 식각가스는 그 조성이 Cl2 가스의 부피 : SF6 가스의 부피비가 1% 이하인 것이 바람직하다.
도 2c를 참조하면, Cl2 가스를 주성분으로 포함하는 식각가스를 이용하여 도전막(116)을 과도 식각한다. Cl2 가스 대신 텅스텐에 대한 식각 속도가 낮은 BCl3 가스를 주성분으로 포함하는 식각가스를 이용할 수도 있다.
이때, Cl2 가스를 주성분으로 포함하는 식각가스는 그 조성이 SF6 가스의 부피 : Cl2 가스의 부피비가 50% 이하인 것이 바람직하다.
여기서, Cl2 가스의 경우 SF6 가스에 비해 텅스텐에 대한 식각 속도가 1/3 이하로 감소하기 때문에 과도 식각공정 시간이 충분히 증가하고, 이에 따라 시간에 대한 마진(margin)을 충분히 확보할 수 있기 때문에 콘택 부위 도전막(116)의 소실을 억제할 수 있는 공정조건을 확보할 수 있다.
도 2d를 참조하면, 배리어 금속층(114)을 Cl2 가스를 주성분으로 포함하는 식각가스를 이용하여 제거함으로써, 반도체소자의 비트라인을 형성할 수 있다. Cl2 가스 대신 BCl3 가스를 주성분으로 포함하는 식각가스를 이용할 수도 있다.
이때, Cl2 가스를 주성분으로 포함하는 식각가스는 그 조성이 SF6 가스의 부피 : Cl2 가스의 부피비가 50% 이하인 것이 바람직하다.
여기서, 도전막(116) 내부에 존재하는 빈 공간인 심(S)이 노출된다 하더라도 비콘택 부분의 식각부위에 존재하는 도전막(116)이 모두 식각되었기 때문에, 배리어 금속층(114)이 제거된 후에도 도전막(116)과 배리어 금속층(114)간 식각 선택비 차이에 의해 콘택 하부에 남아 있는 배리어 금속층(114)이 보호되므로, 배리어 금속층(114) 제거 공정에서 콘택 하부에 남아 있는 배리어 금속층(114)에 영향을 주지 않을 수 있어, 안정된 공정 마진을 확보할 수 있다.
이상에서 설명한 바와 같이, 본 발명에서는 비트라인 형성을 위한 텅스텐 도전막 과도 식각시 SF6 가스에 비해 텅스텐에 대한 식각 속도가 낮은 Cl2 가스를 사용함으로써, 콘택 하부의 배리어 금속층을 후속 식각 공정에서 보호할 수 있다. 그 결과, 콘택 하부의 배리어 금속층 손상에 의해 유발될 수 있는 콘택 저항 특성의 열화와 그로 인해 소자의 리프레쉬 특성, 입-출력(read-write) 동작 또는 속도 특성 등이 저하되는 것을 방지할 수 있다.
Claims (6)
- (a) 반도체 기판의 일영역이 드러나도록 콘택을 갖는 층간절연막을 형성하는 단계;(b) 상기 콘택을 포함한 층간절연막 상부에 티타늄이 함유된 배리어 금속층을 증착하는 단계;(c) 상기 결과물의 전체표면 상부에 텅스텐이 함유된 도전막을 매립하는 단계;(d) 상기 도전막의 상부에 하드마스크막 패턴을 형성하는 단계;(e) 상기 하드마스크막 패턴을 마스크로 도전막을 SF6 가스를 주성분으로 포함하는 식각가스로 식각하되, 배리어 금속층이 노출될 때까지 식각하는 단계;(f) 상기 (e) 단계 결과물의 도전막을 Cl2 가스를 주성분으로 포함하는 식각가스로 과도 식각하는 단계; 및(g) 상기 배리어 금속층을 Cl2 가스를 주성분으로 포함하는 식각가스로 제거하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 텅스텐이 함유된 도전막은 텅스텐막 또는 WSix막인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 티타늄이 함유된 배리어 금속층은 티타늄막과 티타늄나이트라이드막의 이중막인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 (e) 단계의 식각가스는 그 조성이 Cl2 가스의 부피 : SF6 가스의 부피비가 1% 이하인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 (f) 단계의 식각가스는 그 조성이 SF6 가스의 부피 : Cl2 가스의 부피비가 50% 이하인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 (g) 단계의 식각가스는 그 조성이 SF6 가스의 부피 : Cl2 가스의 부피비가 50% 이하인 것을 특징으로 하는 반도체소자 제조방법.
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