KR100838393B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 비트라인 내의 금속막을 보호할 수 있는 두께를 갖는 비트라인 스페이서를 포함하는 반도체 소자의 제조 방법에 관한 것으로써 이를 위해 본 발명은, 제1 층간절연막이 형성된 기판 상에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴을 포함하는 기판 상에 스페이서용 물질막을 증착하는 단계, 상기 스페이서용 물질막 상에 제2 층간절연막을 형성하는 단계, 상기 스페이서용 물질막을 식각정지막으로 상기 제2 층간절연막을 식각하는 단계, 상기 제2 층간절연막의 식각으로 인해 발생된 폴리머를 제거하는 단계 및 상기 스페이서용 물질막 및 상기 제1 층간절연막을 식각하여 스토리지노드콘택홀을 형성하고 동시에, 상기 비트라인 패턴의 측벽을 보호하는 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하며, 비트라인 내의 금속막을 안정적으로 보호할 수 있는 두께를 갖는 비트라인 스페이서를 형성하여, 금속막이 산화되어 부피가 증가하는 결함을 해결하고, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있다.
비트라인, 텅스텐막, 비트라인 스페이서, 질화막, 산화

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 단면도.
도 2는 비트라인 형성시의 텅스텐막의 프로파일을 나타내는 전자현미경 사진.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
51 : 반도체 기판 52 : 제1 층간절연막
53 : 텅스텐막 54 : 하드마스크 질화막
55 : 스페이서용 질화막 56 : 제2 층간절연막
59 : 제1 오픈영역 60 : 제2 오픈영역
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 비트라인 스페이서 형성 방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 고집적화에 따른 소자의 수직적 배열에 따른 콘택 식각 공정에서의 식각 타겟 증가는 필연적인 것으로, 이러한 식각 타겟의 증가에 따른 식각공정에서의 게이트전극 및 비트라인 등의 어택(Attack)을 방지하기 위해 게이트 전극 및 비트라인의 상부에는 질화막등을 이용한 하드마스크를 형성하고 있으며, 게이트 전극 및 비트라인의 측벽에는 스페이서를 형성하고 있다.
도 1은 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 1을 참조하면, 일반적인 트랜지스터 제조 공정을 통해 형성된 워드라인을 포함하고, 셀지역과 주변회로지역으로 구분되는 반도체 기판(11) 상에 제1 층간절연막(12)을 형성하고, 제1 층간절연막(12) 상에 텅스텐막(13), 하드마스크 질화막(14) 및 비트라인 스페이서(15)로 이루어진 비트라인(16)을 형성하고, 비트라인(16) 상부에 제2 층간절연막(17)과 제1 층간절연막(12)과 제2 층간절연막(17)을 관통하고, 측벽에 스토리지노드콘택 스페이서(18)를 포함하는 스토리지노드콘택(19)을 형성한다. 이때, 스토리지노드콘택(19)은 반도체 기판(11)의 셀지역에만 형성된다.
여기서, 비트라인 스페이서(15)와 스토리지노드콘택 스페이서(18)는 비트라인(16)과 스토리지노드콘택(19)간의 절연은 물론, 기생캡 발생을 감소시키는 역할을 한다.
그런데, 비트라인 스페이서(15)는 텅스텐막(13)과 하드마스크 질화막(14)을 포함하는 기판 전면에 스페이서용 질화막 증착 후, 에치백(etch back)하는데, 제1 층간절연막(12) 상에 스페이서용 질화막이 잔류하지 않게 하기 위해 30% 정도로 오버식각한다. 이때, 스페이서용 질화막이 잔류해서 절연해야 하는 텅스텐막(13)의 프로파일이 하변이 넓은 사다리꼴 모양(도 2의 A 참조)이기 때문에 스페이서용 질화막의 오버식각으로 인해 텅스텐막(13)의 측벽 하부에는 8~12Å의 두께만 잔류하게 된다. 이는 외부의 충격이나 더욱 작은 미세패턴 형성시 텅스텐막(13)이 외부에 노출되는 문제점이 될 수 있다. 만약 텅스텐막(13)이 외부에 노출되게 되면, 후속 제2 층간절연막(17) 형성시 텅스텐막(13)이 산화되어 그 부피가 증가되고, 이에 따라 반도체 소자의 불량이 발생되는 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 내의 금속막을 보호할 수 있는 두께를 갖는 비트라인 스페이서를 포함하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 제1 층간절연막이 형성된 기판 상에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴을 포함하는 기판 상에 스페이서용 물질막을 증착하는 단계, 상기 스페이서용 물질막 상에 제2 층간절연막을 형성하는 단계, 상기 스페이서용 물질막을 식각정지막으로 상기 제2 층간절연막을 식각하는 단계, 상기 제2 층간절연막의 식각으로 인해 발생된 폴리머를 제거하는 단계 및 상기 스페이서용 물질막 및 상기 제1 층간절연막을 식각하여 스토리지노드콘택홀을 형성하고 동시에, 상기 비트라인 패턴의 측벽을 보호하는 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
우선, 도 3a에 도시된 바와 같이, 일반적인 트랜지스터 제조 공정을 통해 형성된 워드라인을 포함하고, 셀지역과 주변회로지역으로 구분되는 반도체 기판(51) 상에 제1 층간절연막(52)을 형성한다.
이어서, 제1 층간절연막(52) 상에 비트라인을 형성하기 위해 텅스텐막(53)과 하드마스크 질화막(54)을 순차적으로 증착한후, 선택적 식각한다. 이때, 텅스텐막(53)은 하변이 상변보다 넓은 형태가 된다.
다음으로, 도 3b에 도시된 바와 같이, 셀지역과 주변회로지역에 각각 형성된 텅스텐막(53)과 하드마스크 질화막(54)을 포함하는 기판 상에 스페이서용 질화막(55)을 형성한다. 여기서, 스페이서용 질화막(55) 50~100Å의 두께로 형성한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 스페이서용 질화막(55)이 형성된 기판 상에 제2 층간절연막(56)을 형성한다.
이어서, 제2 층간절연막(56)을 선택적 식각하여 스토리지노드콘택홀을 형성하기 위해 제2 층간절연막(56) 상에 식각마스크로써, 실리콘 질화막(57)과 포토레지스트 패턴(58)을 순차적으로 형성한다. 이때, 스토리지노드콘택홀은 셀지역에만 형성된다.
이어서, 포토레지스트 패턴(58)과 실리콘 질화막(57)을 식각 장벽으로 스페이서용 질화막(55)이 노출되도록 제2 층간절연막(56)을 식각하여 제1 오픈영역(59)을 형성한다. 여기서, 제2 층간절연막(56)의 식각은 셀프얼라인콘택 방식이고, O2, CHF3 및 CF4의 혼합가스로 진행하는데, O2는 5~10SCCM, CHF3는 45~60SCCM 및 CF4는 65~85SCCM의 유량으로 진행한다. 그리고, 제2 층간절연막(56)과 스페이서용 질화막(55)은 6:1~10:1의 식각선택비로 식각 공정을 수행한다.
이어서, 제2 층간절연막(56)의 식각으로 인해 발생된 폴리머를 제거한다. 여기서, 폴리머는 O2 및 Ar의 혼합가스로 제거하고, O2는 180~220SCCM, Ar은 80~120SCCM의 유량으로 진행한다.
다음으로, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(58)과 실리콘 질화막(57) 및 제2 층간절연막(56)을 식각 장벽으로 스페이서용 질화막(55)과 제1 층간절연막(52)을 순차적으로 식각하여 제2 오픈영역(60)을 형성한다.
이때, 스페이서용 질화막(55)은 수직적 식각 공정으로 인해 하드마스크 질화 막(54) 상부와 제1 층간절연막(52) 상부는 식각되어 제거되지만, 하드마스크 질화막(54)과 텅스텐막(53)의 측벽에는 식각이 되지 않아서 원하는 두께의 비트라인 스페이서를 얻을 수 있다.
여기서, 스페이서용 질화막(55) 및 상기 제1 층간절연막(52)의 식각은 1:1의 식각선택비를 갖고, O2와 CHF3 및 CHxFy(x, y는 자연수)의 혼합가스로 진행하며, O2는 5~10SCCM, CHF3는 30~60SCCM 및 CHxFy(x, y는 자연수)는 60~80SCCM의 유량으로 진행한다.
그리고, 제1 오픈영역(59)과 제2 오픈영역(60)은 스토리지노드콘택홀이 된다. 또한, 스토리지노드콘택(19)이 형성되지 않는 영역이 주변회로지역에는 제1 층간절연막(52)과 제2 층간절연막(56) 사이에 스페이서용 질화막(55)이 잔존하게 되나, 이는 반도체 소자의 특성과는 무관하므로 관여치 않아도 된다.
전술한 바와 같이, 텅스텐막(53)을 보호하는 스페이서 형성시, 스페이서용 질화막(55) 증착후 바로 에치백(etch back)하지 않고, 스토리지노드콘택홀 형성시 제1 및 제2 층간절연막(52, 56)과 함께 수직적 식각 공정 진행하여 텅스텐막(53)을 보호할 수 있는 두께의 비트라인 스페이서를 얻는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 비트라인 내의 금속막을 안정적으로 보호할 수 있는 두께를 갖는 비트라인 스페이서를 형성하여, 금속막이 산화되어 부피가 증가하는 결함을 해결한다. 따라서, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있고, 스토리지노드콘택홀 형성시의 식각 공정을 통해 비트라인 스페이서를 형성하기 때문에 공정의 단순화를 이룰 수 있다.

Claims (11)

  1. 제1 층간절연막이 형성된 기판 상에 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴을 포함하는 기판 상에 스페이서용 물질막을 증착하는 단계;
    상기 스페이서용 물질막 상에 제2 층간절연막을 형성하는 단계;
    상기 스페이서용 물질막을 식각정지막으로 상기 제2 층간절연막을 식각하는 단계;
    상기 제2 층간절연막의 식각으로 인해 발생된 폴리머를 제거하는 단계; 및
    상기 스페이서용 물질막 및 상기 제1 층간절연막을 식각하여 스토리지노드콘택홀을 형성하고 동시에, 상기 비트라인 패턴의 측벽을 보호하는 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 스페이서용 물질막은 두께가 50~100Å인 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 층간절연막을 식각하는 단계는 셀프얼라인콘택 방식 및 O2, CHF3 및 CF4의 혼합가스로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 O2는 5~10SCCM, CHF3는 45~60SCCM 및 CF4는 65~85SCCM의 유량으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 제2 층간절연막과 상기 스페이서용 물질막은 6:1~10:1의 식각선택비로 식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 폴리머를 제거하는 단계는 O2 및 Ar의 혼합가스로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 O2는 180~220SCCM, Ar은 80~120SCCM의 유량으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 스페이서용 물질막 및 상기 제1 층간절연막을 식각하는 단계는 O2와 CHF3 및 CHxFy(x, y는 자연수)의 혼합가스로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 O2는 5~10SCCM, CHF3는 30~60SCCM 및 CHxFy(x, y는 자연수)는 60~80SCCM의 유량으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 스페이서용 물질막과 제1 층간절연막은 1:1의 식각선택비로 식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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