KR20080060345A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20080060345A
KR20080060345A KR1020060134307A KR20060134307A KR20080060345A KR 20080060345 A KR20080060345 A KR 20080060345A KR 1020060134307 A KR1020060134307 A KR 1020060134307A KR 20060134307 A KR20060134307 A KR 20060134307A KR 20080060345 A KR20080060345 A KR 20080060345A
Authority
KR
South Korea
Prior art keywords
hard mask
film
semiconductor device
sacrificial hard
etched
Prior art date
Application number
KR1020060134307A
Other languages
English (en)
Inventor
김광옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060134307A priority Critical patent/KR20080060345A/ko
Publication of KR20080060345A publication Critical patent/KR20080060345A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 반도체 기판 상에 피식각층, 희생 하드마스크용 텅스텐막 및 희생 하드마스크용 비정질 탄소막을 순차적으로 형성하는 단계; 상기 희생 하드마스크용 비정질 탄소막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 상기 희생 하드마스크용 비정질 탄소막 및 상기 희생 하드마스크용 텅스텐막을 순차적으로 식각하는 단계; 및 상기 식각된 희생 하드마스크용 텅스텐막을 식각 베리어로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하고, 상술한 본 발명은 희생 하드마스크로 비정질 탄소막을 이용하여 반도체 소자의 패턴을 형성하는 경우에 비정질 탄소막의 상부 또는 하부에 텅스텐막을 개재시킴으로써 주변회로 영역의 식각시 경사를 방지하고 그에 따라 ID 바이어스의 증가를 방지하여 소자의 특성을 개선할 수 있다.
ID(Isolation Dense) 바이어스, 하드마스크, CD(Critical Dimension)

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도1a 내지 도1d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도3은 종래 기술에 따른 반도체 소자의 패턴과 본 발명의 일실시예에 따른 반도체 소자의 패턴을 비교하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 도전막
13 : 하드마스크용 질화막 14 : 텅스텐막
15 : 비정질 탄소막 16 : 반사방지막
17 : 포토레지스트 패턴
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 소자가 초고집적화 되면서 소자의 미세화가 진행됨에 따라 포토 리소그래피(photo lithography) 공정에 있어서 포토레지스트 패턴의 사이즈 감소로 인하여 식각시 포토레지스트 패턴의 식각 마진(margin)이 한계에 이르고 있다. 이러한 한계를 극복하기 위하여 포토레지스트 패턴 하부에 희생 하드마스크를 사용하는 공정 기술이 제안되었다.
최근 60nm의 디자인 룰을 갖는 오리온(orion) 급의 소자 등에서 희생 하드마스크로 특히 비정질 탄소막(amourphous carbon)을 많이 사용하고 있다. 종래의 비정질 탄소막을 희생 하드마스크로 사용하는 패턴 형성 방법으로, 예를 들어 게이트 패턴 형성 방법을 간략히 설명하면 다음과 같다.
우선, 반도체 기판상에 게이트 절연막, 게이트 전극용 도전막 및 하드마스크용 질화막을 순차적으로 증착한다.
이어서, 하드마스크용 질화막 상에 희생 하드마스크용 비정질 탄소막을 형성한 후, 비정질 탄소막 상에 소정 포토레지스트 패턴을 형성하고 이 포토레지스트 패턴을 마스크로 비정질 탄소막을 식각한다.
이어서, 식각된 비정질 탄소막을 마스크로 하드마스크용 질화막을 식각한 후, 식각된 하드마스크용 질화막을 마스크로 게이트 전극용 도전막을 식각함으로써 게이트 절연막 상에 게이트 패턴을 형성한다.
한편, DRAM과 같은 메모리 소자는 조밀한 게이트 패턴이 형성되는 셀(cell) 영역과 고립된 게이트 패턴이 형성되는 주변회로(peripheral) 영역을 갖는다. 이때, 셀 영역의 게이트 패턴 밀도와 주변회로 영역의 게이트 패턴 밀도의 차이로 인하여 셀 영역은 원하는 패턴대로 수직(vertical)으로 식각되나 주변회로 영역은 원하는 패턴대로 식각되지 않고 경사(slope)를 갖도록 식각되어 ID(Isolaton Dense) 바이어스(마스크 및 식각 공정 후 셀 영역의 CD(Critical Dimension) 바이어스와 주변회로 영역의 CD 바이어스 간의 차이)가 발생한다. 특히, 상기의 종래 기술에 따른 게이트 패턴 형성 공정에 있어서 식각된 희생 하드마스크용 비정질 탄소막을 이용하여 하부의 하드마스크용 질화막을 식각하는 경우 주변회로 영역의 하드마스크용 질화막이 경사를 갖도록 식각되기 때문에 주변회로 영역의 CD가 증가하여 ID 바이어스가 증가하게 된다. ID 바이어스가 증가하면 소자가 원하는 패턴보다 크게 형성되어 전체적으로 소자의 특성을 확보하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 희생 하드마스크로 비정질 탄소막을 이용하여 반도체 소자의 패턴을 형성하는 경우에 비정질 탄소막의 상부 또는 하부에 텅스텐막을 개재시킴으로써 주변회로 영역의 식각시 경사를 방지하고 그에 따라 ID 바이어스의 증가를 방지하여 소자의 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판 상에 피식각층, 희생 하드마스크용 텅스텐막 및 희생 하드마스크용 비정질 탄소막을 순차적으로 형성하는 단계; 상기 희생 하드마스크용 비정질 탄소막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 상기 희생 하드마스크용 비정질 탄소막 및 상기 희생 하드마스크용 텅스텐막을 순차적으로 식각하는 단계; 및 상기 식각된 희생 하드마스크용 텅스텐막을 식각 베리어로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
후술하는 본 발명의 일실시예에서는 반도체 소자의 패턴 중 게이트 패턴 형성 공정을 일례로 하여 설명하기로 하나, 그외에도 비트라인 형성 공정, 스토리지 노드 콘택(storage node contact) 또는 금속 배선 등 다양한 형태의 패턴 형성 공정에 적용 가능하다.
도1a 내지 도1d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의상 본 도면에서 셀 영역과 주변회로 영역을 점선으로 구분하여 함께 도시하였다.
도1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 절연막(미도시됨)을 형성한 후, 그 상부에 피식각층으로 게이트 전극용 도전막(12) 및 하드마스크용 질화막(13)을 순차적으로 형성한다. 여기서, 게이트 전극용 도전막(12)은 후속 공정으로 형성되는 희생 하드마스크용 텅스텐막(14)과 유사한 식각률을 갖는 텅스텐막 또는 텅스텐 실리사이드막을 이용하고 희생 하드마스크용 텅스텐막(14)의 두께 이상으로 형성됨이 바람직하다. 이는 후속 공정으로 도전막(12)을 식각하는 경우 별도의 희생 하드마스크용 텅스텐막(14) 제거 공정 없이도 희생 하드마스크용 텅스텐막(14)이 제거되도록 하기 위함이다. 게이트 전극용 도전막(12)은 최소 300Å의 두께로 형성됨이 바람직하다.
이어서, 하드마스크용 질화막(13) 상부에 희생 하드마스크용 텅스텐막(14) 및 비정질 탄소막(15)을 순차적으로 형성한다. 여기서, 텅스텐막(14)의 두께는 전술한 바와 같이 게이트 전극용 도전막(12)의 두께 이하로 형성됨이 바람직하며, 최대 2000Å의 두께를 갖도록 형성됨이 바람직하다. 이때, 텅스텐막(14)의 두께의 상한이 2000Å 정도인 것은 텅스텐을 단일의 하드마스크를 이용하는 것에 비하여 텅스텐막(14)을 두껍게 형성할 수 있음을 나타낸다. 이는 텅스텐 하드마스크 상부에 바로 포토레지스트 패턴을 형성하는 경우 포토레지스트 패턴의 식각 선택비 때문에 텅스텐 하드마스크의 두께를 두껍게 가져갈 수 없으나, 본 발명의 제1 실시예에 따르면 텅스텐막(14) 상부에 비정질 탄소막(15)이 형성되어 포토레지스트 패턴(17)의 식각 선택비를 고려하지 않아도 되기 때문이다. 텅스텐막(14)은 후속 하드마스크용 질화막(13)의 식각시 마스크로 이용되므로 본 발명의 제1 실시예에 따라 텅스텐막(14)의 두께를 두껍게 가져가는 것은 ID 바이어스의 개선에 더욱 효과적이다.
이어서, 희생 하드마스크용 비정질 탄소막(15) 상부에 식각 예정 영역을 정의하는 포토레지스트 패턴(17)을 형성한다. 이때, 포토레지스트 패턴(17) 하부에는 패턴 형성을 위한 노광 공정시 반사 방지를 위한 반사방지막(16)이 개재될 수 있다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각 마스크로 희생 하드마스크용 비정질 탄소막(15) 및 텅스텐막(14)을 순차적으로 식각하여 식각된 비정질 탄소막(15) 및 식각된 텅스텐막(14)이 적층된 희생 하드마스크 패턴을 형성한다. 이러한 식각 과정에서 포토레지스트 패턴(17)과 반사방지막(16)은 대부분 제거된다.
도1c에 도시된 바와 같이, 식각된 비정질 탄소막(15) 및 식각된 텅스텐막(14)이 적층된 희생 하드마스크 패턴을 식각 베리어로 하드마스크용 질화막(13)을 식각한다. 이때, 텅스텐막(14)은 비정질 탄소막(15)에 비하여 단단하기 때문에 식각된 하드마스크용 질화막(13)이 수직 형상(profile)을 갖도록 하는 것이 가능하다. 즉, 셀 영역과 주변회로 영역에서 하드마스크용 질화막(13)이 경사를 갖지 않도록 식각되기 때문에 ID 바이어스가 증가하지 않는다. 전술한 바와 같이 텅스텐막(14)의 두께를 두껍게 가져갈 수 있으므로 이러한 텅스텐막(14)을 마스크로 하드마스크용 질화막(13) 식각시 ID 바이어스 증가 방지에 더욱 효과적이다.
도1d에 도시된 바와 같이, 식각된 하드마스크용 질화막(13)을 식각 마스크로 게이트 전극용 도전막(12)을 식각하여 식각된 하드마스크용 질화막(13) 및 식각된 게이트 전극용 도전막(12)이 적층된 게이트 패턴을 형성한다. 이러한 도전막(12) 식각 과정에서 식각된 비정질 탄소막(15)은 대부분 제거된다. 또한, 전술한 바와 같이 게이트 전극용 도전막(12)이 텅스텐막으로서 희생 하드마스크용 텅스텐막(14)의 두께 이상으로 형성된 경우에, 식각된 텅스텐막(14)은 별도의 제거 공정 없이도 이러한 도전막(12) 식각 과정에서 대부분 제거된다.
즉, 본 발명의 제1 실시예에 따르면, 희생 하드마스크로 비정질 탄소막(15) 하부에 텅스텐막(14)을 개재시킴으로써, 이 텅스텐막(14)을 식각 마스크로 하부의 하드마스크용 질화막(13) 식각시 경사를 갖지 않게 하여 ID 바이어스를 개선할 수 있고 이러한 특징은 특히 텅스텐막(14)의 두께를 두껍게 가져갈 수 있어서 더욱 강조된다.
도2a 내지 도2d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 도1과 마찬가지로 도면에서 셀 영역과 주변회로 영역을 점선으로 구분하여 함께 도시하였다.
도2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 절연막(미도시됨)을 형성한 후, 그 상부에 피식각층으로 게이트 전극용 도전막(22) 및 하드마스크용 질화막(23)을 순차적으로 형성한다. 여기서, 게이트 전극용 도전막(22)은 후속 공정으로 형성되는 희생 하드마스크용 텅스텐막(25)과 유사한 식각률을 갖는 텅스텐막 또는 텅스텐 실리사이드막을 이용하고 희생 하드마스크용 텅스텐막(25)의 두께 이상으로 형성됨이 바람직하다. 이는 후속 공정으로 도전막(22)을 식각하는 경우 별도의 하드마스크용 텅스텐막(25) 제거 공정 없이도 제거되도록 하기 위함이다. 게이트 전극용 도전막(22)은 최소 300Å의 두께로 형성됨이 바람직하다.
이어서, 하드마스크용 질화막(23) 상부에 희생 하드마스크용 비정질 탄소막(24) 및 텅스텐막(25)을 순차적으로 형성한다. 여기서, 텅스텐막(25)의 두께는 전술한 바와 같이 게이트 전극용 도전막(22)의 두께 이하로 형성됨이 바람직하며, 최대 800Å의 두께를 갖도록 형성됨이 바람직하다. 본 발명의 제1 실시예와 달리 본 발명의 제2 실시예에 따른 텅스텐막(25)의 두께의 상한을 800Å 정도로 낮게 하는 것은 텅스텐막(25) 상부에 포토레지스트 패턴(27)이 형성되어 포토레지스트 패턴(27)의 식각 마진을 확보하기 위함이다.
이어서, 희생 하드마스크용 텅스텐막(25) 상부에 식각 예정 영역을 정의하는 포토레지스트 패턴(27)을 형성한다. 이때, 포토레지스트 패턴(27) 하부에는 패턴 형성을 위한 노광 공정시 반사 방지를 위한 반사방지막(26)이 개재될 수 있다.
도2b에 도시된 바와 같이, 포토레지스트 패턴(27)을 식각 마스크로 희생 하드마스크용 텅스텐막(25) 및 비정질 탄소막(24)을 순차적으로 식각하여 식각된 비정질 탄소막(24) 및 식각된 텅스텐막(25)이 적층된 희생 하드마스크 패턴을 형성한다. 이러한 식각 과정에서 포토레지스트 패턴(27)과 반사방지막(26)은 대부분 제거된다.
도2c에 도시된 바와 같이, 식각된 비정질 탄소막(24) 및 식각된 텅스텐막(25)이 적층된 희생 하드마스크 패턴을 식각 베리어로 하드마스크용 질화막(23)을 식각한다. 이때, 텅스텐막(25)은 비정질 탄소막(24)에 비하여 단단하기 때문에 식각된 하드마스크용 질화막(23)이 수직 형상(profile)을 갖도록 하는 것이 가능하다. 즉, 셀 영역과 주변회로 영역에서 하드마스크용 질화막(23)이 경사를 갖지 않 도록 식각되기 때문에 ID 바이어스가 증가하지 않는다.
도2d에 도시된 바와 같이, 식각된 하드마스크용 질화막(23)을 식각 마스크로 게이트 전극용 도전막(22)을 식각하여 식각된 하드마스크용 질화막(23) 및 식각된 게이트 전극용 도전막(22)이 적층된 게이트 패턴을 형성한다. 이러한 도전막(22) 식각시 전술한 바와 같이 게이트 전극용 도전막(22)이 텅스텐막으로서 희생 하드마스크용 텅스텐막(25)의 두께 이상으로 형성된 경우에 식각된 텅스텐막(25)은 별도의 제거 공정 없이도 대부분 제거된다. 또한, 도저막(22) 식각 과정에서 식각된 비정질 탄소막(24)도 대부분 제거된다.
즉, 본 발명의 제2 실시예에 따르면, 희생 하드마스크로 비정질 탄소막(24) 상부에 텅스텐막(25)을 개재시킴으로써, 이 텅스텐막(25)을 식각 마스크로 하부의 하드마스크용 질화막(23) 식각시 경사를 갖지 않게 하여 ID 바이어스를 개선할 수 있다.
도3은 종래 기술에 따른 반도체 소자의 패턴과 본 발명의 일실시예에 따른 반도체 소자의 패턴을 비교하는 단면도이다.
종래 기술에 따라 형성된 반도체 소자의 패턴을 살펴보면, 비정질 탄소막을 희생 하드마스크로 이용하여 하부의 하드마스크용 질화막을 식각시 주변회로 영역의 하드마스크용 질화막(32)에 경사가 생겨 ID 바이어스가 증가함을 알 수 있다(우측 도면 참조).
반면, 본 발명의 일실시예에 따라 형성된 반도체 소자의 패턴을 살펴보면, 비정질 탄소막의 상부 또는 하부에 텅스텐막을 개재시켜 희생 하드마스크로 이용하 는 경우에 하부의 하드마스크용 질화막(31) 식각시 주변회로 영역의 하드마스크용 질화막(31)이 수직 형상을 갖게 되어 ID 바이어스의 증가를 억제함을 알 수 있다(좌측 도면 참조).
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
즉, 본 발명의 제1 및 제2 실시예는 반도체 소자의 패턴 중 게이트 패턴 형성 공정을 일례로 하여 설명하기로 하나, 본 발명은 그외에도 비트라인 형성 공정, 스토리지 노드 콘택 또는 금속 배선 등 다양한 형태의 패턴 형성 공정에 적용 가능하다.
상술한 본 발명에 의한 반도체 소자의 제조 방법은, 희생 하드마스크로 비정질 탄소막을 이용하여 반도체 소자의 패턴을 형성하는 경우에 비정질 탄소막의 상부 또는 하부에 텅스텐막을 개재시킴으로써 주변회로 영역의 식각시 경사를 방지하고 그에 따라 ID 바이어스의 증가를 방지하여 소자의 특성을 개선할 수 있다.

Claims (12)

  1. 반도체 기판 상에 피식각층, 희생 하드마스크용 텅스텐막 및 희생 하드마스크용 비정질 탄소막을 순차적으로 형성하는 단계;
    상기 희생 하드마스크용 비정질 탄소막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 희생 하드마스크용 비정질 탄소막 및 상기 희생 하드마스크용 텅스텐막을 순차적으로 식각하는 단계; 및
    상기 식각된 희생 하드마스크용 텅스텐막을 식각 베리어로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 피식각층은 도전막 및 하드마스크 질화막이 적층되어 형성되며,
    상기 피식각층 패턴은 게이트 패턴, 비트라인 또는 금속 배선 중 어느 하나를 포함하는
    반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 도전막은 W막 또는 WSix막을 포함하는
    반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 도전막의 두께는 상기 희생 하드마스크용 텅스텐막의 두께보다 크거나 같은
    반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 도전막의 두께는 300Å 이상인
    반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 희생 하드마스크용 텅스텐막의 두께는 2000Å 이하인
    반도체 소자의 제조 방법.
  7. 반도체 기판 상에 피식각층, 희생 하드마스크용 비정질 탄소막 및 희생 하드마스크용 텅스텐막을 순차적으로 형성하는 단계;
    상기 희생 하드마스크용 텅스텐막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 희생 하드마스크용 텅스텐막 및 상기 희생 하드마스크용 비정질 탄소막을 순차적으로 식각하는 단계; 및
    상기 식각된 희생 하드마스크용 텅스텐막을 식각 베리어로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 피식각층은 도전막 및 하드마스크 질화막이 적층되어 형성되며,
    상기 피식각층 패턴은 게이트 패턴, 비트라인 또는 금속 배선 중 어느 하나를 포함하는
    반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 도전막은 W막 또는 WSix막을 포함하는
    반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 도전막의 두께는 상기 희생 하드마스크용 텅스텐막의 두께보다 크거나 같은
    반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 도전막의 두께는 300Å 이상인
    반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 희생 하드마스크용 텅스텐막의 두께는 800Å 이하인
    반도체 소자의 제조 방법.
KR1020060134307A 2006-12-27 2006-12-27 반도체 소자의 제조 방법 KR20080060345A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060134307A KR20080060345A (ko) 2006-12-27 2006-12-27 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134307A KR20080060345A (ko) 2006-12-27 2006-12-27 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080060345A true KR20080060345A (ko) 2008-07-02

Family

ID=39812878

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134307A KR20080060345A (ko) 2006-12-27 2006-12-27 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080060345A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864096A (zh) * 2019-11-26 2021-05-28 长鑫存储技术有限公司 半导体结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864096A (zh) * 2019-11-26 2021-05-28 长鑫存储技术有限公司 半导体结构及其形成方法
CN112864096B (zh) * 2019-11-26 2022-11-18 长鑫存储技术有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
TWI381424B (zh) 利用具有插入區之間隔遮罩的三倍頻方法
JP4711658B2 (ja) 微細なパターンを有する半導体装置の製造方法
KR100585007B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
CN101211820B (zh) 用于制造半导体器件的方法
KR100694380B1 (ko) 트렌치 형성 방법
US7560370B2 (en) Method for manufacturing semiconductor device
KR100703025B1 (ko) 반도체 장치에서 금속 배선 형성 방법.
KR100895375B1 (ko) 반도체 소자의 형성 방법
KR100683492B1 (ko) 반도체소자의 콘택식각 방법
KR20080060345A (ko) 반도체 소자의 제조 방법
KR100894771B1 (ko) 플래시 메모리 소자의 제조 방법
KR20080001714A (ko) 반도체 소자의 제조방법
KR100618805B1 (ko) 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법
KR100772706B1 (ko) 반도체 소자의 콘택홀 제조 방법
KR20080086692A (ko) 반도체 소자의 제조 방법
KR20080060344A (ko) 반도체 소자의 패턴 형성 방법
KR100695417B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
KR100745058B1 (ko) 반도체 소자의 셀프 얼라인 콘택홀 형성방법
KR100843032B1 (ko) 메모리 소자의 제조방법
KR20050068363A (ko) 하드 마스크를 이용한 미세 패턴 형성 방법
KR100838393B1 (ko) 반도체 소자 제조 방법
KR100665405B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100642920B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100244266B1 (ko) 반도체 소자의 격리영역 형성방법
KR20080030289A (ko) 플래시 메모리 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination