CN112864096B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112864096B
CN112864096B CN201911172409.0A CN201911172409A CN112864096B CN 112864096 B CN112864096 B CN 112864096B CN 201911172409 A CN201911172409 A CN 201911172409A CN 112864096 B CN112864096 B CN 112864096B
Authority
CN
China
Prior art keywords
layer
forming
etching
mask layer
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911172409.0A
Other languages
English (en)
Other versions
CN112864096A (zh
Inventor
杨波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201911172409.0A priority Critical patent/CN112864096B/zh
Publication of CN112864096A publication Critical patent/CN112864096A/zh
Application granted granted Critical
Publication of CN112864096B publication Critical patent/CN112864096B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：形成一基底，所述基底包括衬底、位于所述衬底表面的栅极材料层、覆盖于所述栅极材料层表面的介质层、以及覆盖于所述介质层表面的阻挡层；形成且仅形成一掩膜层于所述阻挡层表面，所述掩膜层与所述阻挡层之间的刻蚀选择比大于预设值；图形化所述掩膜层；转移所述掩膜层中的图形至所述栅极材料层，形成栅极。本发明一方面，减少了掩膜层材料的用量以及用于沉积掩膜层的机台的数量；另一方面，减少了形成栅极的刻蚀步骤，从而降低了刻蚀剂的用量以及刻蚀时间，也相应提高了半导体结构的生产效率并降低了生成成本。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在DRAM等半导体存储结构中，CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)的通电传输速率与位于外围区域的的栅极剖面轮廓(gate profile)密切相关。当栅极剖面轮廓的形貌较差时，对电流导通就会产生较大的影响，从而降低产品良率，严重时甚至导致晶圆的报废。
当前在刻蚀形成栅极的过程中，需要于栅极金属层表面形成若干层掩膜层，并且需要使用多个机台设备来完成若干掩膜层的沉积工艺。附图1是现有技术中用于刻蚀栅极金属层所需形成的掩膜层的结构。如图1所示，在栅极金属层10表面依次沉积介质层11和碳层12之后，还需要沉积氮化物层13、旋涂碳层14和Si-Barc层(硅基抗反射层)。然后，一方面，所述旋涂碳层14和所述Si-Barc层需要在不同的机台上沉积完成，导致生产材料消耗的增多，以及使用的机台种类的增多；另一方面，在后续刻蚀过程中，所述氮化物层13、所述旋涂碳层14和所述Si-Barc层需要使用不同的刻蚀剂进行刻蚀，从而导致使用的刻蚀剂种类的增多，以及刻蚀步骤的增多。另外，刻蚀步骤的增加，也会导致最终生成的栅极形貌缺陷的增多。
因此，如何优化半导体制程工序，提高栅极的形成效率，同时降低生产成本，是目前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决现有的半导体结构制程效率低、成本较高的问题。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
形成一基底，所述基底包括衬底、位于所述衬底表面的栅极材料层、覆盖于所述栅极材料层表面的介质层、以及覆盖于所述介质层表面的阻挡层；
形成且仅形成一掩膜层于所述阻挡层表面，所述掩膜层与所述阻挡层之间的刻蚀选择比大于预设值；
图形化所述掩膜层；
转移所述掩膜层中的图形至所述栅极材料层，形成栅极。
可选的，形成一基底的具体步骤包括：
提供一衬底；
沉积导电材料于所述衬底表面，形成所述栅极材料层；
沉积绝缘材料于所述栅极材料层表面，形成所述介质层；
沉积阻挡材料于所述介质层表面，形成所述阻挡层。
可选的，所述介质层包括：
第一子介质层，覆盖于所述栅极材料层表面；
第二子介质层，覆盖于所述第一子介质层表面，所述阻挡层覆盖于所述第二子介质层表面。
可选的，所述预设值为3。
可选的，图形化所述掩膜层的具体步骤包括：
形成光阻层于所述掩膜层表面，所述光阻层中具有若干暴露所述掩膜层的开口；
形成覆盖所述开口侧壁的侧墙；
剥离所述光阻层，于相邻两个所述侧墙之间形成暴露所述掩膜层的沟槽；
回填所述沟槽，形成暴露所述侧墙的填充层；
去除所述侧墙，于所述填充层中形成暴露所述掩膜层的刻蚀窗口；
沿所述刻蚀窗口刻蚀所述掩膜层，于所述掩膜层中形成图形。
可选的，转移所述掩膜层中的图形至所述栅极材料层的具体步骤包括：
沿所述掩膜层中的所述图形依次刻蚀所述阻挡层、所述介质层和所述栅极材料层，形成多个贯穿所述阻挡层、所述介质层和所述栅极材料层的通孔，所述通孔分割所述栅极材料层，形成若干所述栅极。
可选的，还包括如下步骤：
采用第一刻蚀气体沿所述刻蚀窗口刻蚀所述掩膜层，于所述掩膜层中形成图形；
采用第二刻蚀气体沿所述掩膜层中的所述图形刻蚀所述阻挡层，转移所述掩膜层中的所述图形至所述阻挡层。
可选的，所述阻挡层的材料为含碳有机材料，所述掩膜层的材料为硬掩膜材料。
可选的，所述掩膜层的材料为氮氧化硅；
所述第一刻蚀气体为CF4与O2的混合气体，所述第二刻蚀气体为CO与COS的混合气体。
为了解决上述问题，本发明还提供了一种半导体结构，包括：
衬底；
栅极，位于所述衬底表面，所述栅极采用如上述中任一项所述的半导体结构的形成方法形成。
本发明提供的半导体结构及其形成方法，通过减少掩膜层的层数，一方面，减少了掩膜层材料的用量以及用于沉积掩膜层的机台的数量，提高了半导体结构的形成效率，并降低了半导体结构的生产成本；另一方面，减少了形成栅极的刻蚀步骤，从而降低了刻蚀剂的用量以及刻蚀时间，也相应提高了半导体结构的生产效率并降低了生成成本。另外，刻蚀步骤的减少，也降低了图形在向下转移的过程中发生畸变的概率，改善了最终生产的栅极的形貌，确保了半导体器件的良率。
附图说明
附图1是现有技术中用于刻蚀栅极金属层所需形成的掩膜层的结构；
附图2是本发明具体实施方式中半导体结构的形成方法流程图；
附图3A-3E是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构的形成方法，附图2是本发明具体实施方式中半导体结构的形成方法流程图，附图3A-3E是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。如图2、图3A-图3E所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，形成一基底，所述基底包括衬底20、位于所述衬底20表面的栅极材料层21、覆盖于所述栅极材料层21表面的介质层、以及覆盖于所述介质层表面的阻挡层24。
可选的，形成一基底的具体步骤包括：
提供一衬底20；
沉积导电材料于所述衬底20表面，形成所述栅极材料层21；
沉积绝缘材料于所述栅极材料层21表面，形成所述介质层；
沉积阻挡材料于所述介质层表面，形成所述阻挡层24。
在本具体实施方式中，所述介质层可以为单一材料层，也可以为两个以上材料层的叠层。可选的，所述介质层包括：
第一子介质层22，覆盖于所述栅极材料层21表面；
第二子介质层23，覆盖于所述第一子介质层22表面，所述阻挡层24覆盖于所述第二子介质层23表面。
具体来说，所述衬底20可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)或者GOI(Germanium On Insulator，绝缘体上锗)等。在本具体实施方式中，以所述衬底20为P-型Si衬底为例进行说明。采用化学气相沉积、物理气相沉积或者原子层沉积工艺等于所述衬底20表面依次沉积形成所述栅极材料层21、所述介质层和所述阻挡层24。所述第一子介质层22与所述第二子介质层23的材料不同，例如所述第一子介质层22的材料为氮化物绝缘材料，所述第二子介质层23的材料为氧化物绝缘材料。所述栅极材料层21可以是单一导电材料层，也可以是多个导电层沿垂直于所述衬底20的方向依次叠置所形成的叠层。举例来说，所述栅极材料层21是由10层金属材料层沿垂直于所述衬底20的方向依次叠置形成，在沿所述衬底指向所述栅极材料层的方向上，10层金属材料层的材料依次为钛、氮化钛、钨、硅化钨、钨、钛、氮化钛、钨、硅化钨、钨。当然，本领域技术人员还可以根据实际需要选择其他的导电材料形成所述栅极材料层21。
步骤S12，形成且仅形成一掩膜层25于所述阻挡层24表面，所述掩膜层25与所述阻挡层24之间的刻蚀选择比大于预设值，如图3A所示。
所述预设值的具体数值本领域技术人员可以根据实际需要进行选择，只要在对所述掩膜层25进行图形化的过程中，刻蚀能够在所述阻挡层24截止即可。可选的，所述预设值为3。为了进一步确保栅极形貌，所述预设值还可以为5。
步骤S13，图形化所述掩膜层25。
本领域技术人员可以根据实际需要选择对所述掩膜层25进行图形化的具体方法，本具体实施方式对此不作限定。举例来说，可以采用间距倍增工艺图形化所述掩膜层25，以提高图形化的精度以及后续于所述栅极材料层21中形成的通孔特征尺寸的可控性。具体来说，图形化所述掩膜层25的具体步骤包括：
形成光阻层26于所述掩膜层25表面，所述光阻层26中具有若干暴露所述掩膜层25的开口261，如图3A所示；
形成覆盖所述开口261侧壁的侧墙27；
剥离所述光阻层26，于相邻两个所述侧墙27之间形成暴露所述掩膜层25的沟槽271，如图3B所示；
回填所述沟槽271，形成暴露所述侧墙27的填充层28；
去除所述侧墙27，于所述填充层28中形成暴露所述掩膜层25的刻蚀窗口281，如图3C所示；
沿所述刻蚀窗口281刻蚀所述掩膜层25，于所述掩膜层25中形成图形251。
步骤S14，转移所述掩膜层25中的图形至所述栅极材料层21，形成栅极。
可选的，转移所述掩膜层25中的图形至所述栅极材料层21的具体步骤包括：
沿所述掩膜层25中的所述图形251依次刻蚀所述阻挡层24、所述介质层和所述栅极材料层21，形成多个贯穿所述阻挡层24、所述介质层和所述栅极材料层21的通孔29，所述通孔29分割所述栅极材料层21，形成若干所述栅极211，如图3E所示。
可选的，所述半导体结构的形成方法还包括如下步骤：
采用第一刻蚀气体沿所述刻蚀窗口281刻蚀所述掩膜层25，于所述掩膜层25中形成图形251；
采用第二刻蚀气体沿所述掩膜层25中的所述图形251刻蚀所述阻挡层24，转移所述掩膜层25中的所述图形251至所述阻挡层24。
可选的，所述阻挡层24的材料为含碳有机材料，所述掩膜层25的材料为硬掩膜材料。
可选的，所述掩膜层25的材料为氮氧化硅；
所述第一刻蚀气体为CF4与O2的混合气体，所述第二刻蚀气体为CO与COS的混合气体。
以下以所述介质层包括沿垂直于所述衬底20的方向依次叠置的所述第一子介质层22和所述第二子介质层23，所述第一子介质层22的材料为氮化物绝缘材料，所述第二子介质层23的材料为氧化物绝缘材料，所述阻挡层24的材料为碳，所述掩膜层25的材料为氮氧化硅为例进行说明。首先，采用CF4与O2的混合气体对所述掩膜层25进行刻蚀，于所述掩膜层25中形成所述图形251(即贯穿所述掩膜层25的沟槽)；之后，采用CO与COS(碳基硫化物气体)的混合气体沿所述图形251对所述阻挡层24进行刻蚀，将所述掩膜层25中的所述图形251转移至所述阻挡层24，实现所述阻挡层24的图案化；接着，采用CF4、CHF3和O2的混合气体对所述第二子介质层23进行刻蚀，将所述阻挡层24中形成的图形转移至所述第二子介质层23；然后，采用CF4、CH2F2和O2的混合气体对所述第一子介质层22进行刻蚀，将所述第二子介质层23中形成的图形转移至所述第一子介质层22；最后，采用NF3、Cl2、N2和Ar的混合气体或者SF6、CH2F2、O2、Ar的混合气体对所述栅极材料层21进行刻蚀，形成贯穿所述栅极材料层21的所述通孔29。即通过对所述栅极材料层21进行干法刻蚀，将所述栅极材料层21分隔为多个所述栅极211，相邻两个所述栅极211之间通过所述通孔29相互隔离。其中，所述第一子介质层22与所述第二子介质层23也可以同步进行刻蚀。
在本具体实施方式中，在形成所述阻挡层24之后，只需于所述阻挡层24表面形成一层与所述阻挡层24具有较高刻蚀选择比的所述掩膜层25，在对所述掩膜层25进行图形化之后，直接向所述掩膜层25中的图形转移至所述阻挡层，中间无需再经过其他膜层，一方面，减少了所述阻挡层24表面沉积的膜层数量，从而相应减少了不同种类沉积机台的使用数量以及对生产材料的消耗；另一方面，在图形向下转移的过程中，刻蚀次数减少，从而相应减少了对刻蚀机台的使用以及刻蚀材料的使用，提高了图形转移的效率。同时，刻蚀次数的减少，也确保了最终于所述栅极材料层21中形成的图形的形貌，提高了半导体产品的良率。
不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构的示意图可参见图3E。如图3E所示，本具体实施方式提供的半导体结构，包括：
衬底20；
栅极211，位于所述衬底20表面，所述栅极211采用如上述中任一项所述的半导体结构的形成方法形成。
本具体实施方式提供的半导体结构及其形成方法，通过减少掩膜层的层数，一方面，减少了掩膜层材料的用量以及用于沉积掩膜层的机台的数量，提高了半导体结构的形成效率，并降低了半导体结构的生产成本；另一方面，减少了形成栅极的刻蚀步骤，从而降低了刻蚀剂的用量以及刻蚀时间，也相应提高了半导体结构的生产效率并降低了生成成本。另外，刻蚀步骤的减少，也降低了图形在向下转移的过程中发生畸变的概率，改善了最终生产的栅极的形貌，确保了半导体器件的良率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
形成一基底，所述基底包括衬底、位于所述衬底表面的栅极材料层、覆盖于所述栅极材料层表面的介质层、以及覆盖于所述介质层表面的阻挡层，所述介质层包括覆盖于所述栅极材料层表面的第一子介质层、以及覆盖于所述第一子介质层表面的第二子介质层，所述阻挡层覆盖于所述第二子介质层表面；
形成且仅形成一掩膜层于所述阻挡层表面，所述掩膜层与所述阻挡层之间的刻蚀选择比大于预设值；
图形化所述掩膜层；
首先，采用CO与COS的混合气体沿所述掩膜层中的图形刻蚀所述阻挡层，接着，采用CF4、CHF3和O2的混合气体沿所述阻挡层中的图形刻蚀所述第二子介质层，然后，采用CF4、CH2F2和O2的混合气体沿所述第二子介质层中的图形刻蚀所述第一子介质层，最后，采用NF3、Cl2、N2和Ar的混合气体或者SF6、CH2F2、O2、Ar的混合气体对所述栅极材料层进行刻蚀，转移所述掩膜层中的图形至所述栅极材料层，形成栅极。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成一基底的具体步骤包括：
提供一衬底；
沉积导电材料于所述衬底表面，形成所述栅极材料层；
沉积绝缘材料于所述栅极材料层表面，形成所述介质层；
沉积阻挡材料于所述介质层表面，形成所述阻挡层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述预设值为3。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述掩膜层的具体步骤包括：
形成光阻层于所述掩膜层表面，所述光阻层中具有若干暴露所述掩膜层的开口；
形成覆盖所述开口侧壁的侧墙；
剥离所述光阻层，于相邻两个所述侧墙之间形成暴露所述掩膜层的沟槽；
回填所述沟槽，形成暴露所述侧墙的填充层；
去除所述侧墙，于所述填充层中形成暴露所述掩膜层的刻蚀窗口；
沿所述刻蚀窗口刻蚀所述掩膜层，于所述掩膜层中形成图形。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，转移所述掩膜层中的图形至所述栅极材料层的具体步骤包括：
沿所述掩膜层中的所述图形依次刻蚀所述阻挡层、所述介质层和所述栅极材料层，形成多个贯穿所述阻挡层、所述介质层和所述栅极材料层的通孔，所述通孔分割所述栅极材料层，形成若干所述栅极。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为含碳有机材料，所述掩膜层的材料为硬掩膜材料。
7.一种半导体结构，其特征在于，包括：
衬底；
栅极，位于所述衬底表面，所述栅极采用如权利要求1-6中任一项所述的半导体结构的形成方法形成。
CN201911172409.0A 2019-11-26 2019-11-26 半导体结构及其形成方法 Active CN112864096B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911172409.0A CN112864096B (zh) 2019-11-26 2019-11-26 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911172409.0A CN112864096B (zh) 2019-11-26 2019-11-26 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112864096A CN112864096A (zh) 2021-05-28
CN112864096B true CN112864096B (zh) 2022-11-18

Family

ID=75984835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911172409.0A Active CN112864096B (zh) 2019-11-26 2019-11-26 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112864096B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080001919A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20080060345A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN101281927A (zh) * 2008-05-06 2008-10-08 北大方正集团有限公司 一种mosfet晶体管的栅极及其制造方法
CN101459134A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 栅极及晶体管的制作方法
KR20100013973A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
JPWO2016093087A1 (ja) * 2014-12-09 2017-09-07 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
TW201917775A (zh) * 2017-07-15 2019-05-01 美商微材料有限責任公司 用於利用放大的epe窗口切割圖案流程的遮罩方案

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363100B1 (en) * 2001-05-24 2002-12-05 Samsung Electronics Co Ltd Semiconductor device including transistor and fabricating method thereof
US8927374B2 (en) * 2011-10-04 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US20130244437A1 (en) * 2012-03-15 2013-09-19 Globalfoundries Inc. Methods of forming features on an integrated circuit product using a novel compound sidewall image transfer technique
US20140363963A1 (en) * 2013-06-07 2014-12-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080001919A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20080060345A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN101459134A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 栅极及晶体管的制作方法
CN101281927A (zh) * 2008-05-06 2008-10-08 北大方正集团有限公司 一种mosfet晶体管的栅极及其制造方法
KR20100013973A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
JPWO2016093087A1 (ja) * 2014-12-09 2017-09-07 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
TW201917775A (zh) * 2017-07-15 2019-05-01 美商微材料有限責任公司 用於利用放大的epe窗口切割圖案流程的遮罩方案

Also Published As

Publication number Publication date
CN112864096A (zh) 2021-05-28

Similar Documents

Publication Publication Date Title
KR100953034B1 (ko) 반도체 소자 및 이의 제조 방법
CN112992775B (zh) 半导体存储器及其形成方法
US20090035902A1 (en) Integrated method of fabricating a memory device with reduced pitch
US11024715B2 (en) FinFET gate cut after dummy gate removal
US20130302968A1 (en) Memory device and method for manufacturing memory device
KR20090010742A (ko) 반도체 집적 회로 장치 및 그 제조 방법
CN102956459B (zh) 半导体器件及其制造方法
US10672648B2 (en) Method of forming semiconductor memory device
CN112447603A (zh) 半导体存储器的形成方法
US11769672B2 (en) Semiconductor structure and forming method thereof
CN112397509A (zh) 电容阵列结构及其形成方法、半导体存储器
KR20120047600A (ko) 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
CN101339902B (zh) 高压半导体器件及其制造方法
CN112951760B (zh) 存储器及其形成方法
CN112864096B (zh) 半导体结构及其形成方法
CN102789985B (zh) 半导体器件及其制造方法
WO2023279508A1 (zh) 电容阵列结构及其形成方法
CN108122824B (zh) 半导体结构及其形成方法
CN114256417A (zh) 电容结构及其形成方法
KR20160116915A (ko) 반도체 소자 제조 방법
US20230006033A1 (en) Capacitor array structure and method for forming same
KR100766211B1 (ko) 플래시 메모리 소자의 콘택 형성방법
CN114068396B (zh) 半导体结构及其形成方法
US20220375757A1 (en) Semiconductor structure and forming method thereof
EP4318549A1 (en) Semiconductor structure and forming method therefor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant