KR20160116915A - 반도체 소자 제조 방법 - Google Patents

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윤준호
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김동찬
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Abstract

본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 절연층이 형성된 기판을 준비하고, 절연층 상에 금속성 하드마스크를 형성하고, 절연층을 일부 식각하여 리세스를 형성하고, 리세스의 내측벽에 금속성 보호막을 형성하고, 금속성 보호막을 이용하여 절연층을 식각하여 절연층을 관통하는 홀을 형성하고, 금속성 하드마스크 및 금속성 보호막을 제거하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 고종횡비 컨택홀을 형성하기 위한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 고도로 축소된 반도체 소자에서 컨택홀을 형성하는 공정 시 보잉 현상이 발생하여 컨택홀을 형성하는 것이 점차 복잡해지고 어려워지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 고선택비 하드마스크를 이용하여 고종횡비 컨택홀을 형성하는 공정에서 보잉 현상을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 절연층이 형성된 기판을 준비하고, 상기 절연층 상에 금속성 하드마스크를 형성하고, 상기 절연층을 일부 식각하여 리세스를 형성하고, 상기 리세스의 내측벽에 금속성 보호막을 형성하고, 상기 금속성 보호막을 이용하여 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하고, 상기 금속성 하드마스크 및 상기 금속성 보호막을 제거하는 것을 포함한다..
예시적인 실시예들에서, 상기 절연층과 상기 금속성 하드마스크의 식각 선택비는 적어도 5:1이다.
예시적인 실시예들에서, 상기 금속성 하드마스크는 텅스텐을 포함하여 형성한다.
예시적인 실시예들에서, 상기 금속성 보호막은 텅스텐을 포함하여 형성한다.
예시적인 실시예들에서, 상기 절연층을 식각하고 상기 금속성 보호막을 형성하는 것은 반도체 제조 설비의 동일한 챔버에서 수행되는 것을 포함한다.
예시적인 실시예들에서, 상기 절연층을 식각하고 상기 금속성 보호막을 형성하는 것은 서로 다른 반도체 제조 설비에서 수행되는 것을 포함한다.
예시적인 실시예들에서, 상기 리세스의 내측벽에 금속성 보호막을 형성하는 것은 상기 리세스의 내측벽 및 바닥면을 따라 상기 금속성 보호막을 콘포말하게 형성하고, 상기 리세스의 바닥면에 형성된 상기 금속성 보호막을 제거하는 것을 포함한다.
예시적인 실시예들에서, 상기 절연층은 실리콘산화막 또는 실리콘질화막을 포함하도록 형성하거나, 실리콘산화막 및 실리콘질화막을 서로 교대로 적층하는 것을 포함한다.
예시적인 실시예들에서, 상기 절연층을 식각하는 것은 상기 절연층의 식각과 동시에 상기 홀의 내부에 고분자 보호막을 형성하는 것을 포함한다.
예시적인 실시예들에서, 상기 절연층은 3차원 메모리 반도체 소자의 일부를 구성하는 것을 포함한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 절연층 상에 금속성 하드마스크가 형성된 기판을 제1 챔버에 배치하고, 상기 제1 챔버에서 상기 절연층의 일부분을 식각하여 리세스를 형성하고, 상기 제1 챔버에서 상기 리세스의 내측벽에 금속성 보호막을 형성하고, 상기 제1 챔버에서 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하는 것을 포함한다.
예시적인 실시예들에서, 상기 제1 챔버에서 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성한 후, 상기 금속성 하드마스크 및 상기 금속성 보호막을 제거하는 것을 더 포함한다.
예시적인 실시예들에서, 상기 제1 챔버에서 절연층을 식각하는 것은 상기 절연층의 식각과 동시에 상기 홀의 내부에 고분자 보호막을 형성하는 것을 포함한다.
예시적인 실시예들에서, 상기 리세스의 깊이는 상기 절연층의 두께의 절반보다 작도록 상기 리세스를 형성한다.
예시적인 실시예들에서, 상기 금속성 하드마스크 및 상기 금속성 보호막은 텅스텐을 각각 포함하도록 형성한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 절연층 상에 금속성 하드마스크가 형성된 기판을 제1 설비에 배치하고, 상기 제1 설비에서 상기 절연층의 일부분을 식각하여 리세스를 형성하는 제1 단계; 상기 리세스가 형성된 기판을 제2 설비에 배치하고, 상기 제2 설비에서 상기 리세스의 내측벽에 금속성 보호막을 형성하는 제2 단계; 및 상기 금속성 보호막이 형성된 기판을 상기 제1 설비에 배치하고, 상기 제1 설비에서 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하는 제3 단계를 포함한다.
예시적인 실시예들에서, 상기 제2 설비는 원자층 증착(ALD) 방식 또는 화학 기상 증착(CVD) 방식으로 상기 금속성 보호막을 형성한다.
예시적인 실시예들에서, 상기 제2 설비는 물리 기상 증착(PVD) 방식으로 상기 금속성 보호막을 형성한다.
예시적인 실시예들에서, 상기 제2 및 제3 단계를 적어도 2회 반복하여 상기 홀이 상기 절연층을 관통하도록 한다.
예시적인 실시예들에서, 상기 금속성 하드마스크 및 금속성 보호막은 텅스텐을 각각 포함하도록 형성한다.
본 발명은 금속성 하드마스크를 이용하여 절연층에 고종횡비 컨택홀을 형성하기 위한 식각을 진행하는 도중에 상기 컨택홀의 측벽을 보호할 수 있는 금속 보호막을 형성하고 후속 식각 공정을 진행하여 컨택홀 형성 시 발생하는 보잉 현상을 개선할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 블록도이다.
도 2 내지 도 3은 본 발명의 기술적 사상의 일 실시예의 비교 실험예에 따른 반도체 소자 제조 방법을 설명하기 위한 개략도이다.
도 4 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 카드를 보여주는 개략도이다.
도 11은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 전자 시스템을 보여주는 개략도이다.
도 12는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
첨부된 도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석돼서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 반대로 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
여기서 사용하는 용어인 "고종횡비"는 약 10:1 이상의 깊이 대 폭(또는 직경)의 비율을 지칭하고, "고선택비"는 식각 선택비가 약 5:1 이상인 것을 지칭한다. 반대로, "저종횡비"는 약 10:1 미만의 깊이 대 폭(또는 직경)의 비율을 지칭하고, "저선택비"는 식각 선택비가 약 5:1 미만인 것을 지칭한다.
이하, 첨부된 도 1 내지 도 12를 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 나타낸 블록도이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 절연층이 형성된 기판을 준비하고(S10), 상기 절연층 상에 금속성 하드마스크를 형성하고(S20), 상기 절연층을 일부 식각하여 리세스를 형성하고(S30), 상기 리세스의 내측벽에 금속성 보호막을 형성하고(S40), 상기 금속성 보호막을 이용하여 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하고(S50), 상기 금속성 하드마스크 및 상기 금속성 보호막을 제거하는(S60) 것을 포함한다.
절연층에 고종횡비 컨택홀을 형성하는 제조 순서를 구체적으로 살펴보면 다음과 같다.
먼저, 절연층이 형성된 기판을 준비한다(S10). 상기 기판은 반도체 소자 제조에 일반적으로 사용되는 기판이고, 상기 기판에는 반도체 집적 회로가 포함될 수 있다. 상기 반도체 집적 회로는 트랜지스터(transistor), 다이오드(diode), 캐패시터(capacitor) 또는 저항체 중에서 적어도 하나를 포함할 수 있다. 상기 절연층 상에 고선택비를 갖는 금속성 하드마스크를 형성하고 노광 공정을 통하여 원하는 크기의 직경을 갖는 개구부가 형성되도록 상기 하드마스크를 패터닝한다(S20).
절연층을 일부 식각하여 상기 절연층에 리세스를 형성하고(S30), 후속 홀 형성을 위한 절연층 식각 시 발생하는 보잉 현상을 방지하기 위해 리세스의 측벽에 금속성 보호막을 형성하는 공정을 진행한다(S40). 상기 금속성 보호막으로는 상기 절연층과 식각 선택비가 높은 텅스텐 또는 텅스텐 계열의 금속성 물질을 적용하며, 형성 방식은 텅스텐 플로라이드(WxFy, 예를 들어, WF6) 계열의 가스를 이용한 원자층 증착(Atomic Layer Deposition, ALD) 방식, 화학 기상 증착(Chemical Vapor Depostion, CVD) 방식, 물리 기상 증착(Physical Vapor Deposition, PVD) 방식 중 어느 하나를 이용할 수 있다.
텅스텐 플로라이드 계열의 가스를 이용한 금속성 보호막의 형성 방식은, 절연층의 식각 공정을 진행한 제1 챔버에서 식각 공정을 멈추고 상기 제1 챔버를 이용하여 금속성 보호막을 형성하는 인-시츄(in-situ) 방식을 이용할 수 있다.
다른 예로서, 절연층의 식각 공정을 진행하는 식각 챔버를 포함하는 제1 반도체 제조 설비와는 별도의 금속성 보호막의 형성 챔버를 포함하는 제2 반도체 제조 설비를 이용하여 상기 금속성 보호막을 형성하는 엑스-시츄(ex-situ) 방식을 이용할 수 있다.
상기 금속성 보호막의 두께는 후속 식각 공정을 진행하는 동안 홀의 측벽을 보호할 수 있으며 후속 식각 속도에 영향을 주지 않는 수준인 10nm 이하로 형성할 수 있다.
다음으로, 후속 절연층 식각을 진행하기 전에 금속성 보호막의 바닥면을 식각하는 공정을 진행하게 되며 상기 금속성 보호막의 바닥면을 제거하기 위하여 높은 바이어스 전압(high bias power)을 적용하고 클로린(Cl2) 계열의 가스를 이용하여 식각을 진행한다.
이어서, 후속 식각 공정을 통하여 목표하는 깊이까지 절연층 식각을 진행하여 상기 절연층을 관통하는 홀을 형성하게 되며 이때 일반적으로 보잉 현상이 발생하는 홀의 측면 부분이 상기 금속성 보호막으로 보호되기 때문에 절연층 식각을 진행 시 수직 모양이 그대로 유지될 수 있다(S50).
마지막으로, 고종횡비 컨택홀 형성을 위하여 절연층 식각을 완료한 후 남아있는 금속성 하드마스크 및 금속성 보호막을 제거하게 되면 보잉 현상이 방지된 컨택홀을 완성하게 된다(S60). 상기 S30 내지 S50 과정은 식각 시간 및 형성하고자 하는 컨택홀의 깊이에 따라 적어도 2회 이상 반복적으로 진행할 수 있다.
본 발명의 다른 실시예의 경우, 상기 금속성 보호막을 형성 시 리세스의 바닥면에는 금속성 보호막이 형성되지 않도록 공정을 진행한다. 상기 리세스의 바닥면에 상기 금속성 보호막이 형성되지 않는 경우 리세스의 바닥면에 형성된 금속성 보호막을 식각하는 공정 없이 후속 절연층 식각 공정을 바로 진행할 수 있다.
도 2 내지 도 3은 본 발명의 기술적 사상의 일 실시예의 비교 실험예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
고종횡비 컨택홀을 형성하기 위해 절연층을 식각하는 동안 폭이 좁고 깊은 홀의 측벽을 따라 전하의 축적이 이루어지며 식각 과정에서 발생하는 고분자 보호막에 의하여 홀의 내부로 들어오는 이온의 직진성을 편향시켜 이온의 스캐터링(ion scatering)을 초래할 수 있다. 이러한 이온 스캐터링으로 인하여 홀의 측벽에 원치 않는 식각이 진행되어 홀을 완벽하게 수직으로 형성하지 못하고 굽음 또는 비틀림과 같은 형상을 초래하고 이로 인해 다른 컨택 구조물과 단락(short)이 발생할 수 있다. 이러한 현상을 보잉 현상이라고 한다. 도면에서 이온 스캐터링은 점선을 갖는 화살표로 도시하였다.
도 2를 참조하면, 저선택비 하드마스크(30)를 이용하여 고종횡비 컨택홀 식각을 진행하는 경우에 대한 제1 비교 실험예를 나타낸다.
도 2의 (a)를 참조하면, 절연층(20) 식각이 진행되는 초기부터 중기까지의 모습을 나타낸다. 저선택비 하드마스크(30)를 이용하여 절연층(20) 식각을 진행하는 경우, 절연층(20)과의 관계에서 낮은 식각 선택비로 인하여 상대적으로 두꺼운 두께(HL1)의 저선택비 하드마스크(30)를 적용하므로 식각 초기부터 중기까지에는 이온 스캐터링이 주로 발생하는 곳이 절연층(20)에 형성된 홀(20H)의 측벽(20A)이 아닌 저선택비 하드마스크(30)의 측벽에 위치하게 된다.
도 2의 (b)를 참조하면, 절연층(22) 식각이 진행되는 중기부터 후기까지의 모습을 나타낸다. 이 과정에서는 저선택비 하드마스크(32) 역시 식각되어 두께(HL2)가 작아지므로, 이온 스캐터링은 중기 이후부터 절연층(22)에 형성된 홀(22H)의 측벽(22A)에 발생하게 된다. 따라서, 홀(22H)의 측벽(22A)에 일정 깊이의 식각이 진행되어 라운드 형상(22B)의 보잉 현상이 발생할 수 있으나, 컨택홀을 형성하기 위한 식각 공정 전체를 통해 절연층(22)에 형성된 홀(22H)의 측벽(22A)에 이온 스캐터링이 발생하지 않으므로, 보잉 현상으로 인해 다른 컨택 구조물과 단락이 발생하지 않을 수 있다.
도 3을 참조하면, 금속성 보호막을 적용하지 않고 고선택비 하드마스크(35)를 이용하여 고종횡비 컨택홀 식각을 진행하는 경우에 대한 제2 비교 실험예를 나타낸다.
도 3의 (a)를 참조하면, 절연층(25) 식각이 진행되는 초기부터 중기까지의 모습을 나타낸다. 절연층(25)의 식각 초기부터 중기까지에도 앞서 살핀 제1 비교 실험예와는 달리 절연층(25)에 형성된 홀(25H)의 측벽(25A)에 이온 스캐터링이 발생할 수 있다. 즉, 고선택비 하드마스크(35)의 경우 저선택비 하드마스크(도 2의 30)에 비해 절연층(25) 식각을 진행하는 동안 고선택비 하드마스크(35) 자체의 두께 감소가 상대적으로 적게 발생하므로 고선택비 하드마스크(35)의 두께(HH1)를 적게 형성하게 되고, 이로 인하여 이온 스캐터링은 식각 초기부터 절연층(25)에 형성된 홀(25H)의 측벽(25A)에 발생하게 된다.
도 3의 (b)를 참조하면, 절연층(27) 식각이 진행되는 중기부터 후기까지의 모습을 나타낸다. 절연층(27) 식각이 진행되는 중기부터 후기까지에도 고선택비 하드마스크(37)의 두께(HH2)는 저선택비 하드마스크(도 2의 32)에 비해 변동폭이 작으므로, 이온 스캐터링이 주로 발생하는 곳이 절연층(27)에 형성된 홀(27H)의 측벽(27A)에 여전히 존재하게 된다. 따라서, 홀(27H)의 측벽(27A)에 일정 깊이의 식각이 진행되어 라운드 형상(27B)의 보잉 현상이 발생될 수 있고 식각 공정 전체를 통해 이온 스캐터링이 절연층(27)에 형성된 홀(27H)의 측벽(27A)에 주로 발생하므로, 보잉 현상으로 인해 다른 컨택 구조물과 단락이 발생할 수 있다.
다만, 저선택비 하드마스크(도 2의 30)를 사용하여 고종횡비 컨택홀을 식각하는 경우 저선택비 하드마스크(도 2의 30) 자체를 패터닝하는 것이 기술적으로 어렵고, 패턴 모양이 식각하고자 하는 절연층에 정확히 전사되기 어려울 수 있다. 따라서, 이러한 문제를 해결하기 위하여 고종횡비 컨택홀 식각 시 절연층과의 고선택비를 갖는 하드마스크(35)를 사용할 수 있다. 고선택비 하드마스크(35)의 경우 저선택비 하드마스크(도 2의 30)에 비하여 노광 공정을 통하여 패터닝하는 것이 용이할 수 있다. 다만, 고선택비 하드마스크(35)를 사용하는 경우 보잉 현상과 같은 문제점이 발생하는바, 본 발명에서는 이를 해결하기 위한 반도체 소자 제조 방법을 제안한다.
본 발명에서는 고선택비 하드마스크(35)를 이용한 고종횡비 컨택홀 식각을 진행하는 과정의 중간에 홀(25H)의 측벽(25A)을 보호할 수 있는 금속성 보호층을 형성하고 이어서 후속 식각 공정을 진행하여 보잉 현상의 발생을 개선하는 방법을 제안한다.
도 4 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
도 4를 참조하면, 기판(110) 상에 절연층(210)이 형성되고, 상기 절연층(210) 상에 금속성 하드마스크(310)가 형성된 모습(100)을 나타낸다.
상기 기판(110)은 벌크(bulk) 실리콘(Si) 기판이거나 SOI(Silicon on Insulator) 기판일 수 있다. 상기 기판(110)은 실리콘, 예컨대 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 일부 실시예에서, 기판(110)은 저머늄(Ge), 또는 실리콘저머늄(SiGe), 실리콘카바이드(SiC) 같은 화합물 반도체를 포함할 수 있다. 상기 기판(110)에는 반도체 집적 회로가 포함될 수 있다. 상기 반도체 집적 회로는 트랜지스터, 다이오드, 캐패시터 또는 저항체 중에서 적어도 하나를 포함할 수 있다.
도면에서와 같이 절연층(210) 상에 금속성 하드마스크(310)를 형성한다. 상기 금속성 하드마스크(310)는 하부 절연층(210)을 식각하기 위한 개구부(310H)를 가질 수 있다. 상기 절연층(210)은 실리콘산화막(SixOy) 또는 실리콘질화막(SixNy)이 단독으로 형성된 것일 수 있고, 또는 실리콘산화막(SixOy) 및 실리콘질화막(SixNy)이 교번적으로 적층되어 형성된 것일 수 있다. 상기 절연층(210)은 형성되는 방법과 사용되는 용도에 따라 층간 절연막(Inter layer Dielectric, ILD), 금속간 층간 절연막(Inter Metal Dielectric, IMD), 3차원 메모리 반도체 소자의 소자 분리막 등일 수 있다.
상기 금속성 하드마스크(310)는 상기 절연층(210)과의 관계에서 식각 선택비가 높은, 즉 고선택비를 갖는 물질 중에서 선택될 수 있다. 일반적으로 여러 가지 금속 및/또는 금속성 물질이 사용될 수 있으며, 본 발명에서는 상기 금속성 하드마스크(310)는 텅스텐(W)을 포함하는 것을 예로 들어 설명한다.
도 5를 참조하면, 금속성 하드마스크(320)를 이용하여 절연층(220)의 일부를 식각하여 리세스(220H)를 형성한 모습을 나타낸다.
상기 절연층(220)의 일부를 식각하여 리세스(220H)를 형성하는 동안에도 보잉 현상은 발생할 수 있다. 다만, 초기 식각 단계에서는 보잉 현상이 상기 리세스(220H)의 측벽(220A)에 미치는 영향이 미미할 수 있다. 그러나 식각되는 리세스(220H)의 깊이가 깊어지고, 식각 시간이 길어짐에 따라 보잉 현상이 문제될 수 있으므로, 상기 절연층(220)의 일부를 식각하여 형성되는 리세스(220H)의 깊이가 식각하고자 하는 전체 절연층(220) 두께의 절반 이하가 되도록 식각 공정을 진행할 수 있다.
상기 식각 공정은 제1 챔버에서 진행될 수 있다. 상기 제1 챔버는 절연층(220)의 식각 공정뿐만 아니라, 금속성 보호막(도 6의 410)의 형성 공정이 가능할 수 있다.
도 6을 참조하면, 절연층(220)의 일부가 식각된 리세스(220H)에 금속성 보호막(410)을 콘포말(conformal)하게 형성한 모습을 나타낸다.
고종횡비 컨택홀 식각 시 발생하는 보잉 현상을 방지하기 위해 리세스(220H)의 내부에 금속성 보호막(410)을 콘포말하게 형성하는 공정을 진행한다. 물론, 상기 금속성 보호막(410)은 금속성 하드마스크(320) 상에도 콘포말하게 형성될 수 있다. 상기 금속성 보호막(410)으로는 절연층(220)과 높은 식각 선택비를 갖는 텅스텐을 포함하는 물질을 적용할 수 있고, 형성 방식은 텅스텐 플로라이드(WxFy, 예를 들어, WF6) 계열의 가스를 이용한 원자층 증착(ALD) 방식 또는 화학 기상 증착(CVD) 방식을 적용할 수 있다.
또는 스텝 커버리지(step coverage) 차이를 이용하여 리세스(220H)의 바닥면(220B)에는 상기 금속성 보호막(410)의 증착을 방지하기 위하여 물리 기상 증착(PVD) 방식을 적용할 수 있다.
상기 금속성 보호막(410)을 형성함에 있어 각 형성 방식의 스텝 커버리지 차이를 이용하여 상기 컨택홀 바닥면(220B)에는 상기 금속성 보호막(410)이 형성되지 않도록 공정을 진행할 수 있다. 이 경우 후속 공정으로 리세스(220H)의 바닥면(220B)에 형성된 상기 금속성 보호막(410)을 추가적으로 식각하는 공정을 생략할 수 있다.
상기 금속성 보호막(410)의 형성은 상기 리세스(220H) 형성을 위한 절연층(220)의 식각 공정을 진행한 제1 챔버에서 식각 공정을 멈추고 상기 제1 챔버를 이용하여 금속성 보호막(410)을 형성하는 인-시츄 방식을 이용할 수 있다.
다른 실시예로서, 상기 리세스(220H) 형성을 위한 절연층(220)의 식각 공정을 진행하는 식각 챔버를 포함하는 제1 반도체 제조 설비와는 별도의 금속성 보호막(410)의 형성 챔버를 포함하는 제2 반도체 제조 설비를 이용하여 상기 금속성 보호막(410)을 형성하는 엑스-시츄 방식을 이용할 수 있다.
인-시츄 방식을 이용하는 경우, 기판(110)의 챔버 이동이 없이 하나의 챔버 내에서 식각 및 박막 형성 공정을 수행함으로써 대기 중에 노출되는 오염으로부터 자유로울 수 있다.
다른 예로서, 엑스-시츄 방식을 이용하는 경우, 식각 공정 및 박막 형성 공정이 서로 다른 반도체 제조 설비에서 진행되므로 선 공정과 후 공정이 완전히 분리되어 서로 간에 미치는 영향을 최소화할 수 있다.
상기 금속성 보호막(410)의 두께는 후속 식각 공정을 진행하는 동안 리세스(220H)의 측벽(220A)을 보호할 수 있으며 후속 식각 속도에 영향을 주지 않는 수준인 10nm 이하로 형성할 수 있다.
최근의 고도로 축소된 반도체 소자의 제조에 있어서, 컨택홀의 직경은 일반적으로 50nm 이하로 형성될 수 있다. 이러한 경우, 상기 리세스(220H)의 측벽(220A)에 과도하게 두꺼운 금속성 보호막(410)을 형성하게 되면 식각을 진행하기가 어려울 수 있다. 따라서, 컨택홀의 직경이 작아지는 추세에 따라 금속성 보호막(410)의 두께도 작아질 수 있다. 그러나 금속성 보호막(410)의 두께를 너무 얇게 형성하는 경우 금속성 보호막(410)의 형성 목적인 리세스(220H)의 측벽(220A) 보호가 어려울 수 있으므로, 형성하고자 하는 컨택홀의 직경에 따라 금속성 보호막(410)의 두께를 결정할 수 있다.
도 7을 참조하면, 리세스(220H)의 측벽(220A)에 형성된 금속성 보호막(420)을 나타낸다.
도 6을 같이 참조하면, 금속성 보호막(410)을 형성한 후, 후속하여 절연층(220) 식각을 진행하기 위하여 상기 리세스(220H)의 바닥면(220B)에 형성된 금속성 보호막(410)을 제거하는 공정을 진행할 수 있고, 상기 리세스(220H)의 바닥면(220B)에 형성된 금속성 보호막(410)을 제거하기 위하여 높은 바이어스 전압(high bias power)을 적용하고 클로린(Cl2) 계열의 가스를 이용하여 금속성 보호막(410)의 식각 공정을 진행한다. 리세스(220H)의 측벽(220A)에 형성된 금속성 보호막(420)을 유지하며 리세스(220H)의 바닥면(220B)에 형성된 금속성 보호막(410)을 제거하기 위하여 식각 이온들이 높은 직진성을 가지고 식각을 할 수 있도록 바이어스 전압을 높게 인가할 수 있다. 기판(110) 상에 형성된 다른 반도체 층에는 영향을 미치지 않고 리세스(220H)의 바닥면(220B)에 형성된 금속성 보호막(410)을 제거하기 위하여 텅스텐 계열의 물질을 제거하기 위한 클로린(Cl2) 계열의 가스를 이용할 수 있다.
이 과정에서, 금속성 하드마스크(320)의 상면에 형성된 금속성 보호막(410)이 제거될 수 있다. 도면에는 금속성 하드마스크(320)의 상면에 형성된 금속성 보호막(410)이 모두 제거된 모습을 도시하였지만, 본 공정은 리세스(220H)의 바닥면(220B)에 형성된 금속성 보호막(410)을 제거하기 위한 것인 바, 금속성 하드마스크(320)의 상면에 금속성 보호막(410)이 남아 있을 수 있다.
또한, 앞서 살펴본 바와 같이 상기 금속성 보호막(420)을 형성하는 단계에서부터 리세스(220H)의 측벽(220A)에만 금속성 보호막(420)이 형성되도록 스텝 커버리지 차이를 이용하여 공정을 진행하는 것도 다른 실시예가 될 수 있다. 이 경우 리세스(220H)의 바닥면(220B)에 형성된 금속성 보호막(410)을 제거하기 위한 공정은 생략할 수 있다.
도 8을 참조하면, 절연층(230)을 관통하도록 홀(230H)을 형성하여 기판(110)의 상면(110A) 일부가 드러나는 모습을 나타낸다.
홀(230H)의 측벽(230A)의 일부에 금속성 보호막(430)이 형성된 상태에서 추가적인 식각 공정을 진행할 수 있다. 상기 금속성 보호막(430)은 이온 스캐터링에 의한 식각으로 일부가 라운드 형상으로 변형될 수 있다. 즉, 상기 금속성 보호막(430)이 이온 스캐터링에 의한 홀(230H)의 측벽(230A)의 보잉 현상을 방지할 수 있다. 앞서 살핀 바와 같이, 컨택홀의 직경에 따른 금속성 보호막(430)의 두께를 고려하고, 금속성 보호막(430)과 절연층(230)과의 식각 선택비로 인하여 비록 금속성 보호막(430)은 일정 부분 식각되더라도 홀(230H)의 측벽(230A)은 식각되지 않도록 금속성 보호막(430)의 두께를 조절할 수 있다.
또한, 절연층(230) 식각 시 고분자 계열의 부산물이 발생할 수 있고, 상기 부산물은 상기 홀(230H)의 측벽(230A)에 고분자 보호막(510)으로 형성되도록 공정을 진행함으로써, 홀(230H)의 내부 또는 금속성 보호막(430)의 일면에 고분자 보호막(510)이 형성될 수 있다. 일반적으로 고분자 보호막(510)은 금속성 보호막(430)과 비교하여 절연층(230)과의 식각 선택비가 좋지 않으므로, 즉 저선택비를 갖는 물질이므로, 본 발명에서와 같이 고종횡비 컨택홀을 식각하는 경우 고분자 보호막(510)만으로는 홀(230H)의 측벽(230A) 보호가 미흡할 수 있다. 그러나 본 발명은 홀(230H)의 측벽(230A)에 1차적으로 금속성 보호막(430)이 형성되고, 상기 금속성 보호막(430) 상에 2차적으로 고분자 보호막(510)이 형성되는 구조를 가지므로, 고분자 보호막(510) 및 금속성 보호막(430)의 이중 보호막을 형성하여 홀(230H)의 측벽(230A)에 발생할 수 있는 보잉 현상을 더욱 감소시킬 수 있다.
도 9를 참조하면, 절연층(230)의 상면에 형성된 금속성 하드마스크(도 8의 330) 및 관통된 홀(230H) 측벽(230A)에 형성된 금속성 보호막(430)을 모두 제거한 모습을 나타낸다.
절연층(230)의 하부까지 모두 식각되어 상기 절연층(230)을 관통하는 홀(230H)이 형성되면, 금속성 하드마스크(도 8의 330) 및 금속성 보호막(도 8의 430)을 제거하는 공정을 수행하여 고종횡비 컨택홀을 완성한다.
앞서 살펴본 식각 공정 및 박막 형성 공정은 식각 시간 및 컨택홀의 깊이에 따라 적어도 2회 이상 반복적으로 진행할 수 있다. 즉, 종횡비가 매우 큰 컨택홀의 경우 1회의 금속성 보호막의 형성만으로는 보잉 현상을 충분히 방지하기 어려울 수 있으므로, 경우에 따라 수 회에 걸쳐 금속성 보호막을 형성할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 제조 방법은 고선택비 하드마스크를 이용하여 고종횡비 컨택홀을 형성 시 발생할 수 있는 보잉 현상을 방지하여 이로 인해 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 10은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 카드(800)를 보여주는 개략도이다.
구체적으로, 카드(800)는 컨트롤러(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(810)에서 명령을 내리면, 메모리(820)는 데이터를 전송할 수 있다. 메모리(820) 또는 컨트롤러(810)에는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 이러한 카드(800)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다.
도 11은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 전자 시스템(1000)을 보여주는 개략도이다.
구체적으로, 전자 시스템(1000)은 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)를 포함할 수 있다. 전자 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1010)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1010)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 컨트롤러(1010)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1020)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1030)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1030)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 인터페이스(1040)는 전자 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)는 버스(1050)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 12는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
구체적으로, 도 12의 전자 시스템(1000)이 모바일 폰(1300)에 적용되는 구체적인 예를 보여주고 있다. 모바일 폰(1300)은 시스템 온 칩(1310)을 포함할 수 있다. 시스템 온 칩(1310)은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 폰(1300)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1310)이 포함될 수 있는바, 상대적으로 고성능을 가질 수 있다.
또한, 시스템 온 칩(1310)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1300)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에서, 3차원 메모리 반도체 소자가 제공된다. 상기 3차원 메모리 반도체 소자는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 “모놀리식”은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3차원 메모리 반도체 소자는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 버티칼 NAND 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 기판
210: 절연층
310: 금속성 하드마스크
410: 금속성 보호막
510: 고분자 보호막

Claims (10)

  1. 절연층이 형성된 기판을 준비하고,
    상기 절연층 상에 금속성 하드마스크를 형성하고,
    상기 절연층을 일부 식각하여 리세스를 형성하고,
    상기 리세스의 내측벽에 금속성 보호막을 형성하고,
    상기 금속성 보호막을 이용하여 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하고,
    상기 금속성 하드마스크 및 상기 금속성 보호막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 절연층과 상기 금속성 하드마스크의 식각 선택비는 적어도 5:1인 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 금속성 하드마스크는 텅스텐을 포함하여 형성하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 금속성 보호막은 텅스텐을 포함하여 형성하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 절연층을 식각하고 상기 금속성 보호막을 형성하는 것은 반도체 제조 설비의 동일한 챔버에서 수행되는 것을 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 절연층을 식각하고 상기 금속성 보호막을 형성하는 것은 서로 다른 반도체 제조 설비에서 수행되는 것을 포함하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 리세스의 내측벽에 금속성 보호막을 형성하는 것은
    상기 리세스의 내측벽 및 바닥면을 따라 상기 금속성 보호막을 콘포말하게 형성하고,
    상기 리세스의 바닥면에 형성된 상기 금속성 보호막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 절연층은 3차원 메모리 반도체 소자의 일부를 구성하는 것을 포함하는 반도체 소자 제조 방법.
  9. 절연층 상에 금속성 하드마스크가 형성된 기판을 제1 챔버에 배치하고,
    상기 제1 챔버에서 상기 절연층의 일부분을 식각하여 리세스를 형성하고,
    상기 제1 챔버에서 상기 리세스의 내측벽에 금속성 보호막을 형성하고,
    상기 제1 챔버에서 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  10. 절연층 상에 금속성 하드마스크가 형성된 기판을 제1 설비에 배치하고, 상기 제1 설비에서 상기 절연층의 일부분을 식각하여 리세스를 형성하는 제1 단계;
    상기 리세스가 형성된 기판을 제2 설비에 배치하고, 상기 제2 설비에서 상기 리세스의 내측벽에 금속성 보호막을 형성하는 제2 단계; 및
    상기 금속성 보호막이 형성된 기판을 상기 제1 설비에 배치하고, 상기 제1 설비에서 상기 절연층을 식각하여 상기 절연층을 관통하는 홀을 형성하는 제3 단계를 포함하는 반도체 소자 제조 방법.
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