KR20140141347A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 기술은 패싱게이트와 인접한 셀 간의 오버랩 영역을 감소시킬 수 있고, 로우 해머링 및 GIDL을 개선할 수 있는 반도체 장치 및 그의 제조방법을 제공하며, 본 실시예는 소자분리영역이 형성된 기판; 상기 소자분리영역에 형성된 트렌치; 상기 트렌치에 매립된 게이트전극; 및 상기 게이트전극을 사이에 두고 인접하는 복수의 활성영역을 포함하고, 상기 활성영역 사이의 게이트전극 아래에 형성된 핀을 포함하는 반도체 장치를 포함하여, 매립게이트 형성을 위한 트렌치를 핀을 갖는 트렌치로 형성하여 인접 셀과의 오버랩을 감소시키는 효과, 패싱게이트의 로우 해머링 개선 및 GIDL 개선의 효과가 있다.

Description

반도체 장치 및 그의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH SIDE CONTACT}
본 실시예는 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 매립게이트 전극을 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
통상의 게이트 구조에서는 기판 상에 게이트가 형성되고, 게이트 사이에 랜딩 플러그 콘택(Landing plug contact)이 형성되어 소스/드레인에 연결되며, 랜딩 플러그 콘택 상에 스토리지 노드 콘택(storage node contact)이 형성되어 캐패시터와 기판을 연결하는 구조를 갖는다.
최근 반도체 장치의 축소화에 따라 기판 상에 게이트를 형성하지 않고, 기판을 식각하여 트렌치를 형성한 후 게이트를 매립하는 매립 게이트(buried gate) 구조가 제안되었다.
본 실시예는 패싱게이트와 인접한 셀 간의 오버랩 영역을 감소시킬 수 있는 반도체 장치 및 그의 제조방법을 제공한다.
또한, 본 실시예는 로우 해머링 및 GIDL을 개선할 수 있는 반도체 장치 및 그의 제조방법을 제공한다.
본 실시예에 따른 반도체 장치는 소자분리영역이 형성된 기판; 상기 소자분리영역에 형성된 트렌치; 상기 트렌치에 매립된 게이트전극; 및 상기 게이트전극을 사이에 두고 인접하는 복수의 활성영역을 포함하고, 상기 활성영역 사이의 게이트전극 아래에 형성된 핀을 포함할 수 있다.
특히, 상기 핀은 상기 트렌치의 저면보다 높고, 상기 핀은 절연물질을 포함할 수 있다.
본 실시예에 따른 반도체 장치는 소자분리영역이 형성된 기판; 상기 소자분리영역에 형성된 트렌치; 상기 트렌치에 매립된 게이트전극; 및 상기 게이트전극을 사이에 두고 인접하는 복수의 활성영역을 포함하고, 상기 소자분리영역은 상기 활성영역 사이의 게이트전극 아래에 형성되며 상기 트렌치 저면 위로 돌출된 핀을 포함할 수 있다.
특히, 상기 게이트전극은 제1두께를 갖는 제1영역과 상기 제1두께보다 두꺼운 제2두께를 갖는 제2영역을 포함하고, 상기 제1영역은 상기 핀 상에 형성된 영역을 포함할 수 있다.
또한, 상기 게이트전극은 금속을 포함할 수 있다.
또한, 상기 활성영역은 장축과 단축을 갖는 바형태이며, 상기 복수의 활성영역은 상기 장축의 끝단이 인접할 수 있다.
본 실시예에 따른 반도체 장치는 소자분리영역에 의해 활성영역이 정의된 기판; 상기 소자분리영역 및 활성영역에 형성된 트렌치; 상기 트렌치에 매립된 게이트전극을 포함하고, 상기 트렌치는 상기 소자분리영역 및 활성영역에서 동일한 저면을 갖는 것을 특징으로 한다.
본 실시예에 따른 반도체 장치는 소자분리영역이 형성된 기판; 상기 소자분리영역에 형성된 제1트렌치; 상기 제1트렌치에 매립된 제1게이트전극; 상기 제1게이트전극을 사이에 두고 인접하는 복수의 활성영역; 상기 활성영역에 형성되며 상기 제1트렌치와 평행한 제2트렌치; 및 상기 제1트렌치에 매립된 제2게이트전극을 포함하고, 상기 소자분리영역은 상기 활성영역 사이의 제1게이트전극 아래에 형성되며 상기 제1트렌치 저면 위로 돌출된 핀을 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판에 소자분리영역을 형성하는 단계; 상기 소자분리영역을 식각하여 핀을 갖는 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 게이트전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판에 복수의 활성영역을 정의하는 소자분리영역을 형성하는 단계; 상기 소자분리영역을 식각하여 핀을 갖는 제1트렌치를 형성하는 단계; 상기 활성영역을 식각하여 평탄한 표면을 갖는 제2트렌치를 형성하는 단계; 및 상기 제1 및 제2트렌치를 각각 매립하는 제1 및 제2게이트전극을 형성하는 단계를 포함할 수 있다.
특히, 상기 제1트렌치와 제2트렌치를 형성하는 단계는, 하나의 제2마스크패턴을 식각마스크로 이용하여 동시에 형성할 수 있고, 상기 제2마스크패턴은 라인타입으로 형성될 수 있다.
본 기술은 매립게이트 형성을 위한 트렌치를 핀을 갖는 트렌치로 형성하여 인접 셀과의 오버랩을 감소시키는 효과가 있다.
이에 따라, 패싱게이트의 로우 해머링 개선 및 GIDL 개선의 효과가 있다.
도 1은 본 실시예에 따른 반도체 장치의 일 예를 나타내는 단면도이다.
도 2a 내지 도 2f는 본 실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 나타내는 평면도이다.
도 3a 내지 도 3f는 도 2a 내지 도 2f를 A-A' 방향에서 바라본 반도체 장치를 형성하는 방법의 일 예를 나타내는 공정 단면도이다.
도 4a 내지 도 4f는 도 2a 내지 도 2f를 B-B' 방향에서 바라본 반도체 장치를 형성하는 방법의 일 예를 나타내는 공정 단면도이다.
도 5는 메모리 카드를 보여주는 개략도이다.
도 6은 전자 시스템을 보여주는 블록도이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
통상 매립 게이트는 활성영역의 단축방향으로 연장된 라인 타입으로 형성되며, 이에 따라 매립 게이트 영역의 소자분리막도 라인 타입의 마스크에 의해 트렌치가 형성된다. 이때, 활성영역의 단축방향보다 상대적으로 식각선폭이 넓은 소자분리막의 경우 로딩 이펙트(Loading effect)에 의해 활성영역보다 더 깊은 트렌치가 형성될 수 있다.
매립 게이트를 형성하는 공정에서 소자분리막에 형성된 트렌치 역시 도전물질이 매립되는데, 활성영역이 아닌 소자분리막에 형성된 매립 게이트를 패싱게이트(Passing gate)라고 한다. 이때, 패싱게이트의 저면은 매립 게이트의 저면보다 더 낮게 위치할 수 있다.
패싱게이트와 인접한 셀(Cell) 간의 영향은 소자 성능에 영향을 미치는데 특히, 디자인 룰의 변화로 패싱게이트와 인접 셀 간의 거리가 가까워지고, 패싱게이트의 저면이 매립 게이트의 저면보다 더 낮게 위치함에 따라 패싱게이트와 인접한 셀 간의 오버랩 영역(Overlap Area)이 증가하면서 셀 데이터(Cell Date)와 패싱게이트(Passing Gate) 간의 전위차에 의한 GIDL(Gate Induced Drain Leakage)이 심화되는 문제점 및 로우 해머링(Row hammering(WL Dist)) 이슈가 발생하는 바, 본 발명의 실시예는 패싱게이트영역의 트렌치를 핀 형태로 형성하여 패싱게이트와 인접한 셀 간의 간섭을 최소화시키는 반도체 장치 및 그의 제조방법을 제공한다.
도 1은 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도 1은 활성영역의 단축방향으로 연장된 라인타입의 매립 게이트 영역을 나타내는 단면도일 수 있다.
도 1에 도시된 바와 같이, 기판(101)에 소자분리영역(102)이 형성된다. 이에 따라, 복수의 활성영역(103)이 정의된다. 소자분리영역(102)에 핀(F)을 갖는 트렌치(104)가 형성된다. 핀(F)은 트렌치(104)의 저면보다 높게 형성되며, 소자분리영역(102)은 절연물질을 포함할 수 있다.
그리고, 트렌치(104)에 매립된 매립게이트전극(105)이 형성된다. 매립게이트전극(105)은 핀(F)을 갖는 트렌치(104)를 모두 매립하는 두께로 잔류하도록 식각두께를 조절할 수 있다. 또한, 매립게이트전극(105)은 기판(101) 상부를 모두 매립하는 형태로 도시되어 있으나, 매립게이트 영역 외의 기판(101) 표면보다 낮게 형성될 수 있다.
매립게이트전극(105)은 활성영역(103)과 핀(F)에 의해 제1두께(d1)를 갖는 제1영역과 제1두께(d1)보다 두꺼운 제2두께(d2)를 갖는 제2영역을 포함하는 요철형태의 저면을 갖고 형성될 수 있다. 즉, 트렌치(104)의 저면보다 높게 돌출된 핀(F)영역에서는 매립게이트전극(105)의 매립 두께가 다른 지역보다 작게 형성될 수 있다.
결국, 매립게이트전극(105)의 매립 두께가 작아진 만큼 후속 공정에서 인접 셀(Cell) 과의 오버랩을 감소시킬 수 있으므로, 로우 해머링(Row hammering(WL Dist)) 개선과 GIDL(Gate Induced Drain Leakage) 개선에 장점이 있다.
도 2a 내지 도 2f는 본 실시예에 따른 반도체 장치를 형성하는 방법의 일 예를 나타내는 평면도이다. 도 3a 내지 도 3f는 도 2a 내지 도 2f를 A-A' 방향에서 바라본 반도체 장치를 형성하는 방법의 일 예를 나타내는 공정 단면도이다. 도 3a 내지 도 3f는 도 2a 내지 도 2f를 B-B' 방향에서 바라본 반도체 장치를 형성하는 방법의 일 예를 나타내는 공정 단면도이다. 각 도면은 a 내지 f에 따른 공정순서로 진행될 수 있으며, 각 도면은 동일한 공정순서의 다른 단면을 나타낸다. 각 도면에서 동일한 도면부호는 동일 영역을 가리키며, 이해를 돕기위해 도 2a 내지 도 2f, 도 3a 내지 도 3f 및 도 4a 내지 도 4f를 공정순서에 따라 함께 설명하기로 한다.
도 2a, 도 3a 및 도 4a에 도시된 바와 같이, 기판(11)에 소자분리영역(12)을 형성한다. 이에 따라, 복수의 활성영역(13)이 정의된다. 기판(11)은 반도체 기판을 포함할 수 있다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다.
소자분리영역(12)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(12)은 측벽산화물(Wall Oxide), 라이너(Liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
소자분리영역(12)에 의해 정의된 활성영역(13)은 장축과 단축을 갖는 바(bar) 형태를 가질 수 있다. 도 3a 내지 도 3f는 본 실시예에 따른 평면도를 활성영역(13)의 장축방향에서 바라본 공정도이고, 도 4a 내지 도 4f는 본 실시예에 따른 평면도를 활성영역(14)의 단축방향에서 바라본 공정도이다. 활성영역(13)의 장축방향은 인접하는 활성영역 간의 간격이 일정할 수 있고, 이에 따라 활성영역(13) 사이의 소자분리영역(12) 역시 일정한 간격으로 형성될 수 있다. 활성영역(13)의 단축방향 역시 일정한 간격으로 형성되나 활성영역(13)의 배치에 따라 도 4a와 같이, 소자분리영역(12)은 선폭이 좁은 부분과 넓은 부분으로 구분될 수 있다. 소자분리영역(12) 형성시 선폭 차이에 따른 로딩 효과(Loading effect)로 인해 소자분리영역(12)의 선폭이 넓은 부분이 소자분리영역(12)의 선폭이 좁은 부분보다 더 깊게 형성될 수 있다. 즉, 소자분리영역(12)의 선폭이 넓은 부분이 선폭이 좁은 부분보다 더 낮은 저면을 갖는 트렌치가 형성될 수 있다.
이어서, 소자분리영역(12)을 포함하는 기판(11) 상에 제1하드마스크층(14)을 형성한다. 제1하드마스크층(14)은 후속 공정에서 매립 게이트 형성을 위한 기판(11)의 식각마스크 역할을 하기 위한 것으로, 기판(11)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 제1하드마스크층(14)은 절연물질을 포함할 수 있다.
이어서, 제1하드마스크층(14) 상에 제2하드마스크패턴(15)을 형성한다. 제2하드마스크패턴(15)은 소자분리영역(12)에 형성되는 패싱 게이트에 핀(Fin)을 형성하기 위한 것으로, 핀 예정 지역을 차폐하는 마스크 공정을 이용하여 패터닝할 수 있다. 제2하드마스크패턴(15)은 후속 트렌치 공정시 핀이 형성될 영역에만 국부적으로 형성될 수 있다. 상세하게는, 제2하드마스크패턴(15)은 도 3a와 같이 장축방향으로 인접한 활성영역(13) 사이의 소자분리영역(12) 상부에 형성될 수 있고, 활성영역(13)의 단축방향으로는 도 4a와 같이 소자분리영역(12)의 선폭이 넓은 부분 가운데 국부적으로 형성될 수 있다.
제2하드마스크패턴(15)을 형성하기 위한 마스크 공정은 라인타입의 활성영역을 분리하기 위한 컷 마스크(Cut mask)를 이용하여 진행할 수 있다. 컷 마스크는 라인타입의 활성영역을 바 형태로 분리하기 위해 국부적인 부분만 오픈하고 있으나, 네가티브 감광막을 사용하여 컷 마스크를 적용하는 경우 국부적인 부분만 차폐시키는 마스크 공정을 진행할 수 있다. 제2하드마스크패턴(15)이 형성되는 영역이 컷 마스크 영역과 오버랩되므로, 컷 마스크를 이용하여 패터닝을 진행하면 추가 마스크 공정을 진행하지 않아서 공정 마진을 확보할 수 있는 장점이 있다.
제2하드마스크패턴(15)은 제1하드마스크층(14)과 동일한 물질로 형성할 수 있다. 제2하드마스크패턴(15)은 절연물질을 포함할 수 있다. 예를 들어, 절연물질은 실리콘산화막을 포함할 수 있다. 실리콘산화막은 TEOS(Tetra Ortho Silicate)산화막을 포함할 수 있다.
도 2b, 도 3b 및 도 4b에 도시된 바와 같이, 제1하드마스크층(14) 및 제2하드마스크패턴(15) 상에 평탄화층(16)을 형성한다. 평탄화층(16)은 제1하드마스크층(14)과 제2하드마스크패턴(15)의 식각배리어 역할을 할 수 있고, 또한 이들 간의 단차를 완화시켜 후속 패터닝을 용이하게 할 수 있다. 따라서, 평탄화층(16)은 단차 완화가 가능한 유동성막을 적용할 수 있다. 평탄화층(16)은 유동성 절연막을 포함할 수 있다. 평탄화층(16)은 제1하드마스크층(14) 및 제2하드마스크패턴(15)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 평탄화층(16)은 스핀온카본층(SOC) 또는 스핀온절연층(SOD) 등으로 형성할 수 있다.
이어서, 평탄화층(16) 상에 감광막패턴(17)을 형성한다. 감광막패턴(17)을 형성하기 전에 평탄화층(16) 상에 반사방지층을 추가로 형성할 수 있다. 감광막패턴(17)은 활성영역(13)의 단축방향으로 연장된 라인타입으로 형성될 수 있다. 감광막패턴(17)은 매립 게이트 영역을 정의하는 라인/스페이스 타입으로 패터닝할 수 있다. 도 4b의 단면도는 매립 게이트 영역에 해당하므로 감광막패턴(17)이 도시되지 않는다.
도 2c, 도 3c 및 도 4c에 도시된 바와 같이, 감광막패턴(17)을 이용하여 평탄화층(16)을 식각한다. 따라서, 평탄화층패턴(16A)이 형성된다.
평탄화층패턴(16A)을 형성하기 위한 식각 공정에서 단차에 의해 제2하드마스크패턴(15)이 먼저 노출되지만 식각선택비에 의해 손실되지 않고 그대로 잔류한다. 즉, 제2하드마스크패턴(15) 및 제1하드마스크층(14)은 평탄화층패턴(16A) 형성시 식각정지 역할을 한다.
평탄화층패턴(16A) 역시 감광막패턴(17)과 동일하게 활성영역(13)의 단축방향으로 연장된 라인타입의 매립 게이트 영역을 정의하도록 패터닝되며, 도 4c의 단면도는 매립 게이트 영역에 해당하므로 평탄화층(16)이 모두 식각되어 제1하드마스크층(14) 및 제2하드마스크패턴(15)만 잔류한다.
도 2d, 도 3d 및 도 4d에 도시된 바와 같이, 기판(11)을 식각하여 트렌치(18, 19)를 형성한다. 트렌치(18, 19)는 매립 게이트가 형성될 영역을 제공하며, 활성영역의 단축방향으로 연장된 라인타입으로 형성됨에 따라 활성영역 외에 소자분리영역에도 형성될 수 있다. 활성영역의 트렌치(18)는 평탄한 표면을 갖고 형성될 수 있고, 소자분리영역의 트렌치(19)는 핀(F)을 갖는 형태로 형성될 수 있다.
도 3d와 같이, 활성영역(13)의 장축방향에서는 트렌치(18, 19)를 형성하기 위한 식각공정에서 기판(11)보다 식각속도가 빠른 소자분리영역(12)의 상부에 국부적으로 제2하드마스크패턴(15)을 형성하여, 활성영역의 트렌치(18) 보다 소자분리영역의 트렌치(19)가 더 깊게 형성되는 것을 방지할 수 있다.
도 4d와 같이, 활성영역(13)의 단축방향인 매립 게이트 영역의 경우 제2하드마스크패턴(15)에 의해 단차를 갖는 트렌치(19) 즉, 핀(F)을 갖는 트렌치(19)가 형성된다. 핀(F)은 트렌치(19)의 저면보다 높게 돌출된 형태를 가질 수 있다. 또한, 본 실시예에서는 제2하드마스크패턴(15)을 국부적으로 형성함으로써 소자분리영역(12)의 노출영역을 조절하고, 핀(F)을 형성하여 식각로딩효과(Etch Loading Effect)를 방지할 수 있다. 따라서, 선폭의 차이에 관계없이 동일한 깊이의 트렌치(19)를 형성할 수 있다.
도 2e, 도 3e 및 도 4e에 도시된 바와 같이, 트렌치(18, 19)에 도전물질(20)을 매립한다. 도전물질(20)을 형성하기 전에 트렌치(18, 19)의 표면에 게이트절연층(미도시)을 형성할 수 있다. 도전물질(20)은 매립게이트전극을 형성하기 위한 것으로, 금속함유층으로 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 도전물질(20)은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조를 포함할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다.
도 2f, 도 3f 및 도 4f에 도시된 바와 같이, 도전물질(20)을 식각하여 매립게이트전극(21)을 형성한다. 매립게이트전극(21)을 형성하기 위한 식각은 에치백(Etch back) 공정으로 진행할 수 있다.
매립게이트전극(21)은 도 3f와 같이 트렌치(18)에 리세싱되며, 이로써 기판(11)의 표면보다 낮은 높이를 갖는다. 한편, 도 4f와 같이 매립게이트 영역에서는 핀(F)을 갖는 트렌치(19)를 모두 매립하는 두께로 잔류하도록 식각두께를 조절할 수 있다. 매립게이트전극(21)은 활성영역(13)과 핀(F)에 의해 제1두께(D1)를 갖는 제1영역과 제1두께(D1)보다 두꺼운 제2두께(D2)를 갖는 제2영역을 포함하는 요철형태의 저면을 갖고 형성될 수 있다. 즉, 트렌치(19)의 저면보다 높게 돌출된 핀(F)에 의해 매립게이트전극(21)의 매립 두께가 다른 지역보다 작게 형성될 수 있다.
따라서, 매립게이트전극(21)의 매립 두께가 작아진 만큼 후속 공정에서 인접 셀(Cell) 과의 오버랩을 감소시킬 수 있으므로, 로우 해머링(Row hammering(WL Dist)) 개선과 GIDL(Gate Induced Drain Leakage) 개선에 장점이 있다.
후속 공정으로, 매립게이트전극(21) 상에 실링층(Sealing Layer, 미도시)을 형성할 수 있다. 실링층은 매립게이트전극(21) 상에서 트렌치(18, 19)를 갭필할 수 있다. 실링층은 후속 공정으로부터 매립게이트전극(21)을 보호하는 역할을 수행할 수 있다. 실링층은 절연물질을 포함할 수 있다. 실링층은 실리콘질화물을 포함할 수 있다.
도 5는 메모리 카드를 보여주는 개략도이다.
도 5를 참조하면, 메모리 카드(200)는 제어기(210) 및 메모리(220)를 포함할 수 있다. 제어기(210) 및 메모리(220)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(210)의 명령에 따라서 메모리(220) 및 제어기(210)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(200)는 메모리(220)에 데이터를 저장하거나 또는 메모리(220)로부터 데이터를 외부로 출력할 수 있다. 메모리(220)의 특정 부분에는 앞서 설명한 바와 같은 매립 게이트 전극을 포함할 수 있다. 이러한 메모리 카드(200)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(200)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital card, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 6은 전자 시스템을 보여주는 블록도이다.
도 6을 참조하면, 전자 시스템(300)은 프로세서(310), 입/출력 장치(330) 및 칩(320)을 포함할 수 있고, 이들은 버스(340)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(310)는 프로그램을 실행하고, 전자 시스템(300)을 제어하는 역할을 할 수 있다. 입/출력 장치(330)는 전자 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(300)은 입/출력 장치(330)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(320)은 프로세서(310)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(310)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(320)은 앞서 설명한 매립 게이트 전극을 포함할 수 있다. 전자 시스템(300)은 칩(320)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk : SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 소자분리영역
103 : 활성영역 104 : 트렌치
105 : 매립게이트전극

Claims (24)

  1. 소자분리영역이 형성된 기판;
    상기 소자분리영역에 형성된 트렌치;
    상기 트렌치에 매립된 게이트전극; 및
    상기 게이트전극을 사이에 두고 인접하는 복수의 활성영역을 포함하고,
    상기 활성영역 사이의 게이트전극 아래에 형성된 핀을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 핀은 상기 트렌치의 저면보다 높은 반도체 장치.
  3. 제1항에 있어서,
    상기 핀은 절연물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트전극은 제1두께를 갖는 제1영역과 상기 제1두께보다 두꺼운 제2두께를 갖는 제2영역을 포함하고, 상기 제1영역은 상기 핀 상에 형성된 영역인 반도체 장치.
  5. 소자분리영역이 형성된 기판;
    상기 소자분리영역에 형성된 트렌치;
    상기 트렌치에 매립된 게이트전극; 및
    상기 게이트전극을 사이에 두고 인접하는 복수의 활성영역을 포함하고,
    상기 소자분리영역은 상기 활성영역 사이의 게이트전극 아래에 형성되며 상기 트렌치 저면 위로 돌출된 핀을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 핀은 상기 트렌치의 저면보다 높은 반도체 장치.
  7. 제5항에 있어서,
    상기 게이트전극은 제1두께를 갖는 제1영역과 상기 제1두께보다 두꺼운 제2두께를 갖는 제2영역을 포함하고, 상기 제1영역은 상기 핀 상에 형성된 영역인 반도체 장치.
  8. 제5항에 있어서,
    상기 게이트전극은 금속을 포함하는 반도체 장치.
  9. 제5항에 있어서,
    상기 활성영역은 장축과 단축을 갖는 바형태이며, 상기 복수의 활성영역은 상기 장축의 끝단이 인접하는 반도체 장치.
  10. 소자분리영역이 형성된 기판;
    상기 소자분리영역에 형성된 제1트렌치;
    상기 제1트렌치에 매립된 제1게이트전극;
    상기 제1게이트전극을 사이에 두고 인접하는 복수의 활성영역;
    상기 활성영역에 형성되며 상기 제1트렌치와 평행한 제2트렌치; 및
    상기 제1트렌치에 매립된 제2게이트전극을 포함하고,
    상기 소자분리영역은 상기 활성영역 사이의 제1게이트전극 아래에 형성되며 상기 제1트렌치 저면 위로 돌출된 핀을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 게이트전극은 제1두께를 갖는 제1영역과 상기 제1두께보다 두꺼운 제2두께를 갖는 제2영역을 포함하고, 상기 제1영역은 상기 핀 상에 형성된 영역인 반도체 장치.
  12. 제10항에 있어서,
    상기 게이트전극은 금속을 포함하는 반도체 장치.
  13. 제10항에 있어서,
    상기 활성영역은 장축과 단축을 갖는 바형태이며, 상기 복수의 활성영역은 상기 장축의 끝단이 인접하는 반도체 장치.
  14. 소자분리영역에 의해 활성영역이 정의된 기판;
    상기 소자분리영역 및 활성영역에 형성된 트렌치; 및
    상기 트렌치에 매립된 게이트전극을 포함하고,
    상기 트렌치는 상기 소자분리영역 및 활성영역에서 동일한 저면을 갖는 반도체 장치.
  15. 기판에 소자분리영역을 형성하는 단계;
    상기 소자분리영역을 식각하여 핀을 갖는 트렌치를 형성하는 단계; 및
    상기 트렌치를 매립하는 게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 핀을 갖는 트렌치를 형성하는 단계 전에,
    상기 핀이 형성될 영역을 차폐하는 하드마스크패턴을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  17. 제15항에 있어서,
    상기 게이트전극은 제1두께를 갖는 제1영역과 상기 제1두께보다 두꺼운 제2두께를 갖는 제2영역을 포함하고, 상기 제1영역은 상기 핀 상에 형성된 영역인 반도체 장치 제조 방법.
  18. 기판에 복수의 활성영역을 정의하는 소자분리영역을 형성하는 단계;
    상기 소자분리영역을 식각하여 핀을 갖는 제1트렌치를 형성하는 단계;
    상기 활성영역을 식각하여 평탄한 표면을 갖는 제2트렌치를 형성하는 단계; 및
    상기 제1 및 제2트렌치를 각각 매립하는 제1 및 제2게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 제1트렌치를 형성하는 단계 전에,
    상기 소자분리영역 상에 국부적으로 상기 핀이 형성되는 지역을 차폐시키는 제1마스크패턴을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  20. 제18항에 있어서,
    상기 제1트렌치와 제2트렌치를 형성하는 단계는,
    하나의 제2마스크패턴을 식각마스크로 이용하여 동시에 형성하는 반도체 장치 제조 방법.
  21. 제20항에 있어서,
    상기 제2마스크패턴은 라인타입으로 형성된 반도체 장치 제조 방법.
  22. 제18항에 있어서,
    상기 제1트렌치와 제2트렌치는 동일한 저면을 갖도록 형성되는 반도체 장치 제조 방법.
  23. 제18항에 있어서,
    상기 게이트전극은 제1두께를 갖는 제1영역과 상기 제1두께보다 두꺼운 제2두께를 갖는 제2영역을 포함하고, 상기 제1영역은 상기 핀 상에 형성된 영역인 반도체 장치 제조 방법.
  24. 제18항에 있어서,
    상기 게이트전극은 금속을 포함하는 반도체 장치 제조 방법.
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