KR20110043987A - 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법 - Google Patents
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Abstract
수직형 반도체 소자, 메모리 소자, 및 그 제조 방법이 제공된다. 수직형 반도체 소자는 기판을 포함한다. 반도체 필라는 상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역, 상기 하부 불순물 영역 상의 수직 채널 영역 및 상기 수직 채널 영역 상의 상부 불순물 영역을 포함한다. 비트 라인은 상기 하부 불순물 영역과 접촉하도록 상기 하부 불순물 영역의 제 1 측벽 상에 배치된다. 워드 라인은 상기 수직 채널 영역의 제 2 측벽 상에서, 상기 비트 라인과 수직하게 신장되고, 상기 제 2 메사 부분 상에 이격 배치된다. 게이트 절연층은 상기 수직 채널 영역 및 상기 워드 라인 사이에 제공된다. 또한, 상기 하부 불순물 영역은 상기 비트 라인 위에 제 2 메사 부분을 포함한다.
Description
본 발명은 반도체 소자에 관한 것이고, 특히 수직형 반도체 소자와 이를 이용한 메모리 소자, 그리고 이들의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 구조 대신에 수직 채널 구조를 갖는 수직형 반도체 소자가 연구되고 있다.
하지만, 수직형 반도체 소자는 그 제조 과정이 복잡하여 고성능 및 고신뢰성 소자의 제조가 어렵다.
따라서 본 발명이 이루고자 하는 기술적 과제는 고성능 및 고신뢰성 수직형 반도체 소자 및 이를 이용한 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자 및 상기 메모리 소자의 제조 방법을 제공하는 데 있다.
하지만, 전술한 기술적 과제는 예로써 제공되었고, 본 발명이 이루고자하는 기술적 과제가 전술한 예에 의해서 제한되지는 않는다.
반도체 필라는 상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역, 상기 하부 불순물 영역 상의 수직 채널 영역 및 상기 수직 채널 영역 상의 상부 불순물 영역을 포함한다. 비트 라인은 상기 하부 불순물 영역과 접촉하도록 상기 하부 불순물 영역의 제 1 측벽 상에 배치된다. 워드 라인은 상기 수직 채널 영역의 제 2 측벽 상에서, 상기 비트 라인과 수직하게 신장되고, 상기 제 2 메사 부분 상에 이격 배치된다. 게이트 절연층은 상기 수직 채널 영역 및 상기 워드 라인 사이에 제공된다. 또한, 상기 하부 불순물 영역은 상기 비트 라인 위에 제 2 메사 부분을 포함한다.
상기 반도체 소자의 일 예에 있어서, 상기 하부 불순물 영역의 단면적은 상 기 수직 채널 영역의 단면적 및 상기 상부 불순물 영역의 단면적보다 클 수 있고, 그리고/또는 상기 반도체 필라의 단면적은 상기 기판 상으로 갈수록 단계적으로 감소하는 수 있다.
상기 반도체 소자의 다른 예에 있어서, 상기 하부 불순물 영역은 제 1 메사 부분을 포함하고, 상기 비트 라인은 상기 제 1 메사 부분 상에 배치될 수 있다. 나아가, 상기 비트 라인은 상기 제 1 메사 부분과 직접 접촉될 수 있다.
상기 반도체 소자의 다른 예에 있어서, 상기 기판 및 상기 반도체 필라는 서로 연결되거나 또는 이격될 수 있다. 예를 들어, 상기 기판 및 상기 반도체 필라 사이에 매몰 절연층이 더 제공될 수 있다.
상기 반도체 소자의 다른 예에 있어서, 상기 비트 라인 반대편 상기 하부 불순물 영역의 상기 제 1 측벽 반대편 제 3 측벽 상에 제 2 비트 라인이 더 제공될 수 있다.
상기 반도체 소자의 다른 예에 있어서, 상기 상부 불순물 영역 상에 스토리지 전극이 더 제공될 수 있다.
상기 반도체 소자의 다른 예에 있어서, 상기 기판 상에 상기 비트 라인을 따라서 배치되고, 상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역들, 상기 하부 불순물 영역들 상의 수직 채널 영역들 및 상기 수직 채널 영역들 상의 상부 불순물 영역들을 포함하는 복수의 반도체 필라들; 및 상기 수직 채널 영역들의 제 2 측벽들 상에서, 상기 비트 라인과 수직하게 신장하는 복수의 워드 라인들이 더 제공될 수 있다.
상기 반도체 소자의 다른 예에 있어서, 상기 기판 상에서 워드 라인을 따라서 배치되고, 상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역들, 상기 하부 불순물 영역들 상의 수직 채널 영역들 및 상기 수직 채널 영역들 상의 상부 불순물 영역들을 포함하는 복수의 반도체 필라들; 및 상기 수직 채널 영역들의 제 1 측벽들 상에서, 상기 워드 라인과 수직하게 신장하는 복수의 비트 라인들이 더 제공될 수 있다.
본 발명의 일 형태에 따른 메모리 소자가 제공된다. 셀 영역 및 주변회로 영역을 포함하는 기판이 제공된다. 수직형 반도체 소자는 상기 셀 영역 상에 제공된다. 수평형 반도체 소자는 상기 주변회로 영역 상에 제공된다. 상기 수직형 반도체 소자는, 상기 셀 영역 상에서 수직 방향으로 신장되고, 하부 불순물 영역, 상기 하부 불순물 영역 상의 수직 채널 영역 및 상기 수직 채널 영역 상의 상부 불순물 영역을 포함하는 반도체 필라; 상기 하부 불순물 영역과 접촉하도록 상기 하부 불순물 영역의 제 1 측벽 상에 배치된 비트 라인; 상기 수직 채널 영역의 제 2 측벽 상에 상기 비트 라인과 수직하게 신장하는 워드 라인; 상기 수직 채널 영역 및 상기 워드 라인 사이의 게이트 절연층; 및 상기 상부 불순물 영역 상의 스토리지 전극을 포함한다.
본 발명의 일 형태에 따른 수직형 반도체 소자의 제조 방법이 제공된다. 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역, 상기 하부 불순물 영역 상의 수직 채널 영역 및 상기 수직 채널 영역 상의 상부 불순물 영역을 포함하는 반도체 필라를 형성한다. 상기 하부 불순물 영역과 접촉하도록 상기 하부 불순물 영 역의 제 1 측벽 상에 비트 라인을 형성한다. 상기 수직 채널 영역의 제 2 측벽 상에 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 상기 비트 라인과 수직하게 신장하는 워드 라인을 형성한다.
본 발명의 실시예들에 따른 수직형 반도체 소자는 그 수직 배치 구조로 인해서 기판 상에서 매우 작은 풋-프린트(foot print)를 가질 수 있고, 따라서 고집적화에 용이하다. 또한, 본 발명의 실시예들에 따른 수직형 반도체 소자들에 있어서, 비트 라인은 반도체 필라의 제 1 측벽에 접촉되도록 배치되므로, 반도체 필라를 둘러싸는 형태에 비해서 단순하면서 넓은 단면적을 갖는 구조 즉 저저항 구조를 가질 수 있다. 따라서 본 발명의 실시예들에 따른 수직형 반도체 소자는 고신뢰성 및 고성능 제품에 이용될 수 있다.
본 발명의 실시예들에 따른 수직형 반도체 소자의 제조 방법에 따르면, 소오스/드레인 영역을 자기-정렬 구조로 형성할 수 있고, 또한 스토리지 전극을 연결하기 위한 셀 패드들을 자기-정렬 구조로 형성할 수 있다. 따라서 본 발명의 실시예들에 따른 제조 방법은 경제적이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이다. 도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 반도체 소자의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 기판(50)이 제공되고, 기판(50) 상에 반도체 필라들(54)이 제공된다. 기판(50)과 반도체 필라들(54)은 서로 연결될 수 있다. 예를 들어, 기판(50)과 반도체 필라들(54)은 일체형으로 제공될 수 있고, 벌크 반도체 웨이퍼를 식각하여 구분될 수 있다. 기판(50)과 반도체 필라들(54)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 다른 예로, 반도체 필라들(54)은 기판(50) 상의 반도체 에피택셜층으로 제공될 수도 있다.
반도체 필라들(54)은 기판(50) 상에서 수직 방향으로 신장될 수 있다. 여기에서 수직 방향이란 반도체 필라들(54)과 기판(50) 사이의 예각이 45o 보다 큰 것을 의미할 수 있다. 예를 들어, 반도체 필라들(54)과 기판(50)은 직교할 수 있다. 각 반도체 필라(54)는 제 1 측벽(S1), 제 2 측벽(S2), 제 3 측벽(S3) 및 제 4 측벽(S4)을 포함할 수 있다. 제 1 측벽(S1)과 제 3 측벽(S3)은 서로 반대되고, 제 2 측벽(S2) 및 제 4 측벽(S4)은 서로 반대될 수 있다.
반도체 필라들(54)은 하부 불순물 영역(51), 수직 채널 영역(52), 및 상부 불순물 영역(53)을 포함할 수 있다. 수직 채널 영역(52)은 하부 불순물 영역(51) 상에 제공되고, 상부 불순물 영역(53)은 수직 채널 영역(52) 상에 제공될 수 있다. 하부 불순물 영역(51) 및 상부 불순물 영역(53)은 수직 채널 영역(52)과 다이오드 접합을 형성할 수 있다. 예를 들어, 하부 불순물 영역(51) 및 상부 불순물 영역(53)이 제 1 도전형의 불순물들로 도핑된 경우, 수직 채널 영역(52)은 제 1 도전형의 반대인 제 2 도전형의 불순물들로 도핑될 수 있다.
하부 불순물 영역(51), 수직 채널 영역(52), 및 상부 불순물 영역(53)은 수직 방향으로 연결될 수 있다. 수직 채널 영역(52)은 반전된 경우 수직 방향의 전류 흐름을 갖고, 따라서 하부 불순물 영역(51) 및 상부 불순물 영역(53)이 서로 도통될 수 있다. 예를 들어, 하부 불순물 영역(51) 및 상부 불순물 영역(53)은 드레인 영역 및 소오스 영역으로 불릴 수도 있다.
하부 불순물 영역(51)은 제 1 측벽(S1)의 일부가 잘려진 형태의 제 1 메사 부분(M1)을 포함할 수 있다. 비트 라인(56)은 하부 불순물 영역(51)의 제 1 측벽(S1) 상에 제공될 수 있고, 나아가 제 1 메사 부분(M1) 상에 제공될 수 있다. 비트 라인(56)은 제 1 메사 부분(M1)과 직접 접촉될 수 있다. 이에 따라, 비트 라인(56)과 하부 불순물 영역(51)이 서로 연결될 수 있다.
하부 불순물 영역(51)은 제 2 측벽(S2)의 일부가 잘려진 형태의 제 2 메사 부분(M2)을 더 포함할 수 있다. 제 2 메사 부분(M2)은 하부 불순물 영역(51)과 수 직 채널 영역(52)의 경계부에 제공될 수 있다. 워드 라인(58)은 수직 채널 영역(52)의 제 2 측벽(S2) 상에 제공될 수 있고, 나아가 제 2 메사 부분(M2) 상에 이격 배치될 수 있다. 게이트 절연층(57)은 수직 채널 영역(52)과 워드 라인(58)의 사이 및 제 2 메사 부분(M2) 및 워드 라인(58)의 사이에 연속적으로 제공될 수 있다.
제 1 메사 부분(M1) 및/또는 제 2 메사 부분(M2)으로 인해서, 하부 불순물 영역(51)의 단면적은 수직 채널 영역(52) 및 상부 불순물 영역(53)의 단면적보다 클 수 있다. 즉, 반도체 필라들(54)의 단면적은 수직 방향으로 기판(50)으로부터 멀어질수록 단계적으로 감소할 수 있다.
반도체 필라들(54)은 기판(50) 상에 매트릭스 구조의 어레이 배치를 가질 수 있다. 예를 들어, 하부 불순물 영역들(51)은 III-III'선 방향을 따라서 서로 연결되고, 비트 라인들(56)은 III-III'선 방향을 따라서 신장될 수 있다. 하부 불순물 영역들(51)은 II-II'선 방향을 따라서 서로 이격 배치되고, 워드 라인들(58)은 II-II'선 방향을 따라서 신장될 수 있다. 이에 따라, 비트 라인들(56)과 워드 라인들(58)은 서로 수직하게 신장될 수 있고, 예컨대 서로 직교하도록 신장될 수 있다.
전술한 수직형 반도체 소자에 따르면, 수직 채널 영역(52)은 기판(50)에 대해서 수직 방향으로 신장되고, 이에 따라 워드 라인(58)에 턴-온(turn-on) 전압이 인가되면, 하부 불순물 영역들(51) 및 상부 불순물 영역들(53) 사이에 수직 방향으로 전류의 흐름이 허용될 수 있다. 이러한 수직형 반도체 소자는 수직 배치 구조로 인해서 기판(50) 상에 매우 작은 풋-프린트(foot print)를 가질 수 있고, 따라서 고집적화에 용이하다. 나아가, 비트 라인(56)은 반도체 필라(54)의 제 1 측벽(S1)에 접촉되도록 배치되므로, 반도체 필라(54)를 둘러싸는 형태에 비해서 단순하면서 넓은 단면적을 갖는 구조 즉 저저항 구조를 가질 수 있다. 따라서 수직형 반도체 소자는 고신뢰성 및 고성능 제품에 이용될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이다. 도 5는 도 4의 반도체 소자의 V-V'선에서 절취한 단면도이고, 도 6은 도 4의 반도체 소자의 VI-VI'선에서 절취한 단면도이다.
도 4 내지 도 6을 참조하면, 기판(60) 및 기판(60) 상에서 수직 방향으로 신장하는 반도체 필라들(64)이 제공된다. 각 반도체 필라(64)는 제 1 불순물 영역(61), 수직 채널 영역(62) 및 상부 불순물 영역(63)을 포함할 수 있다. 기판(60) 및 반도체 필라들(64)은 도 1 내지 도 3의 기판(50) 및 반도체 필라들(54)을 참조할 수 있다. 다만, 반도체 필라들(64)은 기판(60)과 연결되지 않고 기판(60)으로부터 이격 배치될 수 있다. 예를 들어, 매몰 절연층(65)이 기판(60) 및 반도체 필라들(64) 사이에 제공될 수 있다. 예를 들어, 반도체 필라들(64)은 반도체 에피택셜층으로 제공될 수 있다. 예컨대, 실리콘-온-절연체(silicon on insulator; SOI) 웨이퍼를 식각하여, 반도체 필라들(64)/매몰 절연층(65)/기판(60) 구조를 형성할 수 있다.
비트 라인(66)은 매몰 절연층(65) 상 및 하부 불순물 영역(61)의 제 1 측벽(S1) 상에 배치될 수 있고, 도 1 내지 도 3의 비트 라인(56)을 참조할 수 있다. 워드 라인(68)은 수직 채널 영역(62)의 제 2 측벽(S2) 상에 제공될 수 있고, 도 1 내지 도 3의 워드 라인(58)을 참조할 수 있다. 게이트 절연층(67)은 워드 라인(68) 및 수직 채널 영역(62)의 사이 및 워드 라인(68) 및 하부 채널 영역(61)의 사이에 제공될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이다. 도 8은 도 7의 반도체 소자의 VIII-VIII'선에서 절취한 단면도이고, 도 9는 도 7의 반도체 소자의 IX-IX'선에서 절취한 단면도이다.
도 7 내지 도 9를 참조하면, 기판(70) 및 기판(70) 상에서 수직 방향으로 신장하는 반도체 필라들(74)이 제공된다. 각 반도체 필라(74)는 제 1 불순물 영역(71), 수직 채널 영역(72) 및 상부 불순물 영역(73)을 포함할 수 있다. 매몰 절연층(75)은 기판(70) 및 반도체 필라들(74) 사이에 제공될 수 있다. 기판(70), 매몰 절연층(75) 및 반도체 필라들(74)은 도 4 내지 도 6의 기판(60), 매몰 절연층(65) 및 반도체 필라들(64)을 참조할 수 있다.
제 1 비트 라인(76a)은 하부 불순물 영역(71)의 제 1 측벽(S1) 상에 제공되고, 제 2 비트 라인(76b)은 하부 불순물 영역(71)의 제 3 측벽(S3) 상에 제공될 수 있다. 제 1 비트 라인(76a) 및 제 2 비트 라인(76b)은 매몰 절연층(75) 상에서 하부 불순물 영역(71)과 직접 접촉될 수 있다.
워드 라인(78)은 수직 채널 영역(72)의 제 2 측벽(S2) 상에 제공될 수 있고, 도 1 내지 도 3의 워드 라인(58)을 참조할 수 있다. 게이트 절연층(77)은 워드 라인(78) 및 수직 채널 영역(72)의 사이 및 워드 라인(78) 및 하부 채널 영역(71)의 사이에 제공될 수 있다.
전술한 본 발명의 실시예들에 따른 반도체 소자들은 다양한 제품에 응용될 수 있다. 예를 들어, 반도체 소자들은 다양한 로직 소자의 제어 소자로 이용되거나, 또는 다양한 메모리 소자의 메모리 트랜지스터 구조 또는 제어 소자로 이용될 수 있다. 예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 엠램(MRAM), 에프이램(FeRAM), 알이램(ReRAM), 피램(PRAM), 플래시 소자 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 메모리 소자는 도 1 내지 도 3의 반도체 소자를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 10을 참조하면, 반도체 필라들(54) 상에 스토리지 전극들(59)이 배치될 수 있다. 예를 들어, 스토리지 전극들(59)은 상부 불순물 영역들(도 2의 53)과 전기적으로 연결될 수 있다. 스토리지 전극들(59)은 커패시터 구조의 하부 전극들로 이용될 수 있다. 따라서 이 실시예에 따른 메모리 소자는 디램(DRAM) 소자에 이용될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 메모리 소자는 도 4 내지 도 6의 반도체 소자를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 11을 참조하면, 반도체 필라들(64) 상에 스토리지 전극들(69)이 배치될 수 있다. 예를 들어, 스토리지 전극들(69)은 상부 불순물 영역들(도 5의 63)과 전기적으로 연결될 수 있다. 스토리지 전극들(69)은 커패시터 구조의 하부 전극들로 이용될 수 있다. 따라서 이 실시예에 따른 메모리 소자는 디램(DRAM) 소자에 이용 될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 사시도이다. 이 실시예에 따른 메모리 소자는 도 7 내지 도 9의 반도체 소자를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 12를 참조하면, 반도체 필라들(74) 상에 스토리지 전극들(79)이 배치될 수 있다. 예를 들어, 스토리지 전극들(79)은 상부 불순물 영역들(도 8의 73)과 전기적으로 연결될 수 있다. 스토리지 전극들(79)은 커패시터 구조의 하부 전극들로 이용될 수 있다. 따라서 이 실시예에 따른 메모리 소자는 디램(DRAM) 소자에 이용될 수 있다.
도 13a 내지 도 22e는 본 발명의 일 실시예에 따른 반도체 소자 및 메모리 소자의 제조 방법을 보여주는 도면들이다. 도 13a 내지 도 17a는 반도체 소자 및 그 제조 방법을 보여주는 사시도들이고, 도 13b 내지 도 22b는 반도체 소자 및 그 제조 방법을 보여주는 평면도들이고, 도 13c 내지 도 22c는 평면도의 C-C'선에서 절취한 단면도들이고, 도 13d 내지 도 22d는 평면도의 D-D'선에서 절취한 단면도이고, 도 13e 내지 도 22e는 평면도의 E-E'선에서 절취한 단면도이다.
도 13a 내지 도 13e를 참조하면, 기판(110)은 셀 영역(A) 및 주변회로 영역(B)을 포함할 수 있다. 예를 들어, 셀 영역(A) 상에는 수직형 반도체 소자가 형성되고, 주변회로 영역(B) 상에는 평면형 반도체 소자가 형성될 수 있다. 하지만, 이 실시예의 변형된 예에서, 셀 영역(A) 및 주변회로 영역(B) 모두 상에 수직형 반도체 소자들이 형성될 수도 있다. 예를 들어, 기판(110)은 반도체 물질, 예컨대 IV 족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
기판(110)을 식각하여 셀 영역(A) 내에는 복수의 반도체 필라들(104a)을 한정하는 제 1 및 제 2 트렌치들(115, 118)을 형성할 수 있다. 예를 들어, 제 1 트렌치들(115)을 형성하고, 제 1 트렌치들(115)과 별개로 제 2 트렌치들(118)을 기판(110)의 표면으로부터 형성할 수도 있다. 다른 예로, 제 2 트렌치들(118)을 형성하고, 그 후 제 1 트렌치들(115)을 형성할 수 있다. 이 경우, 제 2 트렌치들(118)은 제 1 트렌치들(115)보다 깊은 깊이를 가질 수 있다. 즉, 기판(110)은 2단의 트렌치 구조를 가질 수 있다. 반도체 필라들(104a)은 제 1 및 제 2 트렌치들(115, 118)에 의해서 매트릭스 형태로 배치될 수 있다.
또 다른 예로, 제 1 트렌치들(115)을 형성한 후, 제 1 트렌치들(115)을 통해서 제 2 트렌치들(118)을 형성할 수도 있다.
각 반도체 필라(104a)는 하부 불순물 영역(101a), 수직 채널 영역(102a) 및 상부 불순물 영역(103a)을 포함할 수 있다. 하부 불순물 영역들(101a)은 C-C'선 방향을 따라서 연결될 수 있다. 예컨대, 제 2 트렌치들(118)은 하부 불순물 영역들(101a)이 C-C'선 방향으로 연결되도록 C-C'선 방향으로 신장할 수 있다.
주변회로 영역(B)은 평면 활성 영역(104b)을 포함할 수 있다. 예를 들어, 기판(110)을 식각하여 제 1 트렌치들(115)을 주변회로 영역(B)에 형성하여, 평면 활성 영역(104b)을 형성할 수 있다. 이후 평면 활성 영역(104b) 상에 평면형 트랜지 스터가 형성될 수 있다.
도 14a 내지 도 14e를 참조하면, 제 1 및 제 2 트렌치들(115, 118)을 매립하는 소자분리 절연층들(120)을 형성할 수 있다. 도 14a에서는 도시의 편의상, 소자분리 절연층들(120)을 생략하였다. 예를 들어, 제 1 및 제 2 트렌치들(115, 118)을 매립하도록 절연층들(미도시)을 형성하고, 이를 평탄화함으로써 소자분리 절연층들(120)을 형성할 수 있다. 한편, 절연층들 형성 전에 버퍼 절연층들 및/또는 라이너 절연층들을 더 형성할 수도 있다.
이어서, 소자분리 절연층들(120)로부터 노출된 반도체 필라들(104a)의 표면들 및 평면 활성 영역들(104b)의 표면 상에 게이트 절연층들(121)을 형성할 수 있다. 예를 들어, 게이트 절연층들(121)은 반도체 필라들(104a) 및 평면 활성 영역들(104b)의 표면들을 선택적으로 열 산화시켜 형성할 수 있다. 다른 예로, 게이트 절연층들(121)은 반도체 필라들(104a) 및 평면 활성 영역들(104b)의 표면 상에 적절한 절연층을 증착하여 형성할 수도 있다.
이어서, 게이트 절연층들(121) 및 소자분리 절연층(120) 상에 게이트 전극층들(122) 및 하드 마스크층들(124)을 형성할 수 있다. 예를 들어, 게이트 전극층들(122)은 적절한 도전층, 예컨대 폴리실리콘 또는 금속을 포함할 수 있고, 하드 마스크층들(124)은 소자분리 절연층들(120)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 소자분리 절연층들(120)이 실리콘 질화물인 경우, 하드 마스크층들(124)은 실리콘 질화물을 포함할 수 있다.
이어서, C-C'선 방향을 따라서 셀 영역(A)의 반도체 필라들(104a)을 절단하 는 제 3 트렌치들(130)을 형성할 수 있다. 예를 들어, 제 3 트렌치들(130)은 셀 영역(A)의 하드 마스크층들(124), 게이트 전극층들(122), 게이트 절연층들(121) 및 소자분리 절연층들(120)을 소정 패턴 및 소정 깊이로 식각하여 형성할 수 있다.
예를 들어, 제 3 트렌치들(130)은 반도체 필라들(104a)의 일부분을 C-C'선 방향을 따라서 약 절반만큼 식각하도록 소정 깊이만큼 형성될 수 있다. 예를 들어, 제 3 트렌치들(130)은 제 1 트렌치들(115) 보다 깊고, 따라서 반도체 필라들(140a)의 하부 불순물 영역(101a) 내부로 침투될 수 있다. 이어서, 반도체 필라들(104a)의 측벽들 상에 스페이서 절연층(132)을 형성할 수 있다. 예를 들어, 스페이서 절연층(132)은 실리콘 질화층일 수 있다.
이어서, 제 3 트렌치들(130)을 통해서 하부 불순물 영역들(101a) 내로 제 1 도전형 불순물들을 주입하여 제 1 하부 도핑 영역들(134)을 형성할 수 있다. 예를 들어, 수직형 반도체 소자가 N-채널형인 경우, 제 1 도전형 불순물들은 N+ 불순물들, 예컨대 비소(As) 또는 인(P)일 수 있다.
도 15a 내지 도 15e를 참조하면, 제 3 트렌치들(130)로부터 하부 불순물 영역들(101a)을 소정 깊이만큼 식각하여 제 4 트렌치들(136)을 형성할 수 있다. 예를 들어, 제 4 트렌치들(136)의 깊이는 제 1 하부 도핑 영역들(134)보다 얕거나 같을 수 있다. 제 4 트렌치들(136)에 의해서 하부 불순물 영역들(101a)에 제 1 메사 부분(137)이 형성될 수 있다.
이어서, 제 4 트렌치들(136)을 통해서 하부 불순물 영역들(101a) 내에 제 1 도전형 불순물들을 주입하여 제 2 하부 도핑 영역들(138)을 형성할 수 있다. 제 2 하부 도핑 영역들(138)은 제 1 하부 도핑 영역들(134)과 서로 연결될 수 있다.
이어서, 제 4 트렌치들(138) 내부에 비트 라인(140)을 형성할 수 있다. 예를 들어, 비트 라인(140)은 제 4 트렌치들(136) 내부에 적절한 도전층을 매립하여 형성할 수 있다. 다른 예로, 비트 라인(140)은 제 4 트렌치들(136)로부터 노출된 하부 불순물 영역들(101a)을 금속 실리사이드화하여 형성할 수 있다. 예를 들어, 비트 라인(140)은 금속 또는 금속 실리사이드를 포함할 수 있다.
비트 라인(140)은 제 1 메사 부분(137) 상에서 하부 불순물 영역(101a)과 직접 접촉되며, 특히 제 1 및 제 2 하부 도핑 영역들(134, 138)과 직접 접촉될 수 있다. 예를 들어, 하부 불순물 영역(101a)과 접하는 비트 라인(140)의 일부분은 모두 제 1 및 제 2 하부 도핑 영역들(134, 138)에 의해서 둘러싸일 수 있다. 이에 따라, 비트 라인(140)과 하부 불순물 영역(101a)의 접촉 저항을 낮출 수 있다.
도 16a 내지 도 16e를 참조하면, 제 3 트렌치들(130) 내부를 매립하는 매몰 절연층(142)을 형성할 수 있다. 선택적으로, 매몰 절연층(142) 형성 전에, 비트 라인(140) 상에 라이너 절연층을 더 형성할 수도 있다. 예를 들어, 매몰 절연층(142)이 실리콘 산화물이고, 라이너 절연층은 실리콘 질화물일 수 있다.
이어서, E-E'선을 따라서 반도체 필라들(104a)을 식각하는 제 5 트렌치들(144)을 형성할 수 있다. 예를 들어, 제 5 트렌치들(144)은 제 3 및 제 4 트렌치들(130, 136)과 실질적으로 직교할 수 있고, 실질적으로 E-E'선을 따라서 반도체 필라들(104a)의 폭의 반을 리세스 시킬 수 있다. 제 5 트렌치들(144)은 제 1 트렌치(130)보다는 얕게 형성되고, 하부 불순물 영역(101a)과 접촉될 수 있다.
이에 따라, 제 3 및 제 5 트렌치들(130, 144)에 의해서 반도체 필라들(104a)의 상부 불순물 영역들(103a) 및 수직 채널 영역들(102a)은 실질적으로 그 폭을 기준으로 약 1/4만 남게 될 수 있다. 제 5 트렌치들(144)에 의해서 하부 불순물 영역들(101a)의 상부에 제 2 메사 부분(145)이 형성될 수 있다. 제 2 메사 부분(145)은 제 1 메사 부분(137)과 서로 다른 측벽 상에 형성될 수 있다.
이어서, 제 5 트렌치들(144)을 통해서 제 1 도전형 불순물들을 주입하여 제 3 하부 도핑 영역들(146)을 형성할 수 있다. 제 1 내지 제 3 하부 도핑 영역들(134, 138, 146)은 실질적으로 함께 제 1 소오스/드레인 영역을 형성할 수 있다. 따라서 비트 라인(140)은 제 1 내지 제 3 하부 도핑 영역들(134, 138, 146), 즉 제 1 소오스/드레인 영역과 연결될 수 있다. 이 실시예에 따르면, 제 1 소오스/드레인 영역은 별도의 포토리소그래피 작업 없이, 제 5 트렌치들(144)을 통해서 자기 정렬 방식으로 형성될 수 있다.
도 17a 내지 도 17e를 참조하면, 제 5 트렌치들(144)에 의해서 노출된 반도체 필라들(104a) 표면 상에 제 2 게이트 절연층(148)을 형성하고, 이어서, 제 2 게이트 절연층(148) 상에 제 5 트렌치들(144)의 소정 깊이를 매립하도록 워드 라인(150)을 형성할 수 있다.제 2 게이트 절연층(148)은 실질적으로 수직 채널 영역(102a) 상에 형성될 수 있다.
예를 들어, 워드 라인(150)은 제 5 트렌치들(144) 내부의 소정 깊이만큼 적절한 도전층을 매립하거나, 또는 도전층 매립후 이를 에치백하여 형성할 수 있다. 워드 라인(150)은 실질적으로 수직 채널 영역(102a) 상에 형성될 수 있다.
이어서, 제 5 트렌치들(144)로부터 노출된 상부 불순물 영역들(103a) 상에 제 1 도전형 불순물들을 주입하여 상부 도핑 영역(153)을 형성할 수 있다. 상부 도핑 영역(153)은 실질적으로 제 2 소오스/드레인 영역을 형성할 수 있다. 제 2 소오스/드레인 영역은 포토리소그래피 공정 없이 제 5 트렌치들(144)에 의해서 자기 정렬 방식으로 형성될 수 있다.
이어서 제 5 트렌치들(144) 내에 라이너 절연층(152)을 형성하고, 제 5 트렌치들(144)을 매립하도록 제 2 매몰 절연층(154)을 형성할 수 있다. 제 2 매몰 절연층(154) 및 라이너 절연층(152)은 서로 식각 선택비를 갖는 물질로 선택될 수 있다. 예를 들어, 제 2 매몰 절연층(154)이 실리콘 산화물이고, 라이너 절연층(152)은 실리콘 질화물일 수 있다. 제 2 매몰 절연층(154)은 절연층을 증착한 후 평탄화하여 형성할 수 있다.
도 18b 내지 도 18e를 참조하면, 하드 마스크층(124)을 선택적으로 제거할 수 있다. 예를 들어, 하드 마스크층(124)이 실리콘 질화물인 경우, 인산을 이용하여 하드 마스크층(124)을 선택적으로 제거할 수 있다.
이어서, 셀 영역(A)을 노출하는 스톱퍼 절연층(156)을 게이트 전극층(122) 상에 형성할 수 있다. 스톱퍼 절연층(156)은 이후 식각 단계에서 식각 정지층으로 이용될 수 있고, 예컨대 실리콘 질화물을 포함할 수 있다. 이어서, 스톱퍼 절연층(156)을 식각 마스크로 하여, 셀 영역(A)의 게이트 전극층(122)을 제거할 수 있다. 예를 들어, 게이트 전극층(122)은 습식 식각으로 제거할 수 있다. 이어서, 셀 영역(A)의 게이트 절연층(121)을 제거할 수 있다.
도 19b 내지 도 19e를 참조하면, 상부 불순물 영역들(103a) 상에 셀 패드들(162)을 형성할 수 있다. 예를 들어, 제 2 매몰 절연층들(154) 사이에 도전층들, 예컨대 폴리실리콘층을 형성한 후 이를 식각함으로써 스페이서 형태의 셀 패드들(162)을 형성할 수 있다. 이 경우, 제 2 매몰 절연층들(154)의 깊이와 도전층들의 두께를 조절함으로써 제 2 매몰 절연층들(154) 내부가 실질적으로 매립된 형태의 셀 패드들(162)이 형성될 수 있다.
따라서 셀 패드들(162)은 별도의 포토리소그래피 공정 없이 자기-정렬 방식으로 상부 불순물 영역들(103a)의 상면, 즉 제 2 소오스/드레인 영역 상에 연결되도록 형성될 수 있다. 한편, 주변회로 영역(B) 상에서는 스톱퍼 절연층(156) 상에서 식각이 정지될 수 있다.
이어서, 셀 영역(A)을 덮고, 주변회로 영역(B)을 노출하는 제 2 스톱퍼 절연층(164)을 셀 패드들(162) 상에 형성할 수 있다. 예를 들어, 제 2 스톱퍼 절연층(164)은 실리콘 질화층을 셀 영역(A) 및 주변회로 영역(B) 상에 형성한 후 이를 패터닝하여 형성할 수 있다.
도 20b 내지 도 20e를 참조하면, 주변회로 영역(B) 상의 게이트 전극층(122) 상에 캡핑 도전층(166)을 형성하고, 캡핑 도전층(166) 상에 하드 마스크층(168)을 형성한 후, 이들을 패터닝하여 게이트 전극층(122)/캡핑 도전층(166)/하드 마스크층(168)의 게이트 구조물들을 형성할 수 있다. 이 단계에서, 셀 영역(A) 상에서 식각은 제 2 스톱퍼 절연층(164) 상에서 정지될 수 있다.
예를 들어, 캡핑 도전층(166)은 게이트 전극층(122)보다 낮은 면저항을 갖는 물질로 선택될 수 있다. 예컨대, 게이트 전극층(122)이 폴리실리콘을 포함하는 경우, 캡핑 도전층(166)은 금속 실리사이드, 금속 또는 이들의 적층 구조를 포함할 수 있다.
도 21b 내지 도 21e를 참조하면, 셀 영역(A) 및 주변회로 영역(B) 상에 층간 절연층(172)을 형성할 수 있다. 예를 들어, 층간 절연층(172)은 실리콘 산화물 또는 저유전율 절연물을 포함할 수 있다. 저유전율 절연물은 실리콘 산화물보다 낮은 유전 상수(dielectric constant)를 갖는 절연물을 지칭할 수 있다.
이어서, 층간 절연층(172)을 패터닝하여, 콘택홀들(미도시)을 형성한 후 콘택홀들을 매립하는 제 1 내지 제 4 콘택 플러그들(174a, 174b, 174c, 174d)을 형성할 수 있다. 예를 들어, 제 1 내지 제 4 콘택 플러그들(174a, 174b, 174c, 174d)은 콘택홀들에 적절한 도전층을 매립한 후 이를 평탄화하여 형성할 수 있다.
제 1 콘택 플러그들(174a)은 셀 영역(A)의 하부 불순물 영역(101a) (예컨대, 제 1 소오스/드레인 영역)에 연결될 수 있다. 제 2 콘택 플러그들(174b)은 평면 활성 영역들(104b)에 연결될 수 있다. 제 3 콘택 플러그(174c)는 게이트 전극층(122)과 연결될 수 있다. 제 4 콘택 플러그들(174d)은 워드 라인들(150)과 연결될 수 있다.
이어서, 제 1 콘택 플러그들(174a)의 일부와 제 3 콘택 플러그(174c)를 연결하는 제 1 배선 라인(176a)을 형성하고, 제 2 콘택 플러그들(174b)과 연결되는 제 2 배선 라인들(176b)을 형성하고, 제 4 콘택 플러그들(174d)에 연결된 제 3 배선 라인들(176d)을 형성할 수 있다. 예를 들어, 제 1 내지 제 3 배선 라인들(1176a, 176b, 176d)은 제 1 내지 제 4 콘택 플러그들(174a, 174b, 174c, 174d) 상에 적절한 도전층(미도시)을 형성하고, 그 위에 마스크층(178)을 형성한 후, 이를 패터닝하여 형성할 수 있다.
도 22b 내지 도 22e를 참조하면, 제 1 내지 제 3 배선 라인들(1176a, 176b, 176d)을 덮는 제 2 층간 절연층(179)을 형성할 수 있다. 이어서, 제 1 및 제 2 층간 절연층들(172, 179) 및 제 2 스톱퍼 절연층(164)을 관통하여 신장하고 셀 패드들(162)과 연결된 스토리지 전극들(182)을 형성할 수 있다. 예를 들어, 스토리지 전극들(182)은 수직 원통 구조로 형성될 수 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 칩(300)을 보여주는 블록도이다.
도 23을 참조하면, 메모리셀 어레이(310)는 전술한 반도체 소자들 또는 메모리 소자들 가운데 어느 하나의 구조를 포함할 수 있다. 메모리셀 어레이(310)는 X-버퍼 & 로우 디코더(320) 및 Y-버퍼 & 칼럼 디코더(330)와 신호를 주고받도록 결합될 수 있다. 메모리셀 어레이(310)의 워드 라인들이 X-버퍼 & 로우 디코더(320)에 연결될 수 있다. 메모리셀 어레이(310)의 비트 라인이 Y-버퍼 & 칼럼 디코더(330)에 연결될 수 있다. 제어 로직(340)은 X-버퍼 & 로우 디코더(320) 및 Y-버퍼 & 칼럼 디코더(330)에 결합되어, 이들을 제어할 수 있다.
도 24는 본 발명의 일 실시예에 따른 메모리 카드(500)를 보여주는 개략도이다.
도 24를 참조하면, 제어기 유닛(510)과 메모리 유닛(520)은 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기 유닛(510)의 명령에 따라서, 메모리 유닛(520)과 제어기 유닛(510)은 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리 유닛(520)에 데이터를 저장하거나 또는 메모리 유닛(520)으로부터 데이터를 외부로 출력할 수 있다. 예를 들어, 메모리 유닛(520)은 전술한 반도체 소자 또는 메모리 소자를 포함할 수 있다.
이러한 메모리 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 25는 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 개략적인 블록도이다.
도 25를 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리 유닛(620)은 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서 유닛(610)은 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리 유닛(620)은 프로세서 유닛(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리 유닛(620)은 전술한 반도체 소자 또는 메모리 소자를 포함할 수 있다.
예를 들어, 이러한 시스템(600)은 메모리 유닛(620)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 반도체 소자의 III-III'선에서 절취한 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 5는 도 4의 반도체 소자의 V-V'선에서 절취한 단면도이고;
도 6은 도 4의 반도체 소자의 VI-VI'선에서 절취한 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 8은 도 7의 반도체 소자의 VIII-VIII'선에서 절취한 단면도이고;
도 9는 도 7의 반도체 소자의 IX-IX'선에서 절취한 단면도이고;
도 10은 본 발명의 일 실시예에 따른 메모리 소자를 보여주는 사시도이고;
도 11은 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 사시도이고;
도 12는 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 사시도이고;
도 13a 내지 도 22e는 본 발명의 일 실시예에 따른 반도체 소자 및 메모리 소자의 제조 방법을 보여주는 도면들이다.
도 23은 본 발명의 일 실시예에 따른 메모리 칩을 보여주는 블록도이고;
도 24는 본 발명의 일 실시예에 따른 메모리 소자를 보여주는 개략적인 블록도이고; 그리고
도 25는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 개략적인 블록도이다.
Claims (18)
- 기판;상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역, 상기 하부 불순물 영역 상의 수직 채널 영역 및 상기 수직 채널 영역 상의 상부 불순물 영역을 포함하는 반도체 필라;상기 하부 불순물 영역과 접촉하도록 상기 하부 불순물 영역의 제 1 측벽 상에 배치된 비트 라인;상기 수직 채널 영역의 제 2 측벽 상에서, 상기 비트 라인과 수직하게 신장되고, 상기 제 2 메사 부분 상에 이격 배치되는 워드 라인; 및상기 수직 채널 영역 및 상기 워드 라인 사이의 게이트 절연층을 포함하며,상기 하부 불순물 영역은 상기 비트 라인 위에 제 2 메사 부분을 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 하부 불순물 영역의 단면적은 상기 수직 채널 영역의 단면적 및 상기 상부 불순물 영역의 단면적보다 큰 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 반도체 필라의 단면적은 상기 기판 상으로 갈수록 단계적으로 감소하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 하부 불순물 영역은 제 1 메사 부분을 포함하고, 상기 비트 라인은 상기 제 1 메사 부분 상에 배치된 것을 특징으로 하는 수직형 반도체 소자.
- 제 4 항에 있어서, 상기 비트 라인은 상기 제 1 메사 부분과 직접 접촉된 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 절연층은 상기 제 2 메사 부분 및 상기 워드 라인 사이로 신장된 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 기판 및 상기 반도체 필라는 서로 연결된 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 기판 및 상기 반도체 필라 사이의 매몰 절연층을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 8 항에 있어서, 상기 비트 라인은 상기 매몰 절연층 상에 배치된 것을 특징으로 하는 수직형 반도체 소자.
- 제 8 항에 있어서, 상기 비트 라인 반대편 상기 하부 불순물 영역의 상기 제 1 측벽 반대편 제 3 측벽 상의 제 2 비트 라인을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서, 상기 상부 불순물 영역 상의 스토리지 전극을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 11 항에 있어서, 상기 상부 불순물 영역 및 상기 스토리 전극 사이의 셀패드를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서,상기 기판 상에 상기 비트 라인을 따라서 배치되고, 상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역들, 상기 하부 불순물 영역들 상의 수직 채널 영역들 및 상기 수직 채널 영역들 상의 상부 불순물 영역들을 포함하는 복수의 반도체 필라들; 및상기 수직 채널 영역들의 제 2 측벽들 상에서, 상기 비트 라인과 수직하게 신장하는 복수의 워드 라인들을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 제 13 항에 있어서, 상기 복수의 반도체 필라들의 상기 하부 불순물 영역들 은 서로 연결된 것을 특징으로 하는 수직형 반도체 소자.
- 제 1 항에 있어서,상기 기판 상에서 워드 라인을 따라서 배치되고, 상기 기판 상에서 수직 방향으로 신장되고, 하부 불순물 영역들, 상기 하부 불순물 영역들 상의 수직 채널 영역들 및 상기 수직 채널 영역들 상의 상부 불순물 영역들을 포함하는 복수의 반도체 필라들; 및상기 수직 채널 영역들의 제 1 측벽들 상에서, 상기 워드 라인과 수직하게 신장하는 복수의 비트 라인들을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
- 셀 영역 및 주변회로 영역을 포함하는 기판;상기 셀 영역 상의 수직형 반도체 소자; 및상기 주변회로 영역 상의 수평형 반도체 소자를 포함하고, 상기 수직형 반도체 소자는,상기 셀 영역 상에서 수직 방향으로 신장되고, 하부 불순물 영역, 상기 하부 불순물 영역 상의 수직 채널 영역 및 상기 수직 채널 영역 상의 상부 불순물 영역을 포함하는 반도체 필라;상기 하부 불순물 영역과 접촉하도록 상기 하부 불순물 영역의 제 1 측벽 상에 배치된 비트 라인;상기 수직 채널 영역의 제 2 측벽 상에 상기 비트 라인과 수직하게 신장하는 워드 라인;상기 수직 채널 영역 및 상기 워드 라인 사이의 게이트 절연층; 및상기 상부 불순물 영역 상의 스토리지 전극을 포함하는 것을 특징으로 하는 메모리 소자.
- 제 16 항에 있어서, 상기 수평형 반도체 소자는 상기 주변회로 영역 상의 수평형 게이트 전극을 포함하는 것을 특징으로 하는 메모리 소자.
- 제 17 항에 있어서, 상기 수평형 게이트 전극은 상기 워드 라인보다 위에 배치된 것을 특징으로 하는 메모리 소자.
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