KR20210134151A - 반도체 장치 - Google Patents

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KR20210134151A
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semiconductor layer
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region
gate electrode
layer
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이소현
문성수
이재덕
주익형
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 소자 분리막에 의해 정의되며 제1 채널 영역을 제공하는 활성 영역을 갖는 기판; 상기 제1 채널 영역의 양측의 상기 활성 영역에 배치된 제1 소스/드레인 영역; 상기 활성 영역 상에 순차적으로 배치된 제1 게이트 절연막과, 공유 게이트 전극 및 제2 게이트 절연막을 갖는 게이트 구조체; 상기 제2 게이트 절연막 상에 배치되고 상기 활성 영역과 전기적으로 분리되며 제2 채널 영역을 제공하는 커버 반도체층; 상기 제2 채널 영역의 양측의 상기 커버 반도체층 상에 배치된 제2 소스/드레인 영역; 상기 제1 및 제2 소스/드레인 영역에 각각 연결된 제1 및 제2 소스/드레인 콘택; 및 상기 공유 게이트 전극에 연결된 공유 게이트 콘택;을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있으며, 이러한 반도체 소자들은 다수의 트랜지스터를 포함하도록 구성될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들(고 신뢰성, 고속화 및/또는 다기능화)에 대한 요구뿐만 아니라, 고집적화된 요구도 점차 증가하고 있다.
본 개시에서 해결하고자 하는 기술적 과제는 집적도가 향상된 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 소자 분리막에 의해 정의되며 제1 채널 영역을 제공하는 활성 영역을 갖는 기판; 상기 제1 채널 영역의 양측의 상기 활성 영역에 배치된 제1 소스/드레인 영역; 상기 활성 영역 상에 순차적으로 배치된 제1 게이트 절연막과, 공유 게이트 전극 및 제2 게이트 절연막을 갖는 게이트 구조체; 상기 제2 게이트 절연막 상에 배치되고 상기 활성 영역과 전기적으로 분리되며 제2 채널 영역을 제공하는 커버 반도체층; 상기 제2 채널 영역의 양측의 상기 커버 반도체층 상에 배치된 제2 소스/드레인 영역; 상기 제1 및 제2 소스/드레인 영역에 각각 연결된 제1 및 제2 소스/드레인 콘택; 및 상기 공유 게이트 전극에 연결된 공유 게이트 콘택;을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 제1 채널 영역을 제공하는 제1 반도체층; 상기 제1 채널 영역의 양측의 상기 제1 반도체층 상에 배치된 제1 소스/드레인 영역; 상기 제1 채널 영역 상에 순차적으로 배치된 제1 게이트 절연막, 공유 게이트 전극, 및 제2 게이트 절연막을 포함한 게이트 구조체; 상기 제2 게이트 절연막 상에 배치되고 상기 제1 반도체층과 전기적으로 분리되며 제2 채널 영역을 제공하는 제2 반도체층; 및 상기 제2 채널 영역의 양측의 상기 제2 반도체층 상에 배치된 제2 소스/드레인 영역;을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 제1 방향으로 연장되며, 제1 채널 영역을 제공하는 활성 핀을 갖는 기판; 상기 활성 핀과 교차하여 제2 방향으로 연장되며, 상기 활성 핀의 일부 영역 상에 순차적으로 배치된 제1 게이트 절연막과 공유 게이트 전극을 갖는 게이트 구조체; 상기 게이트 구조체의 양측의 상기 활성 핀 상에 위치하는 제1 소스/드레인 영역; 상기 게이트 구조체와 중첩된 영역을 가지며 상기 공유 게이트 전극 상에 배치된 제2 게이트 절연막; 상기 제2 게이트 절연막 상에 배치되며, 제2 채널 영역을 제공하는 커버 반도체층; 상기 제2 채널 영역의 양측의 상기 커버 반도체층 상에 배치된 제2 소스/드레인 영역;을 포함하는 반도체 장치를 제공한다.
수직 방향으로 적층되면서 게이트 전극을 공유하는 복수의 트랜지스터(예, 하부 트랜지스터 및 상부 트랜지스터)를 채용함으로서 반도체 장치의 사이즈를 감소시킬 수 있다.
본 개시 내용의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2a 및 도 2b는 각각 도 1의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 3a 내지 3b는 각각 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 측단면도들이다.
도 4는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 5a 및 도 5b는 각각 도 4의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 6a 내지 도 6g는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 7a 내지 도 7f는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 8a 내지 도 8e는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 10a 및 도 10b는 각각 도 9의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 11은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 12a 및 도 12b는 각각 도 11의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 13은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 14a 및 도 14b는 각각 도 13의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 15는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 16a 내지 16b는 각각 도 13의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 17a 내지 도 24a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 평면도들이며, 도 17b 내지 도 24b는 도 17a 내지 도 24a의 평면을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 25a 내지 도 32a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 평면도들이며, 도 25b 내지 도 32b는 도 25a 내지 도 32a의 평면을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 33a 내지 도 40a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 평면도들이며, 도 33b 내지 도 40b는 도 33a 내지 도 40a의 평면을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 41은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 42a 및 도 42b는 각각 도 41의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 43은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 44a 및 도 44b는 각각 도 43의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 45는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 46a 및 도 46b는 각각 도 45의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 47은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 48a 및 도 48b는 각각 도 47의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 49a 내지 도 49d는 본 개시의 다양한 실시예에 따른 반도체 장치를 나타내는 평면도들이다.
도 50a 내지 도 50c는 본 개시의 다양한 실시예에 따른 반도체 장치를 나타내는 평면도들이다.
도 51a는 CMOS 인버터 회로를 나타내며, 도 51b 및 도 51c는 각각 도 51a의 회로를 구현한 반도체 장치들의 레이아웃들이다.
도 52a 내지 도 52d는 본 개시의 다양한 실시예에 따른 3차원 반도체 장치를 나타내는 사시도들이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2a 및 도 2b는 각각 도 1의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 실시예에 따른 반도체 장치(10A)는, 제1 반도체층(15)과, 상기 제1 반도체층(15)의 상면 양측에 배치된 제1 소스/드레인 영역(S1,D1)과, 상기 제1 반도체층(15) 상에 배치된 제1 게이트 절연막(25)과, 상기 제1 게이트 절연막(25) 상에 배치된 공유 게이트 전극(30)과, 상기 공유 게이트 전극(30) 상에 배치된 제2 게이트 절연막(45)과, 상기 제2 게이트 절연막(45) 상에 배치되며 상기 제1 반도체층(15)과 전기적으로 분리된 제2 반도체층(55)과, 상기 제1 반도체층(15)의 상면 양측에 배치된 제2 소스/드레인 영역(S2,D2)을 포함한다.
상기 제1 및 제2 반도체층(15,55)은 상기 공유 게이트 전극(30)을 기준으로 각각 하부 및 상부에 배치되며, 상기 공유 게이트 전극(30)에 전압이 인가될 경우에 상기 공유 게이트 전극(30)과 인접한 영역에 각각 제1 및 제2 채널 영역들(CH1,CH2)이 형성되도록 구성될 수 있다. 상기 제1 채널 영역(CH1)은 상기 제1 소스/드레인 영역(S1,D1)의 전기적 채널로 제공되며, 상기 제2 채널 영역(CH2)은 상기 제2 소스/드레인 영역(S2,D2)의 전기적 채널로 제공될 수 있다. 상기 제2 채널 영역(CH2)의 적어도 일부가 상기 제1 반도체층(15)의 상면과 수직 방향(예, z방향)으로 상기 제1 채널 영역(CH1)과 중첩되도록 상기 공유 게이트 전극(30)은 상기 제1 및 제2 반도체층(15,55) 사이에 배치될 수 있다.
본 실시예에서, 상기 제1 반도체층(15,55)의 상면은 리세스(recess)(RS)를 가지며, 상기 제1 게이트 절연막(25)과 상기 공유 게이트 전극(30)은 상기 리세스(RS) 내에 배치될 수 있다. 상기 제1 반도체층(15)의 상면은 공유 게이트 전극(30)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 제2 반도체층(55)은 제2 게이트 절연막(45)을 사이에 두고 상기 공유 게이트 전극(30) 상에 배치되므로 제2 채널 영역(CH2)은 상기 제1 반도체층(15)의 상면보다 높은 레벨에 위치할 수 있다.
본 실시예에 따른 반도체 장치(10A)는 상기 제1 소스/드레인 영역(S1,D1)에 각각 연결된 제1 소스/드레인 콘택(CT1a,CT1b)과, 상기 제2 소스/드레인 영역(S2,D2)에 각각 연결된 제2 소스/드레인 콘택(CT2a,CT2b)과, 상기 공유 게이트 전극(30)에 연결된 공유 게이트 콘택(CT3)을 더 포함할 수 있다. 상기 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)과 상기 공유 게이트 콘택(CT3)은 수직 방향(예, z 방향)으로 형성될 수 있다. 도 2a 및 도 2b에는 도시되지 않았으나, 상기 반도체 장치(10A)는 그 상면을 덮는 절연층(예, 도 10a 및 도 10b의 160)을 더 포함할 수 있다. 본 실시예에서, 상기 제1 소스/드레인 영역(S1,D1)의 배열 방향과 상기 제2 소스/드레인 영역(S2,D2)의 배열 방향은 거의 동일한 방향(예, x 방향)일 수 있다. 즉, 상기 제1 채널 영역(CH1)에서의 전류 흐름(C1)과 상기 제2 채널 영역(CH2)에서의 전류 흐름(C2)은 거의 동일한 방향(예, x 방향)으로 형성될 수 있다.
평면적 관점(도 1 참조)에서, 상기 공유 게이트 전극(30)은 상기 제1 반도체층(25) 및 상기 제2 반도체층(45) 사이에 노출된 영역을 포함하며, 상기 공유 게이트 콘택(CT3)은 상기 공유 게이트 전극(30)의 노출된 영역에 연결될 수 있다.
상기 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)과 상기 공유 게이트 콘택(CT3) 중 적어도 하나는 복수의 콘택을 포함할 수 있다. 본 실시예에서, 상기 공유 게이트 콘택(CT3)은 상기 공유 게이트 전극(30)의 대향하는 양 측의 노출된 영역에 각각 3개씩 배열될 수 있다.
앞서 설명한 바와 같이, 상기 제2 반도체층(55)은 상기 제1 반도체층(15)과 전기적으로 분리되므로, 공유 게이트 전극(30)과 함께 제1 및 제2 반도체층(15,55)은 서로 독립적인 트랜지스터를 구동될 수 있다.
일부 실시예에서, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)은 동일한 도전형 불순물로 도프된 영역을 가질 수 있다. 예를 들어, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)은 n형 불순물이 도핑될 경우에, 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)은 n형 채널로 제공될 수 있다. 다른 실시예에서, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)은 다른 도전형 불순물로 도프된 영역을 가질 수 있다. 예를 들어, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)은 각각 p형 및 n형 불순물이 도핑될 경우에, 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)은 p형 채널 및 n형 채널로 제공될 수 있다.
상기 제1 및 제2 채널 영역(CH1,CH2)의 면적은 각각 상기 제1 반도체층(15)과 상기 제2 반도체층(55)이 상기 공유 게이트 전극(30)과의 중첩된 영역에 의해 정의될 수 있다. 예를 들어, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)의 각 크기를 조정함으로써 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)의 면적을 조절할 수 있다(도 42 내지 도 49b 참조).
한편, 상부 및 하부에 위치한 트랜지스터의 문턱 전압은 상기 제1 및 제2 게이트 절연막(25,45)의 두께 및/또는 물질 종류에 의해 결정될 수 있다. 일부 실시예에서, 상기 제1 게이트 절연막(25) 및 상기 제2 게이트 절연막(45)은 서로 다른 두께를 가질 수 있다. 또한, 상기 제1 게이트 절연막(25)은 상기 제2 게이트 절연막(45)과 다른 유전체막을 포함할 수 있다.
도 3a 내지 3b는 각각 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 측단면도들이다.
도 3a 및 도 3b을 참조하면, 본 실시예에 따른 반도체 장치(10B)는 제2 반도체층(55)이 리세스(RS) 내에 배치된 점을 제외하고 도 1a, 도 2a 및 도 2b에 도시된 반도체 장치(10A)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1a, 도 2a 및 도 2b에 도시된 반도체 장치(10A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제2 반도체층(55) 및 제2 게이트 절연막(45)은 앞선 실시예와 달리 공유 게이트 전극(30)에 매립되도록 리세스(RS) 내에 배치된다. 상기 공유 게이트 전극(30)과 상기 제2 반도체층(55)의 하면 및 측면 사이에는 제2 게이트 절연막(45)을 배치된다. 도 3a 및 도 3b에 도시된 바와 같이, 상기 제1 반도체층(15)의 상면은 상기 제2 반도체층(55)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 반도체층(55)은 상기 공유 게이트 전극(30)에 매립되므로 제2 채널 영역(CH2)은 상기 제1 반도체층(11)의 상면보다 낮은 레벨에 위치할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 5a 및 도 5b는 각각 도 4의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 4, 도 5a 및 도 5b을 참조하면, 본 실시예에 따른 반도체 장치(10C)는 제1 및 제2 채널 영역(CH1,CH2)에서의 전류 경로(C1,C2)가 교차하도록 구성된 점과 소자 분리막(61)에 의해 활성 영역(ACT)이 정의되는 갖는 점을 제외하고 도 3a 및 도 3b에 도시된 반도체 장치(10B)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 3a 및 도 3b에 도시된 반도체 장치(10B)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(10C)는 제1 및 제2 채널 영역(CH1,CH2)에서의 전류 경로(C1,C2)가 평면 관점(x-y)에서 거의 수직으로 교차할 수 있다. 도 4에 도시된 바와 같이, 상기 제2 소스/드레인 영역(S2,D2)의 배열 방향(예, y 방향)은 상기 제1 소스/드레인 영역(S1,D1)의 배열 방향(예, x 방향)과 거의 수직 교차할 수 있다.
상기 제1 반도체층(15)은 소자 분리막(61)에 의해 정의되는 활성 영역(15)을 가질 수 있다. 소자 분리막(61)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리막(61)은 절연 물질로 이루어질 수 있다. 예를 들어, 소자 분리막(61)은 산화물, 질화물 또는 그들의 조합일 수 있다.
상기 제1 게이트 절연막(25) 및 상기 공유 게이트 전극(30)의 일부 영역들(특히, 중심 영역)은 상기 활성 영역(15)에 형성된 리세스(RS) 내에 배치될 수 있다. 절연막(62)은 상기 소자 분리막(61) 상에 배치되며, 상기 상기 제1 게이트 절연막(25) 및 상기 공유 게이트 전극(30)과 상기 활성 영역(15)의 주위를 둘러싸도록 형성될 수 있다. 상기 도 3a 및 도 3b에 도시된 실시예와 유사하게, 상기 제2 게이트 절연막(45) 및 제2 반도체층(55)은 상기 공유 게이트 전극(30) 내에 매립되며, 상기 제2 반도체층(55)의 상면은 상기 공유 게이트 전극(30) 및 상기 제1 반도체층(15)의 상면들과 실질적으로 공면을 이룰 수 있다.
이와 같이, 상술된 실시예들에 따른 반도체 장치(10A,10B,10C)는 다양한 실시예로 구현될 수 있으며, 구체적으로 도 42 내지 도 48에 도시된 반도체 장치로 구현될 수 있다. 다양한 실시예에 따른 반도체 장치는 도 42 내지 도 48을 참조하여 후술하기로 한다.
도 6a 내지 도 6g는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다. 본 실시예에 따른 제조방법은 도 2a에 도시된 반도체 장치의 제조방법으로 이해할 수 있다.
도 6a를 참조하면, 하부 트랜지스터를 위한 제1 채널 영역을 제공하기 위한 제1 반도체층(15)을 마련한다.
예를 들어, 상기 제1 반도체층(15)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 제1 반도체층(15)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층으로 제공될 수도 있다. 상기 제1 반도체층(15)은 제1 채널 영역을 위한 p형 또는 n형 불순물 영역을 가질 수 있다.
도 6b를 참조하면, 제1 반도체층(15)에 리세스(RS)를 형성하고, 도 6c를 참조하면, 상기 리세스(RS)가 형성된 제1 반도체층(15) 상에 제1 게이트 절연막(25) 및 공유 게이트 전극(30)을 형성한다.
상기 리세스(RS)의 형성은 식각 공정에 의해 수행될 수 있으며, 상기 리세스는 공유 게이트 전극(30)을 매립하기 위한 공간을 제공할 수 있다. 상기 제1 게이트 절연막(25)은 실리콘 산화막, 실리콘 산질화막을 포함하거나, 실리콘 산화물보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 예를 들어, 상기 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 상기 공유 게이트 전극(30)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo)과 같은 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 공유 게이트 전극(30)은 2개 이상의 다중층으로 구성될 수도 있으며, 다중층인 경우에 수직 방향으로 대칭인 적층구조를 가질 수 있다.
도 6d를 참조하면, 리세스(RS) 주위의 상기 제1 반도체층(15)의 상면 영역(15T)에 위치한 제1 게이트 절연막(25) 및 공유 게이트 전극(30)의 부분들을 제거하고, 이어, 도 6e에 도시된 바와 같이, 상기 공유 게이트 전극(30) 상에 제2 게이트 절연막(45)을 형성할 수 있다.
상기 제1 게이트 절연막(25) 및 공유 게이트 전극(30)의 부분적 제거는 제1 반도체층(15)의 구성물질(예, Si)을 식각 정지층으로 이용하는 화학적 기계적 연마(CMP) 공정으로 수행될 수 있다. 상기 제2 게이트 절연막(45)은 상기 제1 게이트 절연막(25)의 구성물질과 유사한 물질로 형성될 수 있다. 일부 실시예에서, 상기 제2 게이트 절연막(45)은 제2 채널 영역의 형성을 위한 문턱 전압을 고려하여 상기 제1 게이트 절연막(25)과는 다른 두께 또는 다른 유전 물질로 형성될 수 있다.
다음으로, 도 6f를 참조하면, 상기 제2 게이트 절연막(45) 상에 제2 반도체층(55')을 형성하고, 이어 도 6g를 참조하면, 상기 제2 반도체층(55')을 패터닝함으로써 상기 제1 반도체층(15)과 전기적으로 분리된 제2 반도체층(55)을 형성할 수 있다.
상기 제2 반도체(55)층의 성장은 에피택셜 측방향 과성장(Epitaxial lateral overgrowth, ELO)공정으로 수행될 수 있다. 본 공정에서 상기 제2 반도체층(55)은 상기 제1 반도체층(15)의 상면 영역(15T)으로부터 성장시킬 수 있다. 상기 제2 반도체층(55)은 일정한 높이(L1)로 연마되고, 선택적으로 식각 되어 도 6g에 도시된 바와 같이 상기 제1 반도체층(15)과 분리된 패턴을 가질 수 있다. 이로써, 상기 제2 반도체층(55)은 상기 제1 반도체층(15)의 제1 채널 영역과 구별되는 제2 채널 영역을 제공할 수 있으며, 추가적인 상부 트랜지스터로 작용할 수 있다.
추가적으로, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)에 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2)을 형성할 수 있다. 제1 소스/드레인 영역(S1,D1)의 형성공정은 다른 순서에 수행될 수도 있다. 예를 들어, 제1 소스/드레인 영역(S1,D1)의 형성공정은 도 6d의 공정 또는 도 6e의 공정 후에 수행될 수도 있다.
도 7a 내지 도 7f는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다. 본 실시예에 따른 제조방법은 도 3a에 도시된 반도체 장치의 제조방법으로 이해할 수 있다.
우선, 도 7a를 참조하면, 리세스(RS)가 형성된 제1 반도체층(15) 상에 제1 게이트 절연막(25) 및 공유 게이트 전극(30)을 형성하고, 이어, 도 7b에 도시된 바와 같이, 리세스(RS) 주위의 상기 제1 반도체층(15)의 상면 영역(15T)에 위치한 제1 게이트 절연막(25) 및 공유 게이트 전극(30)의 부분들을 제거할 수 있다.
본 공정에서 형성되는 제1 게이트 절연막(25) 및 공유 게이트 전극(30)은, 앞선 실시예(도 6b 참조)와 달리, 리세스(RS) 내에 위치한 제1 게이트 절연막(25) 및 공유 게이트 전극(30)의 두께가 리세스(RS)의 깊이보다 작게 형성된다. 두 층(25,30)의 두께와 리세스(RS)의 깊이의 차이는 후속 공정에서 형성될 제2 반도체층(도 7f의 55)의 두께를 거의 결정할 수 있다(예, 제2 게이트 절연막(45) 두께만큼 편차 존재). 상기 제1 게이트 절연막(25) 및 공유 게이트 전극(30)의 부분적 제거는 앞선 실시예와 유사하게 제1 반도체층(15)의 구성물질(예, Si)을 식각 정지층으로 이용하는 CMP 공정으로 수행될 수 있다.
이어, 도 7c을 참조하면, 상기 공유 게이트 전극(30) 상에 제2 게이트 절연막(45)을 형성하고, 다음으로, 도 7d에 도시된 바와 같이, 리세스(RS) 주위의 상기 제1 반도체층(15)의 상면 영역(15T)에 위치한 제2 게이트 절연막(45) 부분(L2 상에 위치한 부분)을 제거할 수 있다.
다음으로, 도 7e를 참조하면, 상기 제2 게이트 절연막(45) 상에 제2 반도체층(55')을 형성하고, 이어 도 7f에 도시된 바와 같이, 상기 제2 반도체층(55)을 상기 제1 반도체층(15)과 분리시킬 수 있다.
상기 제2 반도체층(55)의 성장은 ELO 공정으로 수행될 수 있다. 본 공정에서 상기 제2 반도체층(55)은 상기 제1 반도체층(15)의 상면 영역(15T)으로부터 성장시킬 수 있다. 상기 제2 반도체층(55)은 일정한 높이(L3)로 연마함으로써 리세스(RS) 내에 제2 반도체층(55)이 잔류할 수 있다. 이러한 제2 반도체층(55)은 도 7f에 도시된 바와 같이 상기 제1 반도체층(15)과 분리된 패턴을 가질 수 있다. 추가적으로, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)에 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2)을 형성할 수 있다.
상술된 실시예에 따른 제조방법에서, 제2 반도체층은 ELO 공정을 이용하여 형성된 방식을 예시하였으나, 다른 공정을 이용하여 제2 반도체층을 형성할 수 있다. 예를 들어, 상기 제2 반도체층의 형성공정은 금속 유도 측방향 결정화(Metal Induced Lateral Crystallization, MILC) 공정을 이용하여 수행될 수 있다(도 8a 및 도 8e 참조).
도 8a 내지 도 8e는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다. 본 실시예에 따른 제조방법은 도 3a에 도시된 반도체 장치의 제조방법으로 이해할 수 있다.
우선, 도 8a를 참조하면, 리세스(RS)가 형성된 제1 반도체층(15) 상에 제1 게이트 절연막(25), 공유 게이트 전극(30) 및 제2 게이트 절연막(45)을 갖는 공유 게이트 구조체를 순차적으로 형성할 수 있다.
리세스(RS) 내에 위치한 게이트 구조체(25,30,45)의 두께는 리세스(RS)의 깊이보다 작으며, 이러한 차이는 후속 공정에서 형성될 제2 반도체층(55)의 두께를 결정할 수 있다. 상기 제1 게이트 절연막(25) 및 공유 게이트 전극(30)의 부분적 제거는 앞선 실시예와 유사하게 제1 반도체층(15)의 구성물질(예, Si)을 식각 정지층으로 이용하는 CMP 공정으로 수행될 수 있다.
이어, 도 8b에 도시된 바와 같이, 상기 제2 게이트 절연막(45) 상에 비정질 반도체층(55M)을 형성할 수 있다.
상기 비정질 반도체층(55M)은 비결정층인 제2 게이트 절연막(45) 상에도 형성될 수 있다. 예를 들어, 상기 비정질 반도체층(55M)은 비정질 실리콘, 비정질 게르마늄 또는 비정질 실리콘-게르마늄을 포함할 수 있다. 이러힌 비정질 반도체층은 MILC 공정을 이용하여 채널 영역을 형성하는 단결정층이 되도록 결정될 수 있다.
다음으로, 도 8c을 참조하면, 상기 비정질 반도체층(55M)의 일부 영역이 노출된 개구(h)를 갖는 마스크층(60)을 형성하고, 상기 마스크층(60) 상에 금속층(75)을 형성한다.
본 공정에서, 상기 마스크층(60)의 개구를 통해서 상기 금속층(75)의 일부는 상기 비정질 반도체층(55M)에 접속된 금속 시드층(75S)으로 제공될 수 있다. 예를 들어, 금속층(75) 및 금속 시드층(75S)은 코발트(Co), 니켈(Ni) 또는 팔라듐(Pd)을 포함할 수 있다. 예를 들어, 상기 마스크층(60)은 포토레지스트와 같은 절연 물질을 포함할 있다. 본 실시예에서, 상기 마스크층(60)은 어닐링 공정 후에 후속 공정(도 8e 참조)에서 제거될 수 있다. 일부 실시예에서, 상기 마스크층(60)은 실리콘 산화물과 같은 절연 물질로 형성되며, 본 실시예와 같이 후속 공정에서 제거되지 않고 잔류하여 최종 반도체 장치의 절연부를 구성할 수도 있다.
이어, 도 8d를 참조하면, 어닐링 공정을 적용하여 상기 금속 시드층(75S)을 이용하여 비정질 반도체층(55M)을 결정화할 수 있다.
본 어닐링 공정에서, 상기 금속 시드층(75S)은 비정질 반도체층(55M) 내에서 이동되면서 비정질 반도체층(55M)을 결정화시킬 수 있다. 그 결과, 결정화된 반도체층(55')을 형성할 수 있다. 어닐링 공정은 비교적 저온(400℃이하)에서 수행될 수 있다. 예를 들어, 어닐링 공정은 300℃∼400℃ 범위에서 수행될 수 있다.
다음으로, 도 8e를 참조하면, 평탄화 공정을 이용하여 리세스(RS) 내에서 상기 공유 게이트 전극(30)에 매립된 제2 반도체층(55)을 잔류시킬 수 있다.
본 평탄화 공정에서, 리세스(RS) 주위의 상기 제1 반도체층(15)의 상면 영역(15T)보다 높은 게이트 구조체, 제2 반도체층(55) 및 마스크층(45)의 부분들을 제거하면서 평탄화될 수 있다. 상기 제2 반도체층(55)은 상기 제1 반도체층(15)의상면 영역(15T)과 실질적으로 공면을 이루는 상면을 가질 수 있다. 추가적으로, 상기 제1 반도체층(15) 및 상기 제2 반도체층(55)에 도 3a에 도시된 바와 같이 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2)을 형성할 수 있다.
이와 같이, 상기 제2 게이트 절연막(45) 상에 채널형성을 위한 제2 반도체층(55)을 형성하는 공정은 ELO 공정 외에도 MILC 공정을 이용하여 수행될 수도 있다.
소자의 신뢰성 및 공정 조건 등을 고려하여 본 발명에 따른 반도체 장치는 다양한 형태로 구현될 수 있다. 예를 들어, 일부 실시예에서, 리세스를 사용하지 않고, 공유 게이트 전극은 매립되지 않을 수 있다(도 9 내지 도 12 참조). 일부 실시예에서는, 제2 반도체층(또는 커버 반도체층)의 제2 소스/드레인 영역과 공유 게이트 전극 사이에 층간 절연부를 도입할 수 있으며(도 9, 도 10, 도 15 및 도16), 다른 일부 실시예에서는, 공유 게이트 전극에 연결되는 게이트 콘택의 위치도 다양하게 변경될 수 있다.
이하, 본 발명의 구체적인 실시예에 따른 반도체 장치들을 도 9 내지 도 16을 참조하여 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 10a 및 도 10b는 각각 도 9의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 9, 도 10a 및 도 10b를 참조하면, 본 실시예에 따른 반도체 장치(100A)는 소자 분리막(121)에 의해 정의되는 활성 영역(115)을 갖는 기판(110)과, 상기 활성 영역 상면의 양측에 배치된 제1 소스/드레인 영역(S1,D1)과, 상기 활성 영역(115) 상에 순차적으로 배치된 제1 게이트 절연막(125), 공유 게이트 전극(130) 및 제2 게이트 절연막(145)을 갖는 공유 게이트 구조체(GS)와, 상기 제2 게이트 절연막(145) 상에 배치되며 상기 활성 영역(115)과 전기적으로 분리된 커버 반도체층(155)과, 상기 커버 반도체층(115)의 상면 양측에 배치된 제2 소스/드레인 영역(S2,D2)을 포함한다.
상기 활성 영역(115)과 상기 커버 반도체층(155)은 상기 공유 게이트 전극(130)을 기준으로 각각 하부 및 상부에 배치되며, 상기 공유 게이트 전극(130)에 전압이 인가될 경우에, 도 10a 및 도 10b에 도시된 바와 같이, 상기 공유 게이트 전극(130)과 인접한 영역에 각각 제1 및 제2 채널 영역들(CH1,CH2)이 형성될 수 있다. 상기 제1 채널 영역(CH1)은 상기 제1 소스/드레인 영역(S1,D1)의 전기적 채널로 제공되며, 상기 제2 채널 영역(CH2)은 상기 제2 소스/드레인 영역(S2,D2)의 전기적 채널로 제공될 수 있다. 상기 제2 채널 영역(CH2)의 적어도 일부가 상기 활성 영역(115)의 상면과 수직 방향(예, z 방향)으로 상기 제1 채널 영역(CH1)과 중첩된 영역을 가질 수 있다.
본 실시예에서, 상기 활성 영역(115)의 상면은 앞선 실시예들과 달리 실질적으로 평탄한 상면을 갖는다. 상기 제1 게이트 절연막(125), 상기 공유 게이트 전극(130) 및 상기 제2 게이트 절연막(145), 즉 상기 공유 게이트 구조체(GS)는 상기 활성 영역의 상기 평탄한 상면에 배치될 수 있다.
도 10a 및 도 10b에 도시된 반도체 장치는 도 5a 및 도 5b에 도시된 실시예와 유사하게 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)의 전류 흐름이 거의 수직 방향(예, z 방향)으로 교차하도록 구성될 수 있다. 즉, 상기 제1 소스/드레인 영역은 제1 방향(예, x 방향)으로 배열되며, 상기 제2 소스/드레인 영역은 상기 제1 방향(예, x 방향)과 교차하는 제2 방향(예, y 방향)으로 배열될 수 있다.
본 실시예에 따른 반도체 장치(100A)는 상기 제1 소스/드레인 영역(S1,D1)에 각각 연결된 제1 소스/드레인 콘택(CT1a,CT1b)과, 상기 제2 소스/드레인 영역(S2,D2)에 각각 연결된 제2 소스/드레인 콘택(CT2a,CT2b)과, 상기 공유 게이트 전극(130)에 연결된 공유 게이트 콘택(CT3)을 더 포함할 수 있다. 상기 반도체 장치(100A)는 게이트 구조체(GS)를 덮도록 소자 분리막(121) 상에 배치된 절연부(160)을 더 포함하며, 상기 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)과 상기 공유 게이트 콘택(CT3)는 상기 절연부(160)를 관통하도록 형성될 수 있다.
상기 공유 게이트 전극(130)은 상기 제2 방향으로 연장되는 부분을 가질 수 있다. 상기 공유 게이트 전극(130)은 상기 기판(110)의 상면과 수직 방향(예, z 방향)으로 상기 활성 영역(115)과 중첩되지 않은 영역으로 연장될 수 있다. 도 10b에 도시된 바와 같이, 상기 공유 게이트 전극(130)의 상기 연장된 부분은 상기 소자 분리막(121) 상으로 연장될 수 있다. 상기 공유 게이트 콘택(CT3)은 상기 공유 게이트 전극(130)의 연장된 부분과 연결되도록 형성될 수 있다.
상기 커버 반도체층(155)은 상기 기판(110)의 상면과 수직 방향(예, z방향)으로 상기 공유 게이트 전극(130)의 연장된 부분과 중첩되는 개구(H)를 가지며 상기 공유 게이트 콘택(CT3)은 상기 개구(H)를 통해 상기 공유 게이트 전극(130)의 연장된 부분에 연결될 수 있다.
도 9에 도시된 바와 같이, 본 실시예에 채용된 커버 반도체층(155)은 상기 개구(H)와 인접한 영역에 다른 영역의 폭보다 작은 폭을 갖는 넥(neck)부(NP)을 가질 수 있다. 이러한 넥부(NP)는 MILC 공정에서 결정화의 방향성을 제공하기 위한 금속 시드층의 이동 경로로 제공될 수 있다. 이에 대해서는 제조공정(도 19a 및 도 19b와, 도 20a 및 도 20b)에서 더 상세히 설명하기로 한다.
도 11은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 12a 및 도 12b는 각각 도 11의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 11, 도 12a 및 도 12b을 참조하면, 본 실시예에 따른 반도체 장치(100B)는 커버 반도체층(155)의 일부 영역과 공유 게이트 전극(130) 사이에 층간 절연부(141)를 도입하는 점을 제외하고 도 9, 도 10a 및 도 10b에 도시된 반도체 장치(100A)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 9, 도 10a 및 도 10b에 도시된 반도체 장치(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(100B)는 상기 커버 반도체층(155)과 상기 공유 게이트 전극(130)의 연장된 부분 사이에 배치된 층간 절연부(141)를 더 포함할 수 있다. 상기 층간 절연부(141)에 의해 상기 제2 소스/드레인 영역(S2,D2)은 상기 제2 채널 영역(CH2)보다 높은 레벨에 위치할 수 있다. 또한, 본 실시예에서, 상기 제2 게이트 절연막(145)의 일부 영역은 상기 층간 절연부(141) 상으로 연장될 수 있다.
다른 측면에서는 상기 층간 절연부(141)에 의해 상기 제2 소스/드레인 영역(S2,D2)과 상기 공유 게이트 전극(130)의 충분한 간격이 확보될 수 있다. 그 결과, 제2 소스/드레인 영역(S2,D2)및 제2 소스/드레인 콘택(CT2a,CT2b)을 형성할 때(도 30b 및 도 32b 참조)에 공유 게이트 전극(130)과 원하지 않는 접속이 발생되는 것을 효과적으로 방지할 수 있다.
앞선 실시예와 유사하게, 상기 공유 게이트 전극(130)은 상기 제2 방향(예, y 방향)으로 연장되는 부분을 가질 수 있다. 상기 공유 게이트 전극(130)은 상기 기판(110)의 상면과 수직 방향(예, z 방향)으로 상기 활성 영역(115)과 중첩되지 않은 영역으로 연장될 수 있다. 도 12b에 도시된 바와 같이, 상기 공유 게이트 전극(130)의 상기 연장된 부분은 상기 소자 분리막(121) 상으로 연장될 수 있다. 상기 공유 게이트 콘택(CT3)은 상기 공유 게이트 전극(130)의 연장된 부분과 연결되도록 형성될 수 있다.
상기 커버 반도체층(155)은 상기 기판(110)의 상면과 수직 방향(예, z방향)으로 상기 공유 게이트 전극(130)의 연장된 부분과 중첩되는 개구(H)를 가지며 상기 공유 게이트 콘택(CT3)은 상기 개구(H)를 통해 상기 공유 게이트 전극(130)의 연장된 부분에 연결될 수 있다. 또한, 상기 커버 반도체층(155)은 상기 기판(110)의 상면과 수직방향(예, z 방향)으로 상기 공유 게이트 전극(130)과 중첩되지 않은 영역으로 연장된 부분을 가지며, 상기 커버 반도체층(155)의 연장된 부분은 다른 영역의 폭보다 작은 폭을 갖는 넥부(NP)을 가질 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 14a 및 도 14b는 각각 도 13의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 13, 도 14a 및 도 14b을 참조하면, 본 실시예에 따른 반도체 장치(100C)는, 도 4, 도 5a 및 도 5b에 도시된 실시예와 유사하게, 게이트 구조체(GS) 및 커버 반도체층(155)이 활성 영역(115)에 매립된 구조를 갖는다.
본 실시예에서, 활성 영역(115)에 형성된 리세스(RS)는 도 14b에 도시된 바와 같이 제2 방향(예, y 방향)으로는 개방된 구조를 갖는다. 상기 제2 방향(예, y 방향)에서 리세스(RS)의 일부 영역은 소자 분리막(121)에 걸쳐 형성될 수 있다. 제2 채널 영역의 면적(즉, 공유 게이트 전극(130)의 면적)을 유지하면서, 상기 활성 영역(115)은 제2 방향(예, y 방향)으로 감소시킴으로써 상기 제1 채널 영역(CH1)의 면적을 조절할 수 있다(도 43b, 도 47b 및 도 49b 참조)
도 14a 및 도 14b에 도시된 바와 같이, 상기 리세스(RS) 내에 게이트 구조체(GS) 및 커버 반도체층(155)가 매립된다. 구체적으로, 제1 게이트 절연막(125) 및 공유 게이트 전극(130)은 리세스(RS) 내에 매립되고, 제2 게이트 절연막(145) 및 커버 반도체층(155)은 리세스(RS) 내에서 공유 게이트 전극(130)에 매립될 수 다. 상기 커버 반도체층(155)의 상면은 상기 활성 영역(115)의 상면과 실질적으로 공면을 이룰 수 있다. 본 실시예에서, 상기 커버 반도체층(155)은 상기 공유 게이트 전극(130)에 매립되므로 제2 채널 영역(CH2)은 상기 활성 영역(115)의 상면보다 낮은 레벨에 위치할 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 16a 내지 16b는 각각 도 13의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 15, 도 16a 및 도 16b을 참조하면, 본 실시예에 따른 반도체 장치(100D)는 커버 반도체층(155)의 일부 영역과 게이트 전극(130) 사이에 층간 절연부(141)를 도입하는 점과, 공유 게이트 콘택(CT3)이 공유 게이트 전극(130)의 연장된 부분에 연결된 점을 제외하고 도 13, 도 14a 및 도 14b에 도시된 반도체 장치(100C)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 13, 도 14a 및 도 14b에 도시된 반도체 장치(100C)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(100C)는 도 12b에 도시된 반도체 장치(100B)와 유사하게, 상기 커버 반도체층(155)과 상기 공유 게이트 전극(130)의 연장된 부분 사이에 배치된 층간 절연부(141)를 더 포함할 수 있다. 상기 층간 절연부(141)에 의해 상기 제2 소스/드레인 영역(S2,D2)은 상기 제2 채널 영역(CH2)보다 높은 레벨에 위치할 수 있다. 상기 제2 게이트 절연막(145)의 일부 영역은 상기 층간 절연부(141) 상으로 연장될 수 있다.
앞선 실시예와 유사하게, 상기 공유 게이트 전극(130)은 상기 제2 방향(예, y 방향)으로 연장되는 부분을 가질 수 있다. 상기 공유 게이트 전극(130)은 상기 기판(110)의 상면과 수직 방향(예, z 방향)으로 상기 활성 영역(115)과 중첩되지 않은 영역으로 연장될 수 있다. 도 14b에 도시된 바와 같이, 상기 공유 게이트 전극(130)의 상기 연장된 부분은 상기 소자 분리막(121) 상으로 연장될 수 있다. 상기 상기 공유 게이트 전극(130)의 상기 연장된 부분은 상기 수직 방향(예, z 방향)으로 상기 커버 반도체층(155)과 중첩되지 않은 영역을 포함할 수 있다. 상기 공유 게이트 콘택(CT3)은 상기 공유 게이트 전극(130)의 연장된 부분과 연결되도록 형성될 수 있다.
도 17a 내지 도 24a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 평면도들이며, 도 17b 내지 도 24b는 도 17a 내지 도 24a의 평면을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
본 실시예에 따른 반도체 장치의 제조방법은 도 9, 도 10a 및 도 10b에 도시된 반도체 장치(100A)의 제조방법으로 이해될 수 있다. 구체적으로, 도 17a 내지 도 24a는 도 9의 평면도에 대응되며, 도 17b 내지 도 24b의 두 단면은 도 10a 및 도 10b의 단면도에 대응된다.
도 17a 및 도 17b를 참조하면, 기판(110)의 활성 영역(115) 및 소자 분리막(121) 상에 게이트 구조체(GS)를 형성할 수 있다.
상기 기판(110)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 활성 영역(115)은 소자 분리막(121)에 의해 정의될 수 있다. 상기 활성 영역(115)은 CMP와 같은 연마 공정에 의해 상기 소자 분리막(121)의 상면과 실질적으로 공면을 가질 수 있다. 일부 실시예에서, 상기 기판(110)에는 트랜지스터를 형성하기 위해서 p형 또는 n형 웰 및/또는 n형 또는 p형 불순물 영역을 형성될 수 있다.
이어, 상기 활성 영역(115) 및 상기 소자 분리막(121) 상에 제1 게이트 절연막(125), 공유 게이트 전극(130), 제2 게이트 절연막(145)을 순차적으로 적층하여 게이트 구조체(GS)를 형성한다. 제1 및 제2 게이트 절연막(125,145)과 공유 게이트 전극(130)은 상술된 실시예에서 언급한 물질을 포함할 수 있다. 일부 실시예에서, 상기 공유 게이트 전극(130)은 다층 구조인 경우에 상하부 대칭 구조(예, Poly-Si/W/Poly-Si)를 가질 수 있다. 일부 실시예에서, 상기 제1 및 제2 게이트 절연막(125,145)을 다른 문턱 전압을 갖도록 다른 두께 및/또는 다른 유전막으로 형성할 수 있다.
다음으로, 도 18a 및 도 18b를 참조하면, 상기 제2 게이트 절연막(145) 상에 비정질 반도체층(155M)를 형성하고, 이어 비정질 반도체층(155M)의 일부 영역이 노출된 개구(h)를 갖는 제1 절연층(161)을 형성하고, 상기 제1 절연층(161) 상에 금속층(175)을 형성할 수 있다.
본 실시예에서, 채널 영역을 형성하는 단결정층(즉, 커버 반도체층(도 20b의 155 참조))은 MILC 공정을 이용하여 형성할 수 있다. 예를 들어, 상기 비정질 반도체층(155M)은 비정질 실리콘, 비정질 게르마늄 또는 비정질 실리콘-게르마늄을 포함할 수 있다. 비정질 반도체층(155M)의 일부 영역이 노출된 개구(h)를 갖는 제1 절연층(161)을 형성하고, 상기 제1 절연층(161) 상에 금속층(175)을 형성할 수 있다. 이 과정에서, 노출된 개구(h)를 통해서 금속층(175)의 일부인 금속 시드층(175S)은 상기 비정질 반도체층(155M)에 접속될 수 있다. 예를 들어, 상기 제1 절연층(161)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 예를 들어, 금속층(175)은 코발트(Co), 니켈(Ni) 또는 팔라듐(Pd)을 포함할 수 있다. 일부 실시예에서, 상기 제1 절연층(161)은 후속 공정에서 제거되지 않고 잔류하여 최종 반도체 장치의 절연부(160)의 일부를 구성할 수 있다.
이어, 도 19a 및 도 19b를 참조하면, 게이트 구조체(GS)와 비정질 반도체층(155M)을 패터닝할 수 있다.
본 공정에서 패터닝된 게이트 구조체(GS)의 양 측의 활성 영역(115)이 노출될 수 있으며(도 19a 참조), 이러한 노출된 영역은 제1 소스/드레인 영역(S1,D1)을 위한 영역으로 제공될 수 있다. 상기 게이트 구조체(GS)와 함께 패터닝된 상기 비정질 반도체층은 상기 활성 영역(155)과 교차하도록 제2 방향(예, y 방향)으로 연장된 패턴을 가질 수 있다. 구체적으로, 상기 게이트 구조체(GS), 즉 상기 공유 게이트 전극(130)은 상기 제2 방향(예, y 방향)으로 상기 소자 분리막(121) 상으로 연장될 수 있다.
상기 비정질 반도체층(155M)은 상기 개구(h)와 인접한 영역에 다른 영역의 폭보다 작은 폭을 갖는 넥부(NP)를 가질 수 있다. 이러한 넥부(NP)는 앞서 설명한 바와 같이, MILC 공정에서 결정화의 방향성을 제공하기 위한 금속 시드층의 이동 경로로 제공될 수 있다. 상기 비정질 반도체층(155M)과 함께 패터닝되는 상기 게이트 구조체도 상기 넥부(NP)에 대응되는 넥부를 가질 수있다.
다음으로, 도 20a 및 20b를 참조하면, 어닐링 공정을 적용하여 상기 금속 시드층(175S)을 이용하여 비정질 반도체층(155M)을 결정화할 수 있다.
본 어닐링 공정에서, 상기 금속 시드층(175S)은 비정질 반도체층(155M) 내에서 이동되면서 비정질 반도체층(155M)을 결정화시킬 수 있다. 그 결과, 결정화된 커버 반도체층(155)을 형성할 수 있다. 어닐링 공정은 비교적 저온(400℃이하)에서 수행될 수 있다. 예를 들어, 어닐링 공정은 300℃∼400℃ 범위에서 수행될 수 있다. 결정화된 후에, 상기 금속 시드층(175S)은 상기 커버 반도체층(155)의 일단부에 잔류할 수 있다.
이어, 도 21a 및 도 21b를 참조하면, 제1 개구(H1a,H1b)를 통해 노출된 활성 영역(115)에 제1 소스/드레인 영역(S1,D1)을 형성할 수 있다.
본 공정은 도 20a 및 20b에 도시된 결과물에서 제1 절연층(161)의 개구(h) 등을 매립하도록 상기 제1 절연층(161) 상에 제2 절연층(162)을 형성하는 공정을 시작될 수 있다. 이어, 금속층(175) 및 제1 및 제2 절연층(161,162)의 일부가 제거되도록 연마하는 공정이 수행될 수 있다. 다음으로 상기 제1 및 제2 및 절연층(161,162)에 제1 개구(H1a,H1b)를 형성하여 활성 영역(115)을 노출시키고, 이어 이온주입 공정을 이용하여 제1 개구(H1a,H1b)를 통해 노출된 활성 영역(115)에 제1 소스/드레인 영역(S1,D1)을 형성할 수 있다.
다음으로, 도 22a 및 도 22b를 참조하면, 제2 개구(H2a,H2b)를 통해 노출된 커버 반도체층(155)에 제2 소스/드레인 영역(S2,D2)을 형성할 수 있다.
본 공정은 도 21a 및 21b에 도시된 결과물에서 제1 및 제2 개구(H1a,H1b)을 매립하도록 상기 제1 및 제2 절연층(161,162) 상에 제3 절연층(163)을 형성하여 절연부(160")를 형성하는 공정을 시작될 수 있다. 이어, 절연부(160")의 일부가 제거되도록 연마하고, 상기 절연부(160")에 제2 개구(H2a,H2b)를 형성하여 커버 반도체층(155)을 노출시킬 수 있다. 다음으로, 앞선 제1 소스/드레인 영역(S1,D1) 형성 공정과 유사하게, 이온주입 공정을 이용하여 제2 개구(H2a,H2b)를 통해 노출된 커버 반도체층(155)에 제2 소스/드레인 영역(S2,D2)을 형성할 수 있다.
이어, 도 23a 및 도 23b를 참조하면, 게이트 전극(145)의 콘택 영역(CA)이 노출되도록 커버 반도체층(155)을 부분적으로 식각할 수 있다.
본 공정에서는 상기 커버 반도체층(155)의 상면이 노출되도록 상기 절연부(160')를 연마시킬 수 있다. 이어, 커버 반도체층(155)을 부분적으로 식각함으로써 게이트 전극(145)의 콘택 영역을 노출시킬 수 있다. 이러한 부분적인 식각공정을 통해서 잔류한 금속 시드층(175S)이 위치한 커버 반도체층(155)의 단부도 제거할 수 있다.
다음으로, 도 24a 및 도 24b를 참조하면, 상기 커버 반도체층(155)을 덮도록 절연부(160)를 형성한 후에, 상기 절연부(160)에 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2) 및 게이트 전극(145)의 콘택 영역(CA)이 개방하는 콘택용 개구들(CHA,CHB,CHC)을 형성할 수 있다.
추가적으로, 상기 콘택용 개구들(CHA,CHB,CHC)에 각각 공유 게이트 콘택(CT3) 및 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)을 형성하여 도 9, 도 10a 도 10b에 도시된 반도체 장치(100A)가 제조될 수 있다. 공유 게이트 콘택(CT3) 및 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)은 각각 콘택 플러그와 상기 콘택 플러그를 둘러싸는 배리어막를 포함할 수 있다. 예를 들어, 상기 콘택 플러그는 W, Cu, Al, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다. 상기 배리어막은 도전성 금속 질화막을 포함하며, 예를 들어, TiN, TaN, AlN, WN 또는 이들의 조합을 포함할 수 있다.
상술된 실시예에서, 커버 반도체층(155)의 형성공정은 MILC 공정을 이용하는 형태를 예시하였으나, 이와 달리, 도 6a 내지 도 6g 및 도 7a 내지 도 7f에 도시된 공정과 유사하게, 에피택셜 측방향 과성장(ELO)공정을 이용하여 상부 채널영역을 위한 커버 반도체층(155)을 성장시킬 수 있다.
도 25a 내지 도 32a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 평면도들이며, 도 25b 내지 도 32b는 도 25a 내지 도 32a의 평면을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
본 실시예에 따른 반도체 장치의 제조방법은 도 11, 도 12a 및 도 12b에 도시된 반도체 장치(100B)의 제조방법으로 이해될 수 있다. 구체적으로, 도 25a 내지 도 32a는 도 11의 평면도에 대응되며, 도 25b 내지 도 32b의 두 단면은 도 12a 및 도 12b의 단면도에 대응된다.
도 25a 및 도 25b를 참조하면, 기판(110)의 활성 영역(115) 및 소자 분리막(121) 상에 제1 게이트 절연막(125)과 게이트 전극(130)을 형성하고, 상기 게이트 전극(130) 상에 층간 절연부(141)를 형성할 수 있다.
상기 층간 절연부(141)는 상기 활성 영역(115)과 수직 방향(예, z 방향)으로 중첩된 영역(O1)이 개방되도록 형성될 수 있다. 상기 층간 절연부(141)에 의해 게이트 전극(130)과 후속 공정에서 형성된 커버 반도체층(155)의 접촉 영역(즉, 제2 채널 영역)의 제2 방향(예, y 방향)의 폭이 설정될 수 있다. 또한, 상기 층간 절연부(141)의 두께에 의해 후속 공정에서 형성될 제2 소스/드레인 영역(S2,D2)과 상기 공유 게이트 전극(130)의 간격이 확보될 수 있다. 예를 들어, 상기 층간 절연부(141)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다.
다음으로, 도 26a 및 도 26b를 참조하면, 상기 층간 절연부(141)가 형성된 게이트 전극(130) 상에 제2 게이트 절연막(145) 및 비정질 반도체층(155M)를 순차적으로 형성할 수 있다.
상기 층간 절연부(141)의 개구 영역(O1)에서 상기 제2 게이트 절연막(145)은 상기 게이트 전극(130)에 직접 접촉하도록 형성될 수 있다. 상기 제2 게이트 절연막(145)의 일부 영역은 상기 층간 절연부(141) 상으로 배치될 수 있다. 상기 비정질 반도체층(155M)은 상기 제2 게이트 절연막(145) 상에 배치될 수 있다.
이어, 도 27a 및 도 27b를 참조하면, 상기 비정질 반도체층(155M) 상에 비정질 반도체층(155M)의 일부 영역이 노출된 개구(h)를 갖는 제1 절연층(161)을 형성하고, 상기 제1 절연층(161) 상에 금속층(175)을 형성할 수 있다.
본 실시예에서, 채널 영역을 형성하는 단결정층(즉, 커버 반도체층(도 20b의 155 참조))은 MILC 공정을 이용하여 형성할 수 있다. 비정질 반도체층(155M)의 일부 영역이 노출된 개구(h)를 갖는 제1 절연층(161)을 형성하고, 상기 제1 절연층(161) 상에 금속층(175)을 형성할 수 있다. 노출된 개구(h)를 통해서 금속층(175)의 일부인 금속 시드층(175S)은 상기 비정질 반도체층(155M)에 접속될 수 있다.
다음으로, 도 28a 및 도 28b를 참조하면, 게이트 구조체(GS)와 비정질 반도체층(155M)을 패터닝하고, 어닐링 공정을 적용하여 상기 금속 시드층(175S)을 이용하여 비정질 반도체층(155M)을 결정화할 수 있다.
본 패터닝 공정에서는 앞선 실시예(도 19a 및 도 19b)와 유사하게 패터닝된 게이트 구조체(GS)의 양 측의 활성 영역(115)이 노출될 수 있다. 이러한 노출된 영역은 제1 소스/드레인 영역(S1,D1)을 위한 영역으로 제공될 수 있다. 상기 비정질 반도체층(155M)은 상기 개구(h)와 인접한 영역에 다른 영역의 폭보다 작은 폭을 갖는 넥부(NP)를 가질 수 있다.
이어, 어닐링 공정을 적용할 수 있다. 본 어닐링 공정에서 상기 금속 시드층(175S)은 비정질 반도체층(155M) 내에서 이동되면서 결정화하여 커버 반도체층(155)을 형성할 수 있다. 어닐링 공정이 종료한 후에, 금속 시드층(175S)은 커버 반도체층(155)의 단부에 잔류할 수 있다.
이어, 도 29a 및 도 29b를 참조하면, 제1 개구(H1a,H1b)를 통해 노출된 활성 영역(115)에 제1 소스/드레인 영역(S1,D1)을 형성할 수 있다.
본 공정은 도 28a 및 28b에 도시된 결과물에서 제1 절연층(161)의 개구(h) 등을 매립하도록 상기 제1 절연층(161) 상에 제2 절연층(162)을 형성하고, 상기 제1 및 제2 절연층(161,162)에 제1 개구(H1a,H1b)를 형성하여 활성 영역(115)을 노출시키는 과정으로 수행될 수 있다. 이어 이온주입 공정을 이용하여 제1 개구(H1a,H1b)를 통해 노출된 활성 영역(115)에 제1 소스/드레인 영역(S1,D1)을 형성할 수 있다.
다음으로, 도 30a 및 도 30b를 참조하면, 제2 개구(H2a,H2b)를 통해 노출된 커버 반도체층(155)에 제2 소스/드레인 영역(S2,D2)을 형성할 수 있다.
본 공정은 도 29a 및 29b에 도시된 결과물에서 제1 및 제2 개구(H1a,H1b)을 매립하도록 추가적인 절연층을 형성하여 절연부(160")를 형성하고, 연마 공정을 적용한 후에 상기 절연부(160")에 제2 개구(H2a,H2b)를 형성하여 커버 반도체층(155)을 노출시키는 공정으로 수행될 수 있다. 이어, 이온주입 공정을 이용하여 제2 개구(H2a,H2b)를 통해 노출된 커버 반도체층(155)에 제2 소스/드레인 영역(S2,D2)을 형성할 수 있다.
이어, 도 31a 및 도 31b를 참조하면, 게이트 전극(145)의 콘택 영역(CA)이 노출되도록 커버 반도체층(155)을 부분적으로 식각할 수 있다.
본 공정에서는 상기 커버 반도체층(155)의 상면이 노출되도록 상기 절연부(160')를 연마시킬 수 있다. 이어, 커버 반도체층(155)을 부분적으로 식각함으로써 게이트 전극(145)의 콘택 영역을 노출시킬 수 있다. 이러한 부분적인 식각공정을 통해서 잔류한 금속 시드층(175S)이 위치한 커버 반도체층(155)의 단부도 제거할 수 있다.
다음으로, 도 32a 및 도 32b를 참조하면, 상기 커버 반도체층(155)을 덮도록 절연부(160)를 형성한 후에, 상기 절연부(160)에 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2) 및 게이트 전극(145)의 콘택 영역(CA)이 개방하는 콘택용 개구들(CHA,CHB,CHC)을 형성할 수 있다.
추가적으로, 상기 콘택용 개구들(CHA,CHB,CHC)에 각각 공유 게이트 콘택(CT3) 및 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)을 형성하여 도 11, 도 12a 도 12b에 도시된 반도체 장치(100B)가 제조될 수 있다.
도 33a 내지 도 41a는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 평면도들이며, 도 33b 내지 도 41b는 도 33a 내지 도 41a의 평면을 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
본 실시예에 따른 반도체 장치의 제조방법은 도 15, 도 16a 및 도 16b에 도시된 반도체 장치(100D)의 제조방법으로 이해될 수 있다. 구체적으로, 도 33a 내지 도 41a는 도 15의 평면도에 대응되며, 도 33b 내지 도 41b의 두 단면은 도 16a 및 도 16b의 단면도에 대응된다.
도 33a 및 도 33b를 참조하면, 기판(110) 상에 소자 분리막(121)에 의해 정의되는 활성 영역(115)을 형성하고, 활성 영역(115)과 소자 분리막(121)의 일부 영역에 리세스(RS)를 형성할 수있다. 이어, 상기 리세스(RS) 주위에 위치한 상기 활성 영역 상단에 제1 소스/드레인 영역(S1,D1)을 형성할 수 있다.
이어, 도 34a 및 도 34b를 참조하면, 리세스(RS)가 형성된 활성 영역(115) 및 소자 분리막(121) 상에 제1 게이트 절연막(125)과 게이트 전극(130)을 형성하고, 도 35a 및 도 35b에 도시된 바와 같이, 상기 게이트 전극(130) 상에 층간 절연부(141)를 형성할 수 있다.
상기 제1 게이트 절연막(125)과 상기 게이트 전극(130)는 리세스(RS) 내에 배치되고, 리세스(RS) 주위에 위치한 활성 영역(115) 및 소자 분리막(121) 상에도 연장될 수 있다. 상기 게이트 전극(130) 상에 층간 절연층(141')을 형성할 수 있다. 본 실시예에서 층간 절연층(141')은 평탄한 상면을 가질 수 있다.
도 35a 및 도 35b에 도시된 바와 같이, 상기 층간 절연층(141') 상에 활성 영역(115)과 중첩된 영역(O1)이 개방된 마스크 패턴(M)을 형성하고, 마스크 패턴(M)을 이용하여 식각함으로써 층간 절연부(141)를 형성할 수 있다. 상기 층간 절연부(141)의 두께에 의해 후속 공정에서 형성될 제2 소스/드레인 영역(S2,D2)과 상기 공유 게이트 전극(130)의 간격이 확보될 수 있다. 본 식각 공정을 이방성 식각으로 수행함으로써 제1 소스/드레인 영역(S1,D1)과 후속 공정에서 형성될 커버 반도체층(155)의 간격(도 35b의 우측 단면도에서 대각선 방향)을 추가적으로 증가시킬 수 있다.
다음으로, 도 36a 및 도 36b를 참조하면, 상기 층간 절연부(141)가 형성된 게이트 전극(130) 상에 제2 게이트 절연막(145) 및 비정질 반도체층(155M)를 순차적으로 형성할 수 있다.
상기 층간 절연부(141)의 개구 영역(O1)에서 상기 제2 게이트 절연막(145)은 상기 게이트 전극(130)에 직접 접촉하도록 형성될 수 있다. 상기 제2 게이트 절연막(145)의 일부 영역은 상기 층간 절연부(141) 상으로 배치될 수 있다. 상기 비정질 반도체층(155M)은 상기 제2 게이트 절연막(145) 상에 배치될 수 있다.
이어, 도 37a 및 도 37b를 참조하면, 상기 비정질 반도체층(155M) 상에 비정질 반도체층(155M)의 일부 영역이 노출된 개구(h)를 갖는 제1 절연층(161)을 형성하고, 상기 제1 절연층(161) 상에 금속층(175)을 형성할 수 있다.
본 실시예에서, 채널 영역을 형성하는 단결정층(즉, 커버 반도체층(도 20b의 155 참조))은 MILC 공정을 이용하여 형성할 수 있다. 비정질 반도체층(155M)의 일부 영역이 노출된 개구(h)를 갖는 제1 절연층(161)을 형성하고, 상기 제1 절연층(161) 상에 금속층(175)을 형성할 수 있다. 노출된 개구(h)를 통해서 금속층(175)의 일부인 금속 시드층(175S)은 상기 비정질 반도체층(155M)에 접속될 수 있다.
다음으로, 도 38a 및 도 38b를 참조하면, 게이트 구조체(GS)와 비정질 반도체층(155M)을 패터닝하고, 어닐링 공정을 적용하여 상기 금속 시드층(175S)을 이용하여 비정질 반도체층(155M)을 결정화할 수 있다.
본 패터닝 공정에서는 앞선 실시예(도 19a 및 도 19b)와 유사하게 패터닝된 게이트 구조체(GS)의 양 측의 활성 영역(115)이 노출될 수 있다. 이러한 노출된 영역은 제1 소스/드레인 영역(S1,D1)을 위한 영역으로 제공될 수 있다. 상기 비정질 반도체층(155M)은 상기 개구(h)와 인접한 영역에 다른 영역의 폭보다 작은 폭을 갖는 넥부(NP)를 가질 수 있다. 이어, 어닐링 공정을 적용하여 상기 금속 시드층(175S)은 비정질 반도체층(155M) 내에서 이동되면서 커버 반도체층(155)으로 결정화시킬 수 있다. 어닐링 공정이 종료한 후에, 금속 시드층(175S)은 커버 반도체층(155)의 단부에 잔류할 수 있다.
이어, 도 39a 및 도 39b를 참조하면, 게이트 전극(145)의 콘택 영역(CA)이 노출되도록 커버 반도체층(155)을 부분적으로 식각할 수 있다.
본 공정에서는 상기 커버 반도체층(155)의 상면이 노출되도록 상기 절연부(160')를 연마시킬 수 있다. 이어, H1a로 표시된 바와 같이, 커버 반도체층(155)을 부분적으로 식각함으로써 게이트 전극(145)의 콘택 영역(CA)을 노출시킬 수 있다. 본 실시예에서, 콘택 영역(CA)을 노출시키는 과정에서 넥부(NP)이 위치한 커버 반도체층(155) 부분을 제거할 수 있다. 또한, 이러한 부분적인 식각공정을 통해서 잔류한 금속 시드층(175S)이 위치한 커버 반도체층(155)의 단부도 제거할 수 있다(H1b로 표시됨).
다음으로, 도 40a 및 도 40b를 참조하면, 제2 개구(H2a,H2b)를 통해 노출된 커버 반도체층(155)에 제2 소스/드레인 영역(S2,D2)을 형성하고, 상기 커버 반도체층(155)을 덮도록 절연부(160)를 형성한 후에, 상기 절연부(160)에 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2) 및 게이트 전극(145)의 콘택 영역(CA)이 개방하는 콘택용 개구들(CHA,CHB,CHC)을 형성할 수 있다.
추가적으로, 상기 콘택용 개구들(CHA,CHB,CHC)에 각각 공유 게이트 콘택(CT3) 및 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)을 형성하여 도 15, 도 16a 도 16b에 도시된 반도체 장치(100D)가 제조될 수 있다.
상부 트랜지스터 및 하부 트랜지스터의 채널영역의 면적은 다양하게 변경할 수 있으며, 일부 실시예에서는, 공유 게이트 전극을 위한 게이트 콘택의 위치도 변경될 수 있다.
도 41은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 42a 및 도 42b는 각각 도 41의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 41, 도 42a 및 도 42b를 참조하면, 본 실시예에 따른 반도체 장치(10D)는 절연부(60)를 이용하여 제1 반도체층(15)의 활성 영역(ACT)의 면적이 좁아지는 점을 제외하고 도 3a 및 도 3b에 도시된 반도체 장치(10B)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 3a 및 도 3b에 도시된 반도체 장치(10B)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 상기 게이트 전극(30)의 측면에는 활성 영역(55) 대신에 절연부(60)가 존재한다. 이와 같이, 도 2b에 도시된 반도체 장치(10B)와 비교하여 그 측면의 면적만큼 상기 제1 반도체층(15)의 제1 채널 영역의 면적은 감소될 수 있다.
도 43은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 44a 및 도 44b는 각각 도 43의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 43, 도 44a 및 도 44b를 참조하면, 본 실시예에 따른 반도체 장치(10E)는 절연부(60)를 이용하여 제2 반도체층(55)의 채널 면적이 추가적으로 조정하는 점과, 콘택의 수 및 배열이 상이한 점을 제외하고 도 41, 도 42a 및 도 42b에 도시된 반도체 장치(10D)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 41, 도 42a 및 도 42b에 도시된 반도체 장치(10D)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 도 43에 도시된 바와 같이, 상기 제1 및 제2 소스/드레인 영역(S1,D1 및 S2,D2)을 위한 제1 및 제2 소스/드레인 콘택(CT1a,CT1b 및 CT2a,CT2b)은 제1 방향(예, x 방향)으로 각각 하나씩 배열된다. 다만, 공유 게이트 전극(30)은 도 43 및 도 44b에 도시된 바와 같이, 제1 방향(예, x 방향)과 다른 제2 방향(예, y 방향)으로 연장된 부분(30E)을 가지며, 상기 연장된 부분(30E)은 제2 게이트 절연막(45)이 부분적으로 제거된 콘택 영역(CA)을 제공할 수 있다. 공유 게이트 콘택(CT3)은 절연부(60)를 관통하여 상기 연장된 부분(30E)에 접속될 수 있다.
또한, 본 실시예에서, 제2 반도체층(55)의 측면은 게이트 전극(30) 대신에 제1 및 제2 게이트 절연막(25,45)과 제1 반도체층(15)이 존재하므로, 도 42a에 도시된 반도체 장치(10B)와 비교하여 그 측면의 면적만큼 상기 제2 반도체층(55)의 제2 채널 영역의 면적은 감소될 수 있다.
도 45는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 46a 및 도 46b는 각각 도 45의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 45, 도 46a 및 도 46b를 참조하면, 본 실시예에 따른 반도체 장치(10E)는 절연부(60)를 이용하여 제1 및 제2 반도체층(15,55)의 채널 면적이 추가적으로 조정하는 점과, 콘택의 배열이 상이한 점을 제외하고 도 4, 도 5a 및 도 5b에 도시된 반도체 장치(10C)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 4, 도 5a 및 도 5b에 도시된 반도체 장치(10C)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 도 4에 도시된 반도체 장치(10C)와 달리, 상기 제1 소스/드레인 콘택(CT1a,CT1b)에 인접한 게이트 전극(30)의 노출된 영역에 배치될 수 있다.
도 46b에 도시된 바와 같이, 상기 게이트 전극(30)의 측면 및 인접한 일부 하면까지 제1 반도체층(15) 대신에 절연부(60)가 존재하며, 그 측면 및 일부 하면의 면적만큼 상기 제1 반도체층(15)의 제1 채널 영역의 면적이 추가적으로 감소될 수 있다. 제2 반도체층(55)의 측면은 게이트 전극(30) 대신에 제1 및 제2 게이트 절연막(25,45)과 절연부(60)이 존재하므로, 그 측면의 면적만큼 상기 제2 반도체층(55)의 제2 채널 영역의 면적은 감소될 수 있다
도 47은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 48a 및 도 48b는 각각 도 47의 반도체 장치를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
본 실시예에 따른 반도체 장치(10G)는 리세스(RS)의 구조가 상이한 점과, 공유 게이트 콘택(CT3)의 수 및 배열이 상이한 점을 제외하고 도 45, 도 46a 및 도 46b에 도시된 반도체 장치(10F)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 45, 도 46a 및 도 46b에 도시된 반도체 장치(10F)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 공유 게이트 전극(30)은 도 47 및 도 48b에 도시된 바와 같이, L자 모양으로 연장된 부분(30E)을 갖는다. 상기 연장된 부분(30E)은 제2 게이트 절연막(45)이 부분적으로 제거된 콘택 영역(CA)을 제공할 수 있다. 공유 게이트 콘택(CT3)은 절연부(60)를 관통하여 상기 연장된 부분(30E)에 접속될 수 있다. 또한, 본 실시예에 도입된 리세스는 Ⅰ-Ⅰ'의 단면에서 볼 때에 단차(ST)를 가질 수 있다.
상술된 실시예에서는 하부 트랜지스터와 상부 트랜지스터를 각각 하나씩 배치한 형태를 예시하였으나, 다양한 형태로 하부 트랜지스터와 상부 트랜지스터 중적어도 하나를 복수개로 구성할 수 있다.
도 49a 내지 도 49d과 도 50a 내지 도 50c는 본 개시의 다양한 실시예에 따른 반도체 장치를 나타내는 평면도들이다. 도 49a 내지 도 49d에 도시된 실시예는 하부 트랜지스터와 상부 트랜지스터의 전류 방향이 평행한 경우이며, 도 50a 내지 도 50c에 도시된 실시예는 하부 트랜지스터와 상부 트랜지스터이 교차하는 경우를 나타낸다.
도 49a을 참조하면, 본 실시예에 따른 반도체 장치(200A)는 제1 방향(예, x방향)으로 배열된 3개의 적층셀을 포함한다. 3개의 적층셀 각각은 도 1에 도시된 반도체 장치(10A,10B)로 이해될 수 있다.
상기 반도체 장치(200A)는 하나의 제1 반도체층(15)과, 상기 제1 반도체층(15) 상에 제1 방향(예, x 방향)에 따라 배열된 3개의 게이트 구조체(즉, 3개의 공유 게이트 전극(30A,30B,30C))와, 상기 3개의 게이트 구조체에 각각 배치된 3개의 제2 반도체층(55A,55B,55C)을 포함한다. 상기 3개의 게이트 구조체는 각각 제1 게이트 절연막(25A,25B,25C), 공유 게이트 전극(30A,30B,30C)) 및 제2 게이트 절연막(45A,45B,45C)을 포함할 수 있다.
상기 반도체 장치(200A)는 상기 3개의 제2 반도체층((55A,55B,55C)에 각각 배치된 3쌍의 제2 소스/드레인 영역과, 제1 반도체층(15)에 상기 제1 방향에 따라 배열된 복수의 제2 소스/드레인 영역을 포함할 수 있다. 이 경우에, 도 49a에 도시된 바와 같이, 상기 복수의 제1 소스/드레인 영역 중 상기 복수의 게이트 구조체 사이에 위치한 제1 소스/드레인 영역은 인접한 제1 채널 영역에 의해 공유될 수 있다. 즉, 상기 복수의 제1 소스/드레인 콘택(CT1a,CT1b,CT1) 중 상기 복수의 게이트 구조체 사이에 위치한 제1 소스/드레인 콘택(CT1)은 인접한 2개의 제1 채널 영역에 의해 공유될 수 있다.
도 49b을 참조하면, 본 실시예에 따른 반도체 장치(200B)는 제2 방향(예, y방향)으로 배열된 3개의 적층셀을 포함한다. 3개의 적층셀 각각은 도 1에 도시된 반도체 장치(10A,10B)로 이해될 수 있다.
상기 반도체 장치(200B)는 하나의 제1 반도체층(15)과, 상기 제1 반도체층(15) 상에 제2 방향(예, y 방향)에 따라 배열된 3개의 게이트 구조체(즉, 3개의 공유 게이트 전극(30A,30B,30C))과, 상기 3개의 게이트 구조체에 각각 배치된 3개의 제2 반도체층(55A,55B,55C)을 포함한다. 상기 반도체 장치(200A)는 3쌍의 제1 및 제2 소스/드레인 영역을 포함할 수 있다.
도 49c를 참조하면, 본 실시예에 따른 반도체 장치(200C)는 하나의 제1 반도체층(15)과, 상기 제1 반도체층(15) 상에 배치된 하나의 공유 게이트 전극(30)과, 상기 하나의 공유 게이트 전극(30)에 각각 배치되며 제2 방향(예, y 방향)으로 배열된 3개의 제2 반도체층(55A,55B,55C)을 포함한다. 여기서, 제1(하부) 채널 영역에 기여하는 제1 게이트 절연막(25)은 하나이며, 제2(상부) 채널 영역에 기여하는 제2 게이트 절연막(45A,45B,45C)은 3개이다.
상기 반도체 장치(200C)는 상기 제1 반도체층(15)에 상기 제1 방향에 따라 배열된 하나의 제1 소스/드레인 영역(즉, 1쌍의 제1 소스/드레인 콘택(CT1a,CT1b))과, 상기 3개의 제2 반도체층(55A,55B,55C)에 각각 배치된 3쌍의 제2 소스/드레인 영역(즉, 3쌍의 제2 소스/드레인 콘택(CT2a,CT2b))을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(200C)는 하나의 공유 게이트 전극(30)을 공유하는 1개의 하부 트랜지스터와 3개의 상부 트랜지스터를 포함할 수 있다.
도 49d를 참조하면, 본 실시예에 따른 반도체 장치(200D)는, 제2 방향(예, y 방향)으로 배열된 2개의 제1 반도체층(15A,15B)과, 상기 제1 반도체층(15A,15B)에 걸쳐서 배치된 하나의 공유 게이트 전극(30)과, 상기 하나의 공유 게이트 전극(30)에 각각 배치되며 상기 제2 방향(예, y 방향)으로 배열된 3개의 제2 반도체층(55A,55B,55C)을 포함한다. 여기서, 제1(하부) 채널 영역에 기여하는 제1 게이트 절연막(25)은 하나이며, 제2(상부) 채널 영역에 기여하는 제2 게이트 절연막(45A,45B,45C)은 3개이다.
상기 반도체 장치(200D)는 2개의 제1 반도체층(15A,15B)에 각각 배열된 2쌍의 제1 소스/드레인 영역(즉, 2쌍의 제1 소스/드레인 콘택(CT1a,CT1b))과, 상기 3개의 제2 반도체층(55A,55B,55C)에 각각 배치된 3쌍의 제2 소스/드레인 영역(즉, 3쌍의 제2 소스/드레인 콘택(CT2a,CT2b))을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(200D)는 하나의 공유 게이트 전극(30)을 상하부에서 공유하는 2개의 하부 트랜지스터와 3개의 상부 트랜지스터를 포함할 수 있다.
도 50a을 참조하면, 본 실시예에 따른 반도체 장치(200E)는 제1 방향(예, x방향)으로 배열된 3개의 적층셀을 포함한다. 3개의 적층셀 각각은 도 3에 도시된 반도체 장치(10C)로 이해될 수 있다.
상기 반도체 장치(200A)는 하나의 제1 반도체층(15)과, 상기 제1 반도체층(15) 상에 제1 방향(예, x 방향)에 따라 배열된 3개의 게이트 구조체(즉, 3개의 공유 게이트 전극(30A,30B,30C))와, 상기 3개의 게이트 구조체에 각각 배치된 3개의 제2 반도체층(55A,55B,55C)을 포함한다. 상기 3개의 게이트 구조체는 각각 제1 게이트 절연막(25A,25B,25C), 공유 게이트 전극(30A,30B,30C)) 및 제2 게이트 절연막(45A,45B,45C)을 포함할 수 있다.
본 실시예에서도, 도 49a에 도시된 실시예와 유사하게, 상기 복수의 제1 소스/드레인 콘택(CT1a,CT1b,CT1) 중 상기 복수의 게이트 구조체 사이에 위치한 제1 소스/드레인 콘택(CT1)은 인접한 2개의 제1 채널 영역에 의해 공유될 수 있다.
도 50b를 참조하면, 본 실시예에 따른 반도체 장치(200F)는 제2 방향(예, y 방향)에 따라 배열된 4개의 제1 반도체층(15A,15B,15C,15D)과, 상기 4개의 제1 반도체층(15A,15B,15C,15D)에 걸쳐서 배치된 하나의 공유 게이트 전극(30)과, 상기 하나의 공유 게이트 전극(30)에 배치된 하나의 제2 반도체층(55)을 포함한다. 여기서, 제1(하부) 채널 영역에 기여하는 제1 게이트 절연막(25)은 1개이며, 제2(상부) 채널 영역에 기여하는 제2 게이트 절연막(45)도 1개일 수 있다.
상기 반도체 장치(200F)는 상기 4개의 제1 반도체층(15A,15B,15C,15D)에 각각 배치되며 각각 상기 제1 방향(예, x 방향)에 따라 배열된 4쌍의 제1 소스/드레인 영역(즉, 4쌍의 제1 소스/드레인 콘택(CT1a,CT1b))과, 상기 하나의 제2 반도체층(55)에 배치되며 상기 제2 방향(예, y 방향)에 따라 배열된 한 쌍의 제2 소스/드레인 영역(즉, 한 쌍의 제2 소스/드레인 콘택(CT2a,CT2b))을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(200F)는 하나의 공유 게이트 전극(30)을 공유하는 4개의 하부 트랜지스터와 1개의 상부 트랜지스터를 포함할 수 있다.
도 50c를 참조하면, 본 실시예에 따른 반도체 장치(200G)는 하나의 제1 반도체층(15)과, 상기 제1 반도체층(15)에 배치된 하나의 공유 게이트 전극(30)과, 상기 하나의 공유 게이트 전극(30)에 각각 배치되며 제1 방향(예, x 방향)에 따라 배열된 2개의 제2 반도체층(55A,55B)을 포함한다. 여기서, 제1(하부) 채널 영역에 기여하는 제1 게이트 절연막(25)은 1개이며, 제2(상부) 채널 영역에 기여하는 제2 게이트 절연막(45A,45B)도 2개일 수 있다.
상기 반도체 장치(200G)는 상기 제1 반도체층(15)에 배치되며 상기 제1 방향(예, x 방향)에 따라 배열된 한쌍의 제1 소스/드레인 영역(즉, 한쌍의 제1 소스/드레인 콘택(CT1a,CT1b))과, 상기 2개의 제2 반도체층(55A,55B)에 각각 배치되며 상기 제2 방향(예, y 방향)에 따라 배열된 2쌍의 제2 소스/드레인 영역(즉, 2쌍의 제2 소스/드레인 콘택(CT2a,CT2b))을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(200G)는 하나의 공유 게이트 전극(30)을 공유하는 1개의 하부 트랜지스터와 2개의 상부 트랜지스터를 포함할 수 있다.
이하, 본 발명에 따른 반도체 장치를 이용하여 회로 구조를 구현하는 예를 설명하기로 한다.
도 51a는 CMOS 인버터 회로를 나타내며, 2개의 트랜지스터를 포함한 CMOS 인버터 회로가 도시되어 있으며, 도 51b 및 도 51c는 각각 도 51a의 CMOS 인버터 회로를 구현한 반도체 장치들의 레이아웃들이다.
우선, 도 51b를 참조하면, 본 실시예에 따른 반도체 장치는 도 9 또는 도 11에 도시된 반도체 장치를 포함하며, 상기 반도체 장치는 공유 게이트 전극(130)을 공유하는 제1 및 제2 트랜지스터를 포함한다. 상기 제1(하부) 트랜지스터는 제1 방향으로 연장된 활성 영역(115)와 제1 게이트 절연막(도 9 및 도 11의 125) 및 공유 게이트 전극(130)을 포함하여 구성되고, 상기 제2(상부) 트랜지스터는 제2 방향으로 연장된 커버 반도체층(155)와 제2 게이트 절연막(도 9 및 도 11의 135) 및 공유 게이트 전극(130)을 포함하여 구성된다.
도 51b에 도시된 바와 같이, 상기 제1 및 제2 트랜지스터는 제1 내지 제4 메탈 배선(M1,M2,M3,M4)에 의해 연결되어 도 51a의 인버터 회로를 구성할 수 있다. 상기 제1 및 제2 트랜지스터의 공유 게이트 전극(130)을 연결하는 제1 메탈 배선(M1)은 입력단(Vin)에 연결되고, 제2 메탈 배선(M2)은 상기 제1 트랜지스터의 드레인(D1)과 Vdd를 연결하고, 제3 메탈 배선(M3)은 상기 제2 트랜지스터의 소스(S2)와 GND를 연결한다. 또한, 상기 제1 트랜지스터의 소스(S1)와 상기 제2 트랜지스터의 드레인(D1)을 연결하는 제4 메탈 배선(M4)은 출력단(Vin)에 연결된다.
도 51c를 참조하면, 본 실시예에 따른 반도체 장치는 도 13 또는 도 15에 도시된 반도체 장치를 포함하며, 상기 반도체 장치는 공유 게이트 전극(130)을 공유하는 제1 및 제2 트랜지스터를 포함한다. 상기 제1(하부) 트랜지스터는 제1 방향으로 연장된 활성 영역(115)와 제1 게이트 절연막(도 13 및 도 15의 125) 및 공유 게이트 전극(130)을 포함하여 구성되고, 상기 제2(상부) 트랜지스터는 제2 방향으로 연장된 커버 반도체층(155)와 제2 게이트 절연막(도 13 및 도 15의 135) 및 공유 게이트 전극(130)을 포함하여 구성된다. 도 51c에 도시된 바와 같이, 상기 제1 및 제2 트랜지스터는 도 51b와 유사하게 제1 내지 제4 메탈 배선(M1,M2,M3,M4)에 의해 연결되어 도 51a의 인버터 회로를 구성할 수 있다.
도 52a 내지 도 52d는 본 개시의 다양한 실시예에 따른 3차원 반도체 장치를 나타내는 사시도들이다.
도 52a를 참조하면, 본 실시예에 따른 반도체 장치(300A)는, 제1 방향(예, x 방향)으로 연장된 활성 핀(315)을 갖는 기판(310)과, 상기 활성 핀(315)과 교차하여 제2 방향(예, y 방향)으로 연장되며 상기 활성 핀(315)의 일부 영역 상에 순차적으로 배치된 제1 게이트 절연막(325)과 공유 게이트 전극(330)을 갖는 게이트 구조체와, 상기 게이트 구조체(325,330)의 양측의 상기 활성 핀(315) 상에 위치하는 제1 소스/드레인 영역(S1,S2)을 포함한다. 상기 활성 핀(315)은 소자 분리막(321)에 의해 정의될 수 있다.
또한, 상기 반도체 장치(300A)는 상기 게이트 구조체와 중첩된 영역을 가지며 상기 공유 게이트 전극(330) 상에 배치된 제2 게이트 절연막(345)과, 상기 제2 게이트 절연막(345) 상에 배치된 커버 반도체층(355)과, 상기 커버 반도체층(355)의 양측에 배치된 제2 소스/드레인 영역(S2,D2)을 포함할 수 있다. 상기 제2 게이트 절연막(345)과 상기 커버 반도체층(355)은 상기 제1 방향(예, x 방향)으로 연장될 수 있다. 즉, 상기 제1 소스/드레인 영역(S1,D1) 및 상기 제2 소스/드레인 영역(S2,D2)은 서로 교차하는 방향으로 배열될 수 있다.
본 실시예에서, 상기 활성 핀(315)에 형성되는 제1 채널 영역은 3차원 채널 구조를 가지며, 상기 커버 절연층(355)에 형성되는 제2 채널 영역은 평면형 채널 구조를 가질 수 있다.
도 52b을 참조하면, 본 실시예에 따른 반도체 장치(300B)는 커버 반도체층(355)의 일부 영역과 공유 게이트 전극(330)가 수직 방향(예, z 방향)으로 이격된 점을 제외하고 도 52a에 도시된 반도체 장치(300A)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 52a에 도시된 반도체 장치(300A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(300B)는 커버 반도체층(355)의 제2 소스/드레인 영역(S2,D2)과 공유 게이트 전극(330)가 수직 방향(예, z 방향)으로 이격될 수 있다. 이격된 공간(L)에 의해 상기 제2 소스/드레인 영역(S2,D2)은 상기 제2 채널 영역보다 높은 레벨에 위치할 수 있다. 이격된 공간(L)에는 층간 절연부(미도시)에 의해 충전될 수 있다.
도 52c를 참조하면, 본 실시예에 따른 반도체 장치(300C)는 커버 반도체층 (355)이 연장된 방향이 상이한 점을 제외하고 도 52a에 도시된 반도체 장치(300A)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 52a에 도시된 반도체 장치(300A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에서, 상기 제2 게이트 절연막(345)과 상기 커버 반도체층(355)은 상기 제2 방향(예, y 방향)으로 연장될 수 있다. 즉, 상기 제1 소스/드레인 영역(S1,D1) 및 상기 제2 소스/드레인 영역(S2,D2)은 동일한 방향(예, x 방향)으로 배열될 수 있다.
도 52d를 참조하면, 본 실시예에 따른 반도체 장치(300D)는 커버 반도체층(355)의 일부 영역과 공유 게이트 전극(330)이 수직 방향(예, z 방향)으로 이격된 점을 제외하고 도 52c에 도시된 반도체 장치(300C)과 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 52c에 도시된 반도체 장치(300C)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(300D)는 커버 반도체층(355)의 제2 소스/드레인 영역(S2,D2)과 공유 게이트 전극(330)가 수직 방향(예, z 방향)으로 이격될 수 있다. 이격된 공간에 의해 상기 제2 소스/드레인 영역(S2,D2)은 상기 제2 채널 영역보다 높은 레벨에 위치할 수 있다. 이격된 공간에는 층간 절연부(미도시)에 의해 충전될 수 있다.
본 개시 내용은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 소자 분리막에 의해 정의되며 제1 채널 영역을 제공하는 활성 영역을 갖는 기판;
    상기 제1 채널 영역의 양측의 상기 활성 영역에 배치된 제1 소스/드레인 영역;
    상기 활성 영역 상에 순차적으로 배치된 제1 게이트 절연막과, 공유 게이트 전극 및 제2 게이트 절연막을 갖는 게이트 구조체;
    상기 제2 게이트 절연막 상에 배치되고 상기 활성 영역과 전기적으로 분리되며 제2 채널 영역을 제공하는 커버 반도체층;
    상기 제2 채널 영역의 양측의 상기 커버 반도체층 상에 배치된 제2 소스/드레인 영역;
    상기 제1 및 제2 소스/드레인 영역에 각각 연결된 제1 및 제2 소스/드레인 콘택; 및
    상기 공유 게이트 전극에 연결된 공유 게이트 콘택;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 채널 영역의 적어도 일부는 상기 기판의 상면과 수직 방향으로 상기 제1 채널 영역과 중첩되는 반도체 장치.
  3. 제1항에 있어서,
    상기 활성 영역의 상면은 리세스(recess)를 가지며,
    상기 제1 게이트 절연막과 상기 공유 게이트 전극은 상기 리세스 내에 배치되는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 게이트 절연막과 상기 커버 반도체층은 상기 리세스 내에 배치되는 반도체 장치.
  5. 제1항에 있어서,
    상기 활성 영역의 상면은 실질적으로 평탄한 상면을 가지며,
    상기 제1 게이트 절연막은 상기 활성 영역의 상기 평탄한 상면에 배치되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 소스/드레인 영역의 배열 방향은 상기 제1 소스/드레인 영역의 배열 방향과 교차하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 소스/드레인 영역의 배열 방향은 상기 제1 소스/드레인 영역의 배열 방향과 거의 평행한 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 소스/드레인 콘택과 상기 공유 게이트 콘택 중 적어도 하나는 복수의 콘택을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    평면적 관점에서, 상기 공유 게이트 전극은 상기 활성 영역과 상기 커버 반도체층 사이의 노출된 영역을 포함하며,
    상기 공유 게이트 콘택은 상기 공유 게이트 전극의 노출된 영역에 연결되는 반도체 장치.
  10. 제1항에 있어서,
    상기 공유 게이트 전극은 상기 소자 분리막 상에 연장된 부분을 가지며,
    상기 공유 게이트 콘택은 상기 공유 게이트 전극의 상기 연장된 부분에 연결되는 반도체 장치.
  11. 제10항에 있어서,
    상기 커버 반도체층은 상기 기판의 상면과 수직 방향으로 상기 공유 게이트 전극의 상기 연장된 부분과 중첩되는 개구를 가지며,
    상기 공유 게이트 콘택은 상기 개구를 통해 상기 공유 게이트 전극의 상기 연장된 부분에 연결되는 반도체 장치.
  12. 제1항에 있어서,
    상기 공유 게이트 전극은 상기 기판의 상면과 수직 방향으로 상기 커버 반도체층과 중첩되지 않은 영역으로 연장된 부분을 가지며,
    상기 공유 게이트 콘택은 상기 공유 게이트 전극의 상기 연장된 부분에 연결되는 반도체 장치.
  13. 제1항에 있어서,
    상기 커버 반도체층은 다른 나머지 영역의 폭보다 작은 폭을 갖는 넥(neck)부를 갖는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 제1 방향으로 배열되며, 상기 제2 소스/드레인 영역은 상기 제1 방향과 교차하는 제2 방향으로 배열되고,
    상기 공유 게이트 전극은 상기 제2 방향으로 연장되는 부분을 갖는 반도체 장치.
  15. 제14항에 있어서,
    상기 커버 반도체층과 상기 공유 게이트 전극의 연장된 부분 사이에 배치된 층간 절연부를 더 포함하고,
    상기 층간 절연부에 의해 상기 제2 소스/드레인 영역은 상기 제2 채널 영역보다 높은 레벨에 위치하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 게이트 절연막은 상기 층간 절연부 상으로 연장되는 반도체 장치.
  17. 제1 채널 영역을 제공하는 제1 반도체층;
    상기 제1 채널 영역의 양측의 상기 제1 반도체층 상에 배치된 제1 소스/드레인 영역;
    상기 제1 채널 영역 상에 순차적으로 배치된 제1 게이트 절연막, 공유 게이트 전극, 및 제2 게이트 절연막을 포함한 게이트 구조체;
    상기 제2 게이트 절연막 상에 배치되고 상기 제1 반도체층과 전기적으로 분리되며 제2 채널 영역을 제공하는 제2 반도체층; 및
    상기 제2 채널 영역의 양측의 상기 제2 반도체층 상에 배치된 제2 소스/드레인 영역;을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 반도체층은 상기 게이트 구조체 상에 배열된 복수의 제2 반도체층을 포함하며, 상기 제2 소스/드레인 영역은 상기 복수의 제2 반도체층에 각각 배치된 복수의 제2 소스/드레인 영역을 포함하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 반도체층은 복수의 제1 반도체층을 포함하며, 상기 게이트 구조체는 상기 복수의 제1 반도체층에 걸쳐 배치되고,
    상기 제1 소스/드레인 영역은 상기 복수의 제1 반도체층에 각각 배치되는 복수의 제1 소스/드레인 영역을 포함하는 반도체 장치.
  20. 제1 방향으로 연장되며, 제1 채널 영역을 제공하는 활성 핀을 갖는 기판;
    상기 활성 핀과 교차하여 제2 방향으로 연장되며, 상기 활성 핀의 일부 영역 상에 순차적으로 배치된 제1 게이트 절연막과 공유 게이트 전극을 갖는 게이트 구조체;
    상기 게이트 구조체의 양측의 상기 활성 핀 상에 위치하는 제1 소스/드레인 영역;
    상기 게이트 구조체와 중첩된 영역을 가지며 상기 공유 게이트 전극 상에 배치된 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치되며, 제2 채널 영역을 제공하는 커버 반도체층;
    상기 제2 채널 영역의 양측의 상기 커버 반도체층 상에 배치된 제2 소스/드레인 영역;을 포함하는 반도체 장치.
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