TW201813061A - 半導體裝置及其製造方法 - Google Patents

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三原龍善
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Abstract

本發明之目的在於令半導體裝置的可靠度提高。為了達成上述目的，本發明將形成於記憶體單元區域的控制用電晶體以及記憶體用電晶體設置成雙閘極構造，並將形成於周邊電路區域的電晶體設置成三閘極構造。例如記憶體用電晶體，在記憶體閘極電極MG與鰭部FA的側壁之間形成由ONO膜ON所構成的閘極絶緣膜GB，並在記憶體閘極電極MG與鰭部FA的頂面之間，形成比ONO膜ON更厚的絶緣膜（絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜）。藉此，便可緩和鰭部FA的前端部分的電場集中現象，並防止ONO膜ON的可靠度劣化。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其可適當應用於例如具有由鰭（Fin）狀的半導體部所構成之鰭式電晶體的半導體裝置以及其製程。
日本特開2006－41354號公報（專利文獻1）記載了在分離閘極構造的非揮發性半導體記憶裝置中，記憶體閘極形成在凸型基板上，並將其側面當作通道使用的記憶體單元。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2006－41354號公報
[發明所欲解決的問題] 鰭式電晶體（FINFET，Fin Field Effect Transistor，鰭式場效電晶體），藉由形成鰭狀的半導體部，並以跨該鰭狀的半導體部的方式形成閘極電極，即使是尺度化的布局，也能夠擴大實際有效的通道寬度，並可獲得高電流驅動力。然而，當電荷儲存膜使用ONO（Oxide Nitride Oxide，氧化物－氮化物－氧化物）膜時，可能會在鰭狀的半導體部的前端部分發生電場集中現象，因為該電場集中現象，ONO膜的可靠度可能會劣化。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置，係將形成於記憶體單元區域的控制用電晶體以及記憶體用電晶體設置成雙閘極構造，並將形成於周邊電路區域的電晶體設置成三閘極構造者。亦即，控制用電晶體，在控制閘極電極與鰭部的側壁之間形成閘極絶緣膜，並在控制閘極電極與鰭部的頂面之間，形成比閘極絶緣膜更厚且由氧化膜以及氮化膜所構成的堆疊膜。同樣地，記憶體用電晶體，在記憶體閘極電極與鰭部的側壁之間形成由ONO膜所構成的閘極絶緣膜，並在記憶體閘極電極與鰭部的頂面之間，形成比ONO膜更厚的上述堆疊膜與ONO膜的重疊膜。
本發明一實施態樣之半導體裝置的製造方法，首先，於記憶體單元區域以及周邊電路區域分別形成複數個鰭部。此時，於記憶體單元區域的鰭部的頂面形成依序堆疊了氧化膜以及氮化膜的堆疊膜。之後，在記憶體單元區域的控制用電晶體區域，於鰭部的側壁形成氧化膜，然後，以跨鰭部的方式形成控制用電晶體的控制閘極電極。再者，在與控制用電晶體區域鄰接的記憶體單元區域的記憶體用電晶體區域，形成覆蓋鰭部的頂面的上述堆疊膜以及側壁的ONO膜，然後，以跨鰭部的方式形成記憶體用電晶體的記憶體閘極電極。另一方面，在周邊電路區域，於鰭部的頂面以及側壁形成氧化膜，然後，以跨鰭部的方式形成電晶體的閘極電極。 [發明的功效]
根據本發明一實施態樣，可令半導體裝置的可靠度提高。
在以下的實施態樣中，視說明之便認為有必要時，會分成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數目，在特定的數目以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。
另外，當提及「由A所構成」、「由A所形成」、「具有A」、「包含A」時，除了特別明示僅為該要件的情況等之外，並未排除該要件以外的要件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
另外，在用來說明以下的實施態樣的全部圖式中，具有相同功能的構件原則上會附上相同的符號，其重複説明省略。另外，在剖面圖以及俯視圖中，各部位的大小並未與實際裝置對應，為了令圖式容易檢視，有時會將特定的部位顯示成相對較大。另外，即使在剖面圖與俯視圖對應的情況下，為了令圖式容易檢視，有時會將特定的部位顯示成相對較大。另外，即使是剖面圖，為了令圖式容易檢視，有時也會省略影線，即使是俯視圖，為了令圖式容易檢視，有時也會附上影線。
以下，根據圖式詳細説明本實施態樣。
（實施態樣） 《半導體裝置的構造》 用圖1～圖3説明本實施態樣之半導體裝置的構造。圖1，係本實施態樣之半導體裝置的主要部位剖面圖。圖2，係圖1的A線、B線以及C線的剖面圖。圖3，係圖1的D線的俯視圖。
本實施態樣之半導體裝置，係在同一半導體晶片上，搭載由2個FINFET（控制用電晶體以及記憶體用電晶體）所構成的分離閘極型的記憶體單元（非揮發性記憶體單元）MC以及例如低耐壓的n通道型的FINFET（亦即電晶體Q1）者。如圖1～圖3所示的，記憶體單元MC配置在記憶體單元區域1A，低耐壓的電晶體Q1配置在周邊電路區域1B。記憶體單元區域1A以及周邊電路區域1B，係在沿著半導體基板SB的主面的方向上並排的區域。
如圖1～圖3的記憶體單元區域1A所示的，記憶體單元MC，形成於板狀的鰭部FA的上部，該鰭部FA係半導體基板SB的一部分，且形成於半導體基板SB的上部。另外，如圖1以及圖2的周邊電路區域1B所示的，低耐壓的電晶體Q1，形成於板狀的鰭部FB的上部，該鰭部FB係半導體基板SB的一部分，且形成於半導體基板SB的上部。鰭部FA、FB，各自係在沿著半導體基板SB的主面的x方向上延伸的半導體層的圖案，在相對於x方向為正交且沿著半導體基板SB的主面的y方向上的鰭部FA、FB的各自的寬度，比起x方向的FA、FB的各自的寬度而言非常小。半導體基板SB，例如係由單晶矽所構成。
鰭部FA，分別在y方向上並排配置複數個。鰭部FB也是一樣。另外，圖中雖未顯示，惟在記憶體單元區域1A中，亦可在x方向上也並排配置複數個鰭部FA，只要是具有長度、寬度以及高度的突出部，其形狀不拘。例如亦可包含在俯視下為蛇行狀的圖案。另外，鰭部FA的並排方式亦不拘。周邊電路區域1B中的複數個鰭部FB、電晶體Q1的配置也是同樣。
在複數個鰭部FA之間，形成了溝槽DA，其形成於半導體基板SB的頂面。在複數個鰭部FB之間，形成了溝槽DB，其形成於半導體基板SB的頂面。
鰭部FA的側壁，構成溝槽DA的側壁。另外，鰭部FB的側壁，構成溝槽DB的側壁。
如圖1以及圖2所示的，元件分離區域，係具有溝槽DA、DB的STI（Shallow Trench Isolation，淺溝槽隔離），溝槽DA、DB的內部被絶緣膜EI填埋。然而，絶緣膜EI並未完全填埋溝槽DA、DB，鰭部FA、FB的各自的一部分突出到比絶緣膜EI的頂面更上方之處。絶緣膜EI，例如係由氧化矽膜所構成。
亦即，鰭部FA、FB，係在半導體基板SB的頂面向半導體基板SB的上方突出的半導體圖案，例如係在圖1的x方向上延伸的突出部。於鰭部FA、FB的各自的頂面，導入了p型雜質[例如硼（B）]的P型井PW1、PW2，形成得比後述的源極、汲極區域更深。
如圖2以及圖3所示的，在沿著y方向並排的複數個鰭部FA之上，以跨該等鰭部FA的方式，形成了在y方向上延伸的控制用電晶體（第1電晶體）的控制閘極電極CG以及在y方向上延伸的記憶體用電晶體（第2電晶體）的記憶體閘極電極MG。控制閘極電極CG以及記憶體閘極電極MG，例如係由多晶矽膜所構成。控制閘極電極CG上被絶緣膜SN3所覆蓋。絶緣膜SN3，例如係由氮化矽膜所構成。
如圖2以及圖3所示的，控制閘極電極CG，以在其與鰭部FA的頂面之間隔著依序堆疊了氧化膜PAD以及絶緣膜SN1的2層構造的堆疊膜（有時會記載為絶緣膜SN1／氧化膜PAD的堆疊膜）且在其與鰭部FA的側壁之間隔著由氧化膜SO2所構成的閘極絶緣膜GA的方式形成。亦即，於鰭部FA的頂面，形成了絶緣膜SN1／氧化膜PAD的堆疊膜，於比絶緣膜EI的頂面更上方的鰭部FA的側壁，形成了由氧化膜SO2所構成的閘極絶緣膜GA。
形成於鰭部FA的頂面的氧化膜PAD，例如係由氧化矽膜所構成，絶緣膜SN1，例如係由氮化矽膜所構成，絶緣膜SN1的厚度，例如為5nm～15nm左右。另一方面，形成於鰭部FA的側壁的氧化膜SO2，例如係由氧化矽膜所構成，其厚度，例如為5nm～10nm左右。
由於絶緣膜SN1／氧化膜PAD的堆疊膜的厚度，比氧化膜SO2的厚度更大，故絶緣膜SN1／氧化膜PAD的堆疊膜並無作為控制用電晶體的閘極絶緣膜GA的功能。因此，控制閘極電極CG，構成以形成於鰭部FA的兩側側壁的氧化膜SO2作為閘極絶緣膜GA的雙閘極構造。
再者，由於在控制閘極電極CG與鰭部FA的頂面之間，形成了具有比氧化膜SO2的厚度更大之厚度的絶緣膜SN1／氧化膜PAD的堆疊膜，故可緩和在鰭部FA的前端部分的電場集中現象。
如圖1以及圖3所示的，在x方向上的控制閘極電極CG的一側的側面被偏置間隔件OS以及側壁SW所覆蓋，於另一側的側面，隔著ONO膜ON形成了記憶體閘極電極MG。
偏置間隔件OS，例如係由氧化矽膜所構成，側壁SW，例如係由依序堆疊了氧化矽膜、氮化矽膜以及氧化矽膜的3層構造的堆疊膜所構成。ONO膜ON，係從半導體基板SB側以及控制閘極電極CG側依序堆疊了氧化矽膜（底部氧化膜）X1、氮化矽膜N1以及氧化矽膜（頂部氧化膜）X2的堆疊膜。氮化矽膜N1係捕集性絶緣膜（電荷儲存膜、電荷保持膜），利用記憶體單元MC的動作令氮化矽膜N1的電荷儲存狀態變化，藉此，便可令記憶體單元MC的閾値電壓變化。
如圖2以及圖3所示的，記憶體閘極電極MG，以在其與鰭部FA的頂面之間隔著絶緣膜SN1／氧化膜PAD的堆疊膜以及ONO膜ON且在其與鰭部FA的側壁之間隔著由ONO膜ON所構成的閘極絶緣膜GB的方式形成。亦即，於鰭部FA的頂面，形成了絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜，於比絶緣膜EI的頂面更上方的鰭部FA的側壁，形成了由ONO膜ON所構成的閘極絶緣膜GB。
另外，ONO膜ON，具有沿著鰭部FA的頂面與控制閘極電極CG的側面連續地形成的L字型的剖面。記憶體閘極電極MG，藉由ONO膜ON而與控制閘極電極CG以及鰭部FA絶緣。
由於絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜的厚度，比絶緣膜SN1／氧化膜PAD的堆疊膜的厚度更大，故絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜並無作為記憶體用電晶體的閘極絶緣膜GB的功能。因此，記憶體閘極電極MG，構成以形成於鰭部FA的兩側側壁的ONO膜ON作為閘極絶緣膜GB的雙閘極構造。
再者，由於在記憶體閘極電極MG與鰭部FA的頂面之間，形成了絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜，故可緩和在鰭部FA的前端部分的電場集中現象。
如圖1以及圖3所示的，在x方向上的記憶體閘極電極MG的側面，且係並未與ONO膜ON接觸之側的側面，被偏置間隔件OS以及側壁SW所覆蓋。
另外，亦可於控制閘極電極CG的頂面，將絶緣膜SN3除去，並形成矽化物層。另外，亦可於記憶體閘極電極MG的頂面，形成矽化物層。矽化物層，例如係由鎳矽化物（NiSi）或鈷矽化物（CoSi）所構成。藉由設置矽化物層，便可降低對控制閘極電極CG的頂面以及記憶體閘極電極MG的頂面連接之接觸栓塞（圖中未顯示）與控制閘極電極CG或記憶體閘極電極MG的連接電阻。
如圖1所示的，在記憶體單元區域1A的鰭部FA之上，包含隔著ONO膜ON互相鄰接的控制閘極電極CG以及記憶體閘極電極MG在內的圖案，在x方向上並排且成對形成。一對圖案彼此分開，構成一對圖案的2個控制閘極電極CG的互相對向之面的相反側的面，與記憶體閘極電極MG鄰接。
於x方向上的該圖案的旁邊的兩側的鰭部FA的頂面，形成了一對源極、汲極區域。源極、汲極區域，各自係由導入了n型雜質[例如磷（P）或砷（As）]的2個n型半導體區域，亦即延伸區域EX以及擴散層DF所構成。延伸區域EX，係比起擴散層DF而言n型雜質的濃度較低的區域。在此，擴散層DF形成得比延伸區域EX更深。另外，延伸區域EX，比起鄰接的擴散層DF而言，配置在更靠近控制閘極電極CG以及記憶體閘極電極MG各自之下的鰭部FA的頂面的位置。像這樣，源極、汲極區域，具有包含雜質濃度較低的延伸區域EX與雜質濃度較高的擴散層DF在內的LDD（Lightly Doped Drain，輕摻雜汲極）構造。
控制閘極電極CG與形成於控制閘極電極CG的兩側的鰭部FA的頂面的一對源極、汲極區域，構成MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）構造的控制用電晶體。另外，記憶體閘極電極MG與形成於記憶體閘極電極MG的兩側的鰭部FA的頂面的一對源極、汲極區域，構成MISFET構造的記憶體用電晶體。1個記憶體單元MC，係由彼此共有源極、汲極區域的控制用電晶體與記憶體用電晶體所構成。亦即，記憶體單元MC，具有控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、控制閘極電極CG的附近的汲極區域以及記憶體閘極電極MG的附近的源極區域。
在1個鰭部FA上，形成了2個記憶體單元MC。2個記憶體單元MC，彼此共有源極區域。控制閘極電極CG以及記憶體閘極電極MG各自之下的鰭部FA的頂面，包含在記憶體單元MC動作時形成通道的通道區域。該通道，為鰭式通道。記憶體單元MC，係用寫入動作以及消去動作均可電性改寫的非揮發性記憶體單元。
另外，如圖1以及圖2所示的，在周邊電路區域1B中，在沿著y方向並排的複數個鰭部FB之上，以跨該等鰭部FB的方式，形成了在y方向上延伸的閘極電極EG。閘極電極EG，以在其與鰭部FB的頂面以及側壁之間隔著由氧化膜SO2所構成的閘極絶緣膜GI的方式形成。亦即，由氧化膜SO2所構成的閘極絶緣膜GI，覆蓋從絶緣膜EI露出之鰭部FB的頂面以及側壁。因此，閘極電極EG，構成以形成於鰭部FB的頂面以及兩側側壁的氧化膜SO2作為閘極絶緣膜GI的三閘極構造。
氧化膜SO2，例如係由氧化矽膜所構成，閘極電極EG，例如係由多晶矽膜所構成。
如圖1以及圖2所示的，閘極電極EG上被絶緣膜SN3所覆蓋，在x方向上的閘極電極EG的兩側的側面，各自被偏置間隔件OS以及側壁SW所覆蓋。
另外，亦可於閘極電極EG的頂面，將絶緣膜SN3除去，並形成矽化物層。藉由設置矽化物層，便可降低對閘極電極EG的頂面連接之接觸栓塞（圖中未顯示）與閘極電極EG的連接電阻。
在周邊電路區域1B的鰭部FB之上，閘極電極EG在x方向上並排且成對形成。一對閘極電極EG彼此分開。
於x方向上的閘極電極EG的旁邊的兩側的鰭部FB的頂面，形成了一對源極、汲極區域。源極、汲極區域，與記憶體單元區域1A的源極、汲極區域同樣，各自係由導入了n型雜質[例如磷（P）或砷（As）]的2個n型半導體區域，亦即延伸區域EX以及擴散層DF所構成。另外，記憶體單元區域1A的源極、汲極區域，比起周邊電路區域1B的源極、汲極區域而言，雜質濃度更大。
閘極電極EG與形成於閘極電極EG的兩側的鰭部FB的頂面的一對源極、汲極區域，構成具有MISFET構造的低耐壓的電晶體（第3電晶體）Q1。
在1個鰭部FB上，形成了2個電晶體Q1。閘極電極EG之下的鰭部FB的頂面，包含在電晶體Q1動作時形成通道的通道區域。該通道，為鰭式通道。2個電晶體Q1，共有彼此具有之一對源極、汲極區域的其中一方。
在本實施態樣中，將具有鰭部FA、FB的一部分作為通道區域，且形成在鰭部FA的上部的控制用電晶體以及記憶體用電晶體，還有形成在鰭部FB的上部的電晶體Q1，稱為FINFET。由於構成記憶體單元MC的控制用電晶體以及記憶體用電晶體，比起構成周邊電路的低耐壓的電晶體Q1而言，係由更高的電壓所驅動的電晶體，故被要求比電晶體Q1更高的耐壓特性。
另外，如圖1所示的，記憶體單元區域1A與周邊電路區域1B的分界（亦即分界區域1C），係元件分離區域，且在絶緣膜EI上形成了虛擬電晶體Q2。虛擬電晶體Q2，具有虛擬閘極電極DG，以及覆蓋在虛擬閘極電極DG上的絶緣膜SN3。再者，虛擬閘極電極DG的兩側側面，各自被偏置間隔件OS以及側壁SW所覆蓋。
於分界區域1C形成虛擬閘極電極DG，可令覆蓋記憶體單元區域1A以及周邊電路區域1B的層間絶緣膜的平坦性提高。
圖中雖未顯示，惟記憶體單元區域1A的記憶體單元MC、周邊電路區域1B的電晶體Q1以及分界區域1C的虛擬電晶體Q2，被層間絶緣膜所覆蓋。層間絶緣膜，例如係由氧化矽膜所構成。另外，在層間絶緣膜與記憶體單元MC、電晶體Q1以及虛擬電晶體Q2之間，形成了薄絶緣膜，該絶緣膜，例如係由氮化矽膜所構成。層間絶緣膜的頂面，經過平坦化處理而大致位在同一平面上。
另外，形成了貫通層間絶緣膜的複數個接觸栓塞，接觸栓塞，與控制閘極電極CG、記憶體閘極電極MG、閘極電極EG以及各源極、汲極區域等電連接。另外，在接觸栓塞上形成了配線。
本實施態樣之半導體裝置的主要特徴，如前所述的，係將形成於記憶體單元區域1A的控制用電晶體以及記憶體用電晶體設置成雙閘極構造，並將形成於周邊電路區域1B的電晶體Q1設置成三閘極構造。
亦即，控制用電晶體，在控制閘極電極CG與鰭部FA的側壁之間形成由氧化膜SO2所構成的閘極絶緣膜GA，並在控制閘極電極CG與鰭部FA的頂面之間，形成比氧化膜SO2更厚的絶緣膜（絶緣膜SN1／氧化膜PAD的堆疊膜）。藉此，便可緩和在鰭部FA的前端部分的電場集中現象。同樣地，記憶體用電晶體，在記憶體閘極電極MG與鰭部FA的側壁之間形成由ONO膜ON所構成的閘極絶緣膜GB，並在記憶體閘極電極MG與鰭部FA的頂面之間，形成比ONO膜ON更厚的絶緣膜（絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜）。藉此，便可緩和在鰭部FA的前端部分的電場集中現象，並可防止ONO膜ON的可靠度劣化。
另一方面，電晶體Q1，在閘極電極EG與鰭部FB的頂面以及側壁之間形成由氧化膜SO2所構成的閘極絶緣膜GI，故電晶體Q1的驅動特性不會劣化。
《半導體裝置的製造方法》 用圖4～圖33依照步驟順序説明本實施態樣之半導體裝置的製造方法。圖4～圖33，係説明本實施態樣之半導體裝置的製造步驟的剖面圖以及俯視圖。圖中，1A為記憶體單元區域，1B為周邊電路區域，1C為記憶體單元區域與周邊電路區域之間的分界區域。於周邊電路區域，形成了FINFET、電容元件以及電阻元件等各種的半導體元件，惟在此僅記載n通道型的FINFET。
首先，如圖4以及圖5所示的，準備半導體基板SB，在半導體基板SB的頂面上，例如用熱氧化法形成氧化膜PAD。氧化膜PAD，例如係氧化矽膜。接著，在氧化膜PAD上，例如用CVD（Chemical Vapor Deposition，化學氣相沉積）法形成絶緣膜SN1。絶緣膜SN1，例如係由氮化矽膜所構成，其膜厚，例如為5nm～15nm左右。接著，在絶緣膜SN1上，例如用CVD法形成氧化膜SO1。氧化膜SO1，例如係由氧化矽膜所構成，其膜厚，例如為5nm～10nm左右。
接著，如圖6以及圖7所示的，形成在周邊電路區域1B開口的光阻圖案RP1。接著，以光阻圖案RP1作為遮罩，利用乾蝕刻，將周邊電路區域1B的氧化膜SO1除去。
接著，如圖8以及圖9所示的，在將光阻圖案RP1除去之後，在半導體基板SB的頂面上，例如用CVD法形成絶緣膜SN2。絶緣膜SN2，例如係由氮化矽膜所構成，其膜厚，例如為75nm～85nm左右。
在此階段，於記憶體單元區域1A，在氧化膜PAD上，存在依序堆疊了絶緣膜SN1、氧化膜SO1以及絶緣膜SN2的3層構造的堆疊膜（有時會記載為絶緣膜SN2／氧化膜SO1／絶緣膜SN1的堆疊膜），於周邊電路區域1B，在氧化膜PAD上，存在依序堆疊了絶緣膜SN1以及絶緣膜SN2的2層構造的堆疊膜（有時會記載為絶緣膜SN2／絶緣膜SN1的堆疊膜）。在此，係以形成於周邊電路區域1B的絶緣膜SN2／絶緣膜SN1的堆疊膜的厚度，與於半導體基板SB形成STI的溝槽時所必要之絶緣膜的厚度相同的方式，調整絶緣膜SN1、SN2的各自的膜厚。
接著，在絶緣膜SN2上形成下層材料LM之後，在下層材料LM上形成在形成STI的溝槽的區域開口的光阻圖案RP2。另外，在記憶體單元區域1A與周邊電路區域1B之間的分界區域1C，氧化膜SO1的終端部，位於光阻圖案RP2的開口區域。這是為了防止在之後將絶緣膜SN1、SN2除去的步驟中可能會發生的產生塵屑的問題。
接著，如圖10以及圖11所示的，以光阻圖案RP2作為遮罩，利用乾蝕刻，對下層材料LM進行加工。接著，在將光阻圖案RP2除去之後，以形成圖案的下層材料LM作為遮罩，利用乾蝕刻，對絶緣膜SN2、氧化膜SO1、絶緣膜SN1以及氧化膜PAD進行加工，再者，對半導體基板SB的頂面的一部分進行加工。之後，將下層材料LM除去。
藉此，在記憶體單元區域1A，形成由半導體基板SB的包含頂面在內的一部分所構成，且在半導體基板SB的頂面朝上方突出的鰭部FA，以及鰭部FA的周圍的溝槽DA。同樣地，在周邊電路區域1B，形成由半導體基板SB的包含頂面在內的一部分所構成，且在半導體基板SB的頂面朝上方突出的鰭部FB，以及鰭部FB的周圍的溝槽DB。
接著，如圖12以及圖13所示的，以填埋溝槽DA、DB的內部的方式，在半導體基板SB的頂面上，例如用CVD法形成絶緣膜EI。絶緣膜EI，例如係由TEOS [Tetra Ethyl Ortho Silicate，Si（OC2 H5 ）4 ，四乙氧基矽烷]膜所構成。之後，例如利用CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨絶緣膜EI的頂面，直到絶緣膜SN2的頂面露出為止，以在溝槽DA、DB的內部填埋絶緣膜EI。利用填埋溝槽DA、DB的絶緣膜EI，構成元件分離區域，亦即STI。
接著，如圖14以及圖15所示的，在記憶體單元區域1A，將絶緣膜SN2除去，在周邊電路區域1B，將絶緣膜SN1、SN2除去。當在周邊電路區域1B中將絶緣膜SN1、SN2除去時，在記憶體單元區域1A氧化膜SO1成為阻擋層，絶緣膜SN1殘留下來。
接著，在將記憶體單元區域1A的氧化膜SO1除去，並將周邊電路區域1B的氧化膜PAD除去之後，於周邊電路區域1B的半導體基板SB的露出面，形成犠牲氧化膜SA1。接著，在記憶體單元區域1A，隔著絶緣膜SN1以及氧化膜PAD，注入p型雜質離子，形成P型井區域PW1。另外，在周邊電路區域1B，隔著犠牲氧化膜SA1，注入n型雜質或p型雜質離子，形成N型井區域（圖中未顯示）或P型井區域PW2。離子注入的注入能量以及劑量等，可適當調整之。
接著，如圖16以及圖17所示的，利用回蝕令填埋溝槽DA、DB的內部的絶緣膜EI的頂面後退，藉此令鰭部FA、FB的各自的側壁露出。該回蝕，用乾蝕刻或濕蝕刻均可。此時，周邊電路區域1B的犠牲氧化膜SA1被除去，鰭部FB的頂面以及側壁露出。
另外，對絶緣膜EI的頂面的該回蝕，亦可分別對記憶體單元區域1A以及周邊電路區域1B各別地實行。此時，係在用光阻圖案覆蓋不欲實行回蝕之區域的狀態下實行回蝕。以該等方式，在從絶緣膜EI露出之部分的鰭部FA的厚度與從絶緣膜EI露出之部分的鰭部FB的厚度之間設置差值，亦可。
藉此，在記憶體單元區域1A，於鰭部FA的頂面，形成了絶緣膜SN1／氧化膜PAD的堆疊膜，鰭部FA的側壁露出。另一方面，在周邊電路區域1B，鰭部FB的頂面以及側壁露出。
接著，如圖18以及圖19所示的，在記憶體單元區域1A，於鰭部FA所露出之側壁，在周邊電路區域1B，於鰭部FB所露出之頂面以及側壁，形成氧化膜SO2。氧化膜SO2，例如可利用熱氧化法形成，例如係由氧化矽膜所構成，其厚度，例如為5nm～10nm左右。
接著，在半導體基板SB的頂面上，例如用CVD法形成導電體膜SL1，之後，例如利用CMP法研磨導電體膜SL1的頂面，令其平坦化。導電體膜SL1，例如係由多晶矽膜所構成。接著，在導電體膜SL1上，例如用CVD法形成絶緣膜SN3。絶緣膜SN3，例如係由氮化矽膜所構成。
接著，如圖20以及圖21所示的，形成覆蓋周邊電路區域1B，並露出記憶體單元區域1A的一部分以及分界區域1C的一部分的光阻圖案（圖中未顯示）。接著，以該光阻圖案作為遮罩，利用乾蝕刻，對記憶體單元區域1A的一部分以及分界區域1C的一部分的絶緣膜SN3以及導電體膜SL1進行加工，然後，將所露出之氧化膜SO2除去。
藉此，於記憶體單元區域1A，形成由導電體膜SL1所構成的控制用電晶體的控制閘極電極CG，並形成由形成於鰭部FA的側壁的氧化膜SO2所構成的控制用電晶體的閘極絶緣膜GA。之後，將光阻圖案除去。
另外，控制閘極電極CG，以在y方向上延伸並跨在複數個鰭部FA上的方式配置。然而，在控制閘極電極CG與鰭部FA的頂面之間，形成了絶緣膜SN1／氧化膜PAD的堆疊膜，該堆疊膜並無作為控制用電晶體的閘極絶緣膜GA的功能。因此，控制閘極電極CG，構成以形成於鰭部FA的兩側側壁的氧化膜SO2作為閘極絶緣膜GA的雙閘極構造。
再者，由於在控制閘極電極CG與鰭部FA的頂面之間，形成了具有比形成在控制閘極電極CG與鰭部FA的側壁之間的氧化膜SO2的厚度更大之厚度的絶緣膜SN1／氧化膜PAD的堆疊膜，故可緩和在鰭部FA的前端部分的電場集中現象。
在記憶體單元區域1A，在形成了控制閘極電極CG的區域以外的區域，鰭部FA的頂面的絶緣膜SN1／氧化膜PAD的堆疊膜以及絶緣膜EI的頂面露出。再者，利用上述蝕刻，形成於鰭部FA的側壁的氧化膜SO2被除去，鰭部FA的側壁露出。
接著，圖中雖未顯示，惟在對所露出之鰭部FA的表面形成犠牲氧化膜之後，將記憶體用電晶體的閾値調整用的雜質離子注入鰭部FA。
接著，如圖22以及圖23所示的，例如用氟酸水溶液實行洗淨，將上述犠牲氧化膜等除去，之後，例如用熱氧化法，將鰭部FA所露出之側壁以及控制閘極電極CG所露出之側面氧化。藉此，形成覆蓋鰭部FA的側壁以及控制閘極電極CG的側面的氧化矽膜X1。於鰭部FA的頂面形成了絶緣膜SN1，在控制閘極電極CG上形成了絶緣膜SN3，利用上述熱氧化法，絶緣膜SN1、SN3所露出之表面也被氧化，而於絶緣膜SN1、SN3所露出之表面形成了氧化矽膜X1。然而，形成於絶緣膜SN1、SN3所露出之表面的氧化矽膜X1的厚度，比形成於鰭部FA的側壁的氧化矽膜X1的厚度更薄。
接著，在半導體基板SB的頂面上，例如用CVD法形成氮化矽膜N1。氮化矽膜N1，在之後形成的記憶體單元中發揮作為用來累積電荷的捕集性絶緣膜的功能。另外，在此，係針對形成氮化矽膜N1作為電荷儲存膜的態樣進行説明，惟作為電荷儲存膜的材料並不限於氮化矽膜，例如亦可形成由矽酸鉿（HfSiO）所構成的絶緣膜。接著，在氮化矽膜N1上，例如用CVD法形成氧化矽膜X2。
形成在半導體基板SB的頂面上的依序堆疊了氧化矽膜X1、氮化矽膜N1以及氧化矽膜X2的3層構造的堆疊膜（有時會記載為氧化矽膜X2／氮化矽膜N1／氧化矽膜X1的堆疊膜），構成ONO膜ON。與控制閘極電極CG的側面接觸的ONO膜ON，係由從控制閘極電極CG側依序沿x方向形成的氧化矽膜X1、氮化矽膜N1以及氧化矽膜X2所構成。在此，ONO膜ON的最上層的頂部氧化膜，不限於氧化矽膜，例如亦可為氧化鋁（Al2 O3 ）膜。
接著，如圖24以及圖25所示的，在ONO膜ON上，形成導電體膜SL2。導電體膜SL2，例如係由多晶矽膜所構成。導電體膜SL2的厚度，具有由控制閘極電極CG與控制閘極電極CG上的絶緣膜SN3所構成之堆疊膜的厚度以上的大小。
接著，利用異向性乾蝕刻，對導電體膜SL2進行加工，藉此，於控制閘極電極CG的旁邊的兩側，隔著ONO膜ON形成由導電體膜SL2所構成的記憶體用電晶體的記憶體閘極電極MG。
接著，以光阻圖案作為遮罩，利用等向性蝕刻，將與控制閘極電極CG的一側的側面鄰接的記憶體閘極電極MG除去。藉此，留下與控制閘極電極CG的另一側的側面鄰接的記憶體閘極電極MG。之後，將光阻圖案除去。接著，將從記憶體閘極電極MG露出的ONO膜ON除去。
亦即，ONO膜ON，僅殘留在記憶體閘極電極MG與鰭部FA之間，以及記憶體閘極電極MG與控制閘極電極CG之間。因此，在記憶體單元區域1A，在從控制閘極電極CG以及記憶體閘極電極MG露出的區域中，鰭部FA的頂面的絶緣膜SN1／氧化膜PAD的堆疊膜、鰭部FA的側壁以及絶緣膜EI的頂面露出。
另外，沿著鰭部FA的頂面（亦即半導體基板SB）延伸的ONO膜ON，與沿著控制閘極電極CG的側面延伸的ONO膜ON係連續地形成，而具有L字型的剖面。在鰭部FA上，具有控制閘極電極CG以及與控制閘極電極CG隔著ONO膜ON鄰接的記憶體閘極電極MG的圖案係成對形成，在一對記憶體閘極電極MG之間，一對控制閘極電極CG互相對向。
另外，記憶體閘極電極MG，以在y方向上延伸並跨在複數個鰭部FA上的方式配置。然而，在記憶體閘極電極MG與鰭部FA的頂面之間，形成了絶緣膜SN1／氧化膜PAD的堆疊膜，該堆疊膜並無作為記憶體用電晶體的閘極絶緣膜GB的功能。因此，記憶體閘極電極MG，構成以形成於鰭部FA的兩側側壁的ONO膜ON作為閘極絶緣膜GB的雙閘極構造。
再者，由於在記憶體閘極電極MG與鰭部FA的頂面之間，形成了具有比形成在記憶體閘極電極MG與鰭部FA的側壁之間的ONO膜ON的厚度更大之厚度的絶緣膜SN1／氧化膜PAD的堆疊膜與ONO膜ON的重疊膜，故可緩和在鰭部FA的前端部分的電場集中現象。
接著，如圖26以及圖27所示的，形成覆蓋記憶體單元區域1A，並露出周邊電路區域1B的一部分以及分界區域1C的一部分的光阻圖案（圖中未顯示）。接著，以該光阻圖案作為遮罩，利用乾蝕刻，對周邊電路區域1B的一部分以及分界區域1C的一部分的絶緣膜SN3進行加工，接著，對導電體膜SL1進行加工。
藉此，於周邊電路區域1B，形成由導電體膜SL1所構成的電晶體的閘極電極EG，並形成由形成於鰭部FB的頂面以及側壁的氧化膜SO2所構成的電晶體的閘極絶緣膜GI。同樣地，於分界區域1C，形成由導電體膜SL1所構成的虛擬閘極電極DG。之後，將光阻圖案除去。
在周邊電路區域1B，閘極電極EG，以跨在鰭部FB上的方式配置。然而，與前述之控制閘極電極CG以及記憶體閘極電極MG不同，在閘極電極EG與鰭部FB的頂面以及側壁之間，形成了由氧化膜SO2所構成的閘極絶緣膜GI。因此，閘極電極EG，構成以形成於鰭部FB的頂面以及兩側側壁的絶緣膜SO2作為閘極絶緣膜GI的三閘極構造。
於周邊電路區域1B的鰭部FB的頂面，由閘極電極EG與閘極電極EG上的絶緣膜SN3所構成的堆疊膜，在x方向上並排，並在鰭部FB之上成對形成。在形成了閘極電極EG之區域以外的區域，鰭部FB的頂面以及側壁露出。
在分界區域1C，形成了由虛擬閘極電極DG與虛擬閘極電極DG上的絶緣膜SN3所構成的堆疊膜，利用該堆疊膜，可令在之後的步驟所形成的層間絶緣膜的平坦性等提高。
接著，如圖28以及圖29所示的，在半導體基板SB的頂面上，例如用CVD法形成偏置間隔件OS。接著，在記憶體單元區域1A，以絶緣膜SN3、控制閘極電極CG、記憶體閘極電極MG以及ONO膜ON作為遮罩，在周邊電路區域1B，以絶緣膜SN3以及閘極電極EG作為遮罩，分別對鰭部FA、FB的頂面注入n型雜質[例如磷（P）或砷（As）]離子。
藉此，形成複數個雜質濃度較低的n型半導體區域（亦即延伸區域EX）。記憶體單元區域1A的延伸區域EX，形成於具有控制閘極電極CG以及與控制閘極電極CG隔著ONO膜ON鄰接的記憶體閘極電極MG的圖案的旁邊的鰭部FA的頂面。另外，周邊電路區域1B的延伸區域EX，形成於閘極電極EG的旁邊的鰭部FB的頂面。在此，亦可因應需要，對鰭部FA、FB以暈輪注入的方式注入p型雜質[例如硼（B）]的離子。
接著，如圖30以及圖31所示的，在半導體基板SB的主面上，例如用CVD法，例如依序形成氧化矽膜、氮化矽膜以及氧化矽膜，並利用異向性乾蝕刻對其進行加工。藉此，例如在記憶體單元區域1A，於控制閘極電極CG的側面以及記憶體閘極電極MG的側面，在周邊電路區域1B，於閘極電極EG的兩側的側面，在分界區域1C，於虛擬閘極電極DG的兩側的側面，隔著偏置間隔件OS形成側壁SW。
接著，將從側壁SW露出的偏置間隔件OS除去，然後，將於鰭部FA的頂面露出之絶緣膜SN1／氧化膜PAD的堆疊膜除去。
接著，在記憶體單元區域1A，以絶緣膜SN3、控制閘極電極CG、記憶體閘極電極MG、ONO膜ON以及側壁SW作為遮罩，在周邊電路區域1B，以絶緣膜SN3、閘極電極EG以及側壁SW作為遮罩，分別對鰭部FA、FB的頂面注入n型雜質[例如磷（P）或砷（As）]離子。
藉此，形成複數個雜質濃度較高的n型半導體區域（亦即擴散層DF）。記憶體單元區域1A的擴散層DF，形成於具有控制閘極電極CG以及與控制閘極電極CG隔著ONO膜ON鄰接的記憶體閘極電極MG的圖案的旁邊的鰭部FA的頂面。另外，周邊電路區域1B的擴散層DF，形成於閘極電極EG的旁邊的鰭部FB的頂面。
擴散層DF，比起與擴散層DF接觸的延伸區域EX而言，形成於在x方向上離控制閘極電極CG、記憶體閘極電極MG或閘極電極EG較遠的位置。擴散層DF，比起延伸區域EX而言，形成深度更深，且n型雜質濃度更高。互相接觸的延伸區域EX以及擴散層DF，構成電晶體的源極、汲極區域。之後，為了令延伸區域EX內以及擴散層DF內的雜質活性化，因應需要實行熱處理。
另外，在此，係針對在同一步驟形成記憶體單元區域1A以及周邊電路區域1B的各自的源極、汲極區域的態樣進行説明，惟吾人考慮在欲形成比形成於周邊電路區域1B的電晶體耐壓更高的記憶體單元的記憶體單元區域1A，令其源極、汲極區域的雜質濃度比周邊電路區域的源極、汲極區域的雜質濃度更大。因此，亦可各別地實行記憶體單元區域1A的延伸區域EX、擴散層DF的形成步驟與周邊電路區域1B的延伸區域EX、擴散層DF的形成步驟。
接著，如圖32以及圖33所示的，在半導體基板SB的主面上形成層間絶緣膜IL。層間絶緣膜IL，例如係由氧化矽膜所構成。另外，圖中雖未顯示，惟於層間絶緣膜IL的下層，形成了薄絶緣膜，例如氮化矽膜。
接著，於層間絶緣膜IL的吾人所期望的位置形成接觸孔CN，之後，在接觸孔CN的內部形成接觸栓塞PL。接觸栓塞PL，例如具有相對較薄的障蔽膜，以及以被該障蔽膜所包圍之方式形成的相對較厚的導電體膜。障蔽膜，例如係由鈦（Ti）膜或氮化鈦（TiN）膜等所構成，導電體膜，例如係由鎢（W）膜或鋁（Al）膜等所構成。
之後，在層間絶緣膜IL上，形成例如以銅（Cu）或鋁（Al）等為主成分的第1層的配線M1，然後形成上層的配線，藉此，半導體裝置便大致完成。
《半導體裝置的特徴以及功效》如前所述的，本實施態樣之半導體裝置的主要特徴，係將形成於記憶體單元區域1A的控制用電晶體以及記憶體用電晶體設置成雙閘極構造，並將形成於周邊電路區域1B的電晶體設置成三閘極構造。
藉此，便可緩和在鰭部FA的前端部分的電場集中現象，尤其，可防止ONO膜ON的可靠度劣化。
再者，除了上述的功效之外，如以下所説明的，更具有可抑制記憶體單元的動作特性的差異此等額外的功效。
針對本實施態樣之半導體裝置的另一功效，用表示比較例的圖34進行説明。圖34（a），係顯示出比較例之鰭部的形狀的剖面圖，圖34（b），係顯示出本實施態樣之鰭部的形狀的剖面圖。
如圖34（a）所示的，在比較例之半導體裝置中，在形成於記憶體單元區域的鰭部FC的頂面並未形成絶緣膜（例如在本實施態樣中所形成之絶緣膜SN1／氧化膜PAD的堆疊膜）。因此，在形成鰭部FC之後（在圖16以及圖17所説明的步驟之後），鰭部FC的頂面以及側壁露出。再者，在形成控制閘極電極之後（在圖20以及圖21所説明的步驟之後），形成記憶體閘極電極的鰭部FC的頂面以及側壁露出。
因此，在洗淨步驟、熱氧化步驟以及對控制閘極電極進行加工的蝕刻步驟等中，鰭部FC的頂面以及側壁受到程序差異的影響，會有鰭部FC的前端部分容易變圓，而且，尺寸產生差異，進而在複數個鰭部FC無法獲得吾人所期望的形狀之虞。因此，記憶體單元的動作特性會有產生差異的可能性存在。
相對於此，如圖34（b）所示的，本實施態樣之半導體裝置，在形成於記憶體單元區域的鰭部FA的頂面形成了絶緣膜IS（例如絶緣膜SN1／氧化膜PAD的堆疊膜）。藉此，在洗淨步驟、熱氧化步驟以及對控制閘極電極進行加工的蝕刻步驟等中，受到程序差異之影響者，只有鰭部FA的側壁，故鰭部FA的前端部分的形狀不易產生差異，進而可抑制記憶體單元的動作特性產生差異。
《變化實施例》 在前述的記憶體單元區域中，控制用電晶體與記憶體用電晶體，為了緩和鰭部FA的前端部分的電場集中現象，均於鰭部FA的頂面形成絶緣膜SN1／氧化膜PAD的堆疊膜，並構成雙閘極構造。然而，形成於鰭部FA的頂面的絶緣膜，並非僅限於絶緣膜SN1／氧化膜PAD的堆疊膜。以下針對本實施態樣的變化實施例進行説明。
1. 第1變化實施例：針對本實施態樣的第1變化實施例，用圖35進行説明。圖35，係顯示出形成於記憶體單元區域之鰭部的形狀的剖面圖，且係圖1的A線以及B線的剖面圖。
如圖35所示的，控制用電晶體，於鰭部FA的頂面形成絶緣膜SN1／氧化膜PAD的堆疊膜，並於鰭部FA的側壁形成氧化膜SO2。
然後，由於絶緣膜SN1／氧化膜PAD的堆疊膜的厚度，比氧化膜SO2的厚度更大，故形成於鰭部FA的頂面的絶緣膜SN1／氧化膜PAD的堆疊膜並無作為控制用電晶體的閘極絶緣膜GA的功能。因此，控制閘極電極，構成以形成於鰭部FA的兩側側壁的氧化膜SO2作為閘極絶緣膜GA的雙閘極構造。
另一方面，記憶體用電晶體，於鰭部FA的頂面形成依序堆疊了氧化膜PAD、氧化矽膜X3、氮化矽膜N1以及氧化矽膜X2的4層構造的堆疊膜（有時會記載為氧化矽膜X2／氮化矽膜N1／氧化矽膜X3／氧化膜PAD的堆疊膜），並於鰭部FA的側壁形成依序堆疊了氧化矽膜X1、氮化矽膜N1以及氧化矽膜X2的3層構造的ONO膜ON。
然後，由於氧化矽膜X3的厚度，比構成ONO膜ON的氧化矽膜X1的厚度更大，故形成於鰭部FA的頂面的堆疊膜並無作為記憶體用電晶體的閘極絶緣膜GB的功能。因此，記憶體閘極電極，構成以形成於鰭部FA的兩側側壁的ONO膜ON作為閘極絶緣膜GB的雙閘極構造。
形成記憶體用電晶體的鰭部FA的頂面的氧化矽膜X2／氮化矽膜N1／氧化矽膜X3／氧化膜PAD的堆疊膜，例如可利用以下所説明的製造方法形成。
在用圖20以及圖21所説明的步驟之後，例如用熱氧化法，將鰭部FA所露出的側壁氧化。藉此，形成覆蓋鰭部FA的側壁的氧化矽膜X1。
此時，於形成記憶體用電晶體的鰭部FA的頂面，已經形成了絶緣膜SN1，藉由事先調整絶緣膜SN1的厚度，用上述熱氧化法將絶緣膜SN1全部氧化，形成具有比氧化矽膜X1的厚度更大之厚度的氧化矽膜X3。藉此，於形成記憶體用電晶體的鰭部FA的頂面，形成依序堆疊了氧化膜PAD、將絶緣膜SN1全部氧化所形成之氧化矽膜X3、氮化矽膜N1以及氧化矽膜X2的堆疊膜。
如前所述的，相對於此，在記憶體閘極電極MG與鰭部FA的側壁之間，形成依序堆疊了氧化矽膜X1、氮化矽膜N1以及氧化矽膜X2的ONO膜ON。
2. 第2變化實施例：針對本實施態樣的第2變化實施例，用圖36進行説明。圖36，係顯示出形成於記憶體單元區域之鰭部的形狀的剖面圖，且係圖1的A線以及B線的剖面圖。
如圖36所示的，控制用電晶體，於鰭部FA的頂面形成由氧化膜PAD以及氧化矽膜X4所構成的2層構造的堆疊膜（有時會記載為氧化矽膜X4／氧化膜PAD的堆疊膜），並於鰭部FA的側壁形成氧化膜SO2。
然後，由於氧化矽膜X4／氧化膜PAD的堆疊膜的厚度，比氧化膜SO2的厚度更大，故形成於鰭部FA的頂面的氧化矽膜X4／氧化膜PAD的堆疊膜並無作為控制用電晶體的閘極絶緣膜GA的功能。因此，控制閘極電極，構成以形成於鰭部FA的兩側側壁的氧化膜SO2作為閘極絶緣膜GA的雙閘極構造。
另一方面，記憶體用電晶體，於鰭部FA的頂面形成依序堆疊了氧化膜PAD、氧化矽膜X4、氮化矽膜N1以及氧化矽膜X2的4層構造的堆疊膜（有時會記載為氧化矽膜X2／氮化矽膜N1／氧化矽膜X4／氧化膜PAD的堆疊膜），並於鰭部FA的側壁形成依序堆疊了氧化矽膜X1、氮化矽膜N1以及氧化矽膜X2的3層構造的ONO膜ON。
然後，由於氧化矽膜X4的厚度，比構成ONO膜ON的氧化矽膜X1的厚度更大，故形成於鰭部FA的頂面的堆疊膜並無作為記憶體用電晶體的閘極絶緣膜GB的功能。因此，記憶體閘極電極，構成以形成於鰭部FA的兩側側壁的ONO膜ON作為閘極絶緣膜GB的雙閘極構造。
形成控制用電晶體的鰭部FA的頂面的氧化矽膜X4／氧化膜PAD的堆疊膜，以及形成記憶體用電晶體的鰭部FA的氧化矽膜X2／氮化矽膜N1／氧化矽膜X4／氧化膜PAD的堆疊膜，例如可利用以下所説明的製造方法形成。
在用圖16以及圖17所説明的步驟之後，例如用熱氧化法，於鰭部FA所露出的側壁形成氧化膜SO2。
此時，於鰭部FA的頂面，已經形成了絶緣膜SN1，藉由事先調整絶緣膜SN1的厚度，用上述熱氧化法將絶緣膜SN1全部氧化，形成具有比氧化膜SO2的厚度更大之厚度的氧化矽膜X4。藉此，於鰭部FA的頂面，形成氧化矽膜X4，並於鰭部FA的側壁，形成氧化膜SO2。
之後，以與用圖22以及圖23所説明之步驟大致同樣的方式，形成依序堆疊了氧化矽膜X1、氮化矽膜N1以及氧化矽膜X2的3層構造的堆疊膜。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
1C‧‧‧分界區域
CG‧‧‧控制閘極電極
CN‧‧‧接觸孔
DA、DB‧‧‧溝槽
DF‧‧‧擴散層
DG‧‧‧虛擬閘極電極
EG‧‧‧閘極電極
EI‧‧‧絶緣膜
EX‧‧‧延伸區域
FA、FB、FC‧‧‧鰭部
GA、GB、GI‧‧‧閘極絶緣膜
IL‧‧‧層間絶緣膜
IS‧‧‧絶緣膜
LM‧‧‧下層材料
M1‧‧‧配線
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
OS‧‧‧偏置間隔件
PAD‧‧‧氧化膜
PL‧‧‧接觸栓塞
PW1、PW2‧‧‧P型井
Q1‧‧‧電晶體
Q2‧‧‧虛擬電晶體
RP1、RP2‧‧‧光阻圖案
SA1、SA2‧‧‧犠牲氧化膜
SB‧‧‧半導體基板
SL1、SL2‧‧‧導電體膜
SN1、SN2、SN3‧‧‧絶緣膜
SO1、SO2‧‧‧氧化膜
SW‧‧‧側壁
X1‧‧‧氧化矽膜（底部氧化膜）
X2‧‧‧氧化矽膜（頂部氧化膜）
X3、X4‧‧‧氧化矽膜
A、B、C、D‧‧‧剖面線
x、y‧‧‧方向
[圖1] 係實施態樣之半導體裝置的主要部位剖面圖。 [圖2] 係圖1的A線、B線以及C線的剖面圖。 [圖3] 係圖1的D線的俯視圖。 [圖4] 係説明實施態樣之半導體裝置的製造步驟的剖面圖。 [圖5] 係圖4的A線、B線以及C線的剖面圖以及圖4的D線的俯視圖。 [圖6] 係説明接續圖4的半導體裝置的製造步驟的剖面圖。 [圖7] 係圖6的A線、B線以及C線的剖面圖以及圖6的D線的俯視圖。 [圖8] 係說明接續圖6的半導體裝置的製造步驟的剖面圖。 [圖9] 係圖8的A線、B線以及C線的剖面圖以及圖8的D線的俯視圖。 [圖10] 係說明接續圖8的半導體裝置的製造步驟的剖面圖。 [圖11] 係圖10的A線、B線以及C線的剖面圖以及圖10的D線的俯視圖。 [圖12] 係說明接續圖10的半導體裝置的製造步驟的剖面圖。 [圖13] 係圖12的A線、B線以及C線的剖面圖以及圖12的D線的俯視圖。 [圖14] 係說明接續圖12的半導體裝置的製造步驟的剖面圖。 [圖15] 係圖14的A線、B線以及C線的剖面圖以及圖14的D線的俯視圖。 [圖16] 係說明接續圖14的半導體裝置的製造步驟的剖面圖。 [圖17] 係圖16的A線、B線以及C線的剖面圖以及圖16的D線的俯視圖。 [圖18] 係說明接續圖16的半導體裝置的製造步驟的剖面圖。 [圖19] 係圖18的A線、B線以及C線的剖面圖以及圖18的D線的俯視圖。 [圖20] 係説明接續圖18的半導體裝置的製造步驟的剖面圖。 [圖21] 係圖20的A線、B線以及C線的剖面圖以及圖20的D線的俯視圖。 [圖22] 係説明接續圖20的半導體裝置的製造步驟的剖面圖。 [圖23] 係圖22的A線、B線以及C線的剖面圖以及圖22的D線的俯視圖。 [圖24] 係説明接續圖22的半導體裝置的製造步驟的剖面圖。 [圖25] 係圖24的A線、B線以及C線的剖面圖以及圖24的D線的俯視圖。 [圖26] 係説明接續圖24的半導體裝置的製造步驟的剖面圖。 [圖27] 係圖26的A線、B線以及C線的剖面圖以及圖26的D線的俯視圖。 [圖28] 係説明接續圖26的半導體裝置的製造步驟的剖面圖。 [圖29] 係圖28的A線、B線以及C線的剖面圖以及圖28的D線的俯視圖。 [圖30] 係説明接續圖28的半導體裝置的製造步驟的剖面圖。 [圖31] 係圖30的A線、B線以及C線的剖面圖以及圖30的D線的俯視圖。 [圖32] 係説明接續圖30的半導體裝置的製造步驟的剖面圖。 [圖33] 係圖32的A線、B線以及C線的剖面圖以及圖32的D線的俯視圖。 [圖34] （a）係顯示出比較例之鰭部的形狀的剖面圖，（b）係顯示出實施態樣之鰭部的形狀的剖面圖。 [圖35] 係顯示出實施態樣的第1變化實施例的形成於記憶體單元區域的鰭部的形狀的剖面圖。 [圖36] 係顯示出實施態樣的第2變化實施例的形成於記憶體單元區域的鰭部的形狀的剖面圖。

Claims (16)

  1. 一種半導體裝置，其特徵為包含： 半導體基板，其具有第1區域以及第2區域； 複數個第1突出部，其形成於該第1區域，被第1元件分離部所包圍，且由從該第1元件分離部的頂面突出的該半導體基板的一部分所構成； 複數個第2突出部，其形成於該第2區域，被第2元件分離部所包圍，且由從該第2元件分離部的頂面突出的該半導體基板的一部分所構成； 第1電晶體以及第2電晶體，其以在該第1突出部的延伸方向上互相鄰接的方式形成於該第1突出部；以及 第3電晶體，其形成於該第2突出部； 該第1電晶體包含： 第1絶緣膜，其形成於該第1突出部的頂面，且具有第1厚度； 第2絶緣膜，其形成於該第1突出部的側壁，且具有比該第1厚度更薄的第2厚度；以及 第1閘極電極，其分別隔著該第1絶緣膜以及該第2絶緣膜形成於該第1突出部的頂面以及側壁； 該第2電晶體包含： 第3絶緣膜，其形成於該第1突出部的頂面，且具有第3厚度； 第4絶緣膜，其形成於該第1突出部的側壁，且具有比該第3厚度更薄的第4厚度；以及 第2閘極電極，其分別隔著該第3絶緣膜以及該第4絶緣膜形成於該第1突出部的頂面以及側壁； 該第3電晶體包含： 第5絶緣膜，其形成於該第2突出部的頂面以及側壁，且具有第5厚度；以及 第3閘極電極，其隔著該第5絶緣膜形成於該第2突出部的頂面以及側壁。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1絶緣膜，係由將第1氧化矽膜以及第1氮化矽膜依序堆疊於該第1突出部的頂面的第1堆疊膜所構成； 該第3絶緣膜，係由將第2氧化矽膜以及第2氮化矽膜依序堆疊於該第1突出部的頂面的第2堆疊膜與將第3氧化矽膜、第1電荷儲存膜以及第4氧化矽膜依序堆疊在該第2堆疊膜上的第3堆疊膜的重疊膜所構成。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第2絶緣膜，係由第5氧化矽膜所構成； 該第4絶緣膜，係由該第3堆疊膜所構成。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1絶緣膜，係由將第6氧化矽膜以及第3氮化矽膜依序堆疊於該第1突出部的頂面的第4堆疊膜所構成； 該第3絶緣膜，係由將第7氧化矽膜、第2電荷儲存膜以及第8氧化矽膜依序堆疊於該第1突出部的頂面的第5堆疊膜所構成。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第2絶緣膜，係由第9氧化矽膜所構成； 該第4絶緣膜，係由將第10氧化矽膜、該第2電荷儲存膜以及該第8氧化矽膜依序堆疊於該第1突出部的側壁的第6堆疊膜所構成； 該第10氧化矽膜的厚度，比該第7氧化矽膜的厚度更薄。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1絶緣膜，係由第11氧化矽膜所構成； 該第3絶緣膜，係由將第12氧化矽膜、第3電荷儲存膜以及第13氧化矽膜依序堆疊於該第1突出部的頂面的第7堆疊膜所構成。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該第2絶緣膜，係由第14氧化矽膜所構成； 該第4絶緣膜，係由將第15氧化矽膜、該第3電荷儲存膜以及該第13氧化矽膜依序堆疊於該第1突出部的側壁的第8堆疊膜所構成； 該第15氧化矽膜的厚度，比該第12氧化矽膜的厚度更薄。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該第2絶緣膜，發揮作為該第1電晶體的第1閘極絶緣膜的功能； 該第4絶緣膜，發揮作為該第2電晶體的第2閘極絶緣膜的功能； 該第5絶緣膜，發揮作為該第3電晶體的第3閘極絶緣膜的功能。
  9. 如申請專利範圍第1項之半導體裝置，其中， 隔著該第4絶緣膜，配置了該第1閘極電極與該第2閘極電極。
  10. 如申請專利範圍第1項之半導體裝置，其中， 該第1電晶體以及該第2電晶體，構成非揮發性記憶體單元。
  11. 一種半導體裝置的製造方法，該半導體裝置具有：非揮發性記憶體單元以及第3電晶體；該非揮發性記憶體單元具備：第1電晶體，其形成於半導體基板的主面的第1區域的第1電晶體區域；以及第2電晶體，其形成於與該第1電晶體區域鄰接的該第1區域的第2電晶體區域；該第3電晶體形成於該半導體基板的主面的第2區域；該半導體裝置的製造方法的特徵為包含： （a）在該第1區域的該半導體基板的主面上，依序形成第1氧化膜、第1氮化膜、第2氧化膜以及第2氮化膜，並在該第2區域的該半導體基板的主面上，依序形成該第1氧化膜、該第1氮化膜以及該第2氮化膜的步驟； （b）對該第1區域的該第1氧化膜、該第1氮化膜、該第2氧化膜以及該第2氮化膜進行加工，然後，對該半導體基板的頂面的一部分進行加工，以於該第1區域形成由該半導體基板的一部分所構成的複數個第1突出部，並對該第2區域的該第1氧化膜、該第1氮化膜以及該第2氮化膜進行加工，然後，對該半導體基板的頂面的一部分進行加工，以於該第2區域形成由該半導體基板的一部分所構成的複數個第2突出部的步驟； （c）用第1絶緣膜填埋彼此相鄰的該第1突出部之間以及彼此相鄰的該第2突出部之間的步驟； （d）將該第1區域的該第2氧化膜以及該第2氮化膜除去，留下該第1氧化膜以及該第1氮化膜，並將該第2區域的該第1氧化膜、該第1氮化膜以及該第2氮化膜除去的步驟； （e）令該第1絶緣膜的頂面後退，以令該第1突出部的上部的側壁以及該第2突出部的上部的側壁露出的步驟； （f）對該半導體基板實行熱氧化處理，以於該第1突出部所露出之側壁形成第3氧化膜，並於該第2突出部所露出之頂面以及側壁形成第4氧化膜的步驟； （g）在該半導體基板的主面上沉積第1導電體膜的步驟； （h）對該第1導電體膜進行加工，形成跨該第1電晶體區域的該第1突出部的由該第1導電體膜所構成的該第1電晶體的第1閘極電極，並將該第2電晶體區域的該第1導電體膜以及該第3氧化膜除去的步驟； （i）在該半導體基板的主面上形成包含電荷儲存膜內在的第2絶緣膜的步驟； （j）在該第2絶緣膜上沉積第2導電體膜的步驟； （k）對該第2導電體膜進行加工，形成跨該第2電晶體區域的該第1突出部的由該第2導電體膜所構成的該第2電晶體的第2閘極電極，並將該第1電晶體區域以及該第2區域的該第2導電體膜以及該第2絶緣膜除去的步驟；以及 （l）對該第1導電體膜進行加工，形成跨該第2區域的該第2突出部的由該第1導電體膜所構成的該第3電晶體的第3閘極電極的步驟； 在該第1電晶體區域的該第1突出部的側壁與該第1閘極電極之間形成該第3氧化膜； 在該第2電晶體區域的該第1突出部的側壁與該第2閘極電極之間形成該第2絶緣膜； 在該第2區域的該第2突出部的頂面以及側壁與該第3閘極電極之間形成該第4氧化膜。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該（i）步驟更包含： （i1）對該半導體基板實行熱氧化處理，以於該第2電晶體區域的該第1突出部的側壁以及該第1氮化膜的表面形成第5氧化膜的步驟； （i2）在該半導體基板的頂面上形成該電荷儲存膜的步驟；以及 （i3）在該電荷儲存膜上形成第6氧化膜，以形成由該第5氧化膜、該電荷儲存膜以及該第6氧化膜所構成的該第2絶緣膜的步驟； 在該第1電晶體區域的該第1突出部的頂面與該第1閘極電極之間，形成該第1氧化膜以及該第1氮化膜； 在該第2電晶體區域的該第1突出部的頂面與該第2閘極電極之間，形成該第1氧化膜、該第1氮化膜以及該第2絶緣膜。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該（i）步驟更包含： （i4）對該半導體基板實行熱氧化處理，以於該第2電晶體區域的該第1突出部的側壁形成第7氧化膜，並將該第1氮化膜全部氧化以形成第8氧化膜的步驟； （i5）在該半導體基板的頂面上形成該電荷儲存膜的步驟；以及 （i6）在該電荷儲存膜上形成第9氧化膜，以形成由該第7氧化膜、該電荷儲存膜以及該第9氧化膜所構成的該第2絶緣膜的步驟； 在該第1電晶體區域的該第1突出部的頂面與該第1閘極電極之間，形成該第1氧化膜以及該第1氮化膜； 在該第2電晶體區域的該第1突出部的頂面與該第2閘極電極之間，形成該第1氧化膜、該第8氧化膜、該電荷儲存膜以及該第9氧化膜。
  14. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該（f）步驟中，對該半導體基板實行熱氧化處理，以於該第1突出部所露出之側壁形成該第3氧化膜，並於該第2突出部所露出之頂面以及側壁形成該第4氧化膜，然後，將該第1氮化膜全部氧化以形成第10氧化膜。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中， 該（i）步驟更包含： （i7）對該半導體基板實行熱氧化處理，以於該第2電晶體區域的該第1突出部的側壁形成第11氧化膜的步驟； （i8）在該半導體基板的頂面上形成該電荷儲存膜的步驟；以及 （i9）在該電荷儲存膜上形成第12氧化膜，以形成由該第11氧化膜、該電荷儲存膜以及該第12氧化膜所構成的該第2絶緣膜的步驟； 在該第1電晶體區域的該第1突出部的頂面與該第1閘極電極之間，形成該第1氧化膜以及該第10氧化膜； 在該第2電晶體區域的該第1突出部的頂面與該第2閘極電極之間，形成該第1氧化膜、該第10氧化膜、該電荷儲存膜以及該第12氧化膜。
  16. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 形成在該第1電晶體區域的該第1突起部的側壁與該第1閘極電極之間的該第3氧化膜，發揮作為該第1電晶體的閘極絶緣膜的功能； 形成在該第2電晶體區域的該第1突起部的側壁與該第2閘極電極之間的該第2絶緣膜，發揮作為該第2電晶體的閘極絶緣膜的功能； 形成在該第2區域的該第2突起部的頂面以及側壁與該第3閘極電極之間的該第4氧化膜，發揮作為該第3電晶體的閘極絶緣膜的功能。
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