KR100724575B1 - 매립 게이트전극을 갖는 반도체소자 및 그 형성방법 - Google Patents

매립 게이트전극을 갖는 반도체소자 및 그 형성방법 Download PDF

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Abstract

매립 게이트전극을 갖는 반도체소자를 제공한다. 반도체기판에 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치가 배치된다. 상기 게이트 트렌치의 일부분을 채우고, 상기 활성영역의 적어도 한쪽측벽을 덮는 절연된 게이트전극이 제공된다. 상기 게이트전극의 상기 활성영역 측벽을 덮는 부분은 상기 게이트전극의 상기 활성영역을 가로지르는 부분보다 아래로 연장된다. 상기 게이트전극 상에 절연패턴이 배치된다.

Description

매립 게이트전극을 갖는 반도체소자 및 그 형성방법{Semiconductor device having buried gate electrode and method of fabricating the same}
도 1은 본 발명의 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)의 일부분을 보여주는 사시도이다.
도 2는 도 1의 디램(DRAM)을 부분적으로 보여주는 분해사시도이다.
도 3 내지 도11은 본 발명의 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)의 형성방법을 설명하기위한 공정 단면도들이며, 도 3 내지 도11에 있어서, 영역 Ⅰ은 도 1의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 영역 Ⅱ는 도 1의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 12는 본 발명의 다른 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)의 일부분을 보여주는 사시도이다.
도 13은 도 12의 디램(DRAM)을 부분적으로 보여주는 분해사시도이다.
도 14 내지 도18은 본 발명의 다른 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)의 형성방법을 설명하기위한 공정 단면도들이며, 도 14 내지 도18에 있어서, 영역 Ⅲ은 도 12의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이고, 영역 Ⅳ는 도 12의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도이다.
**도면의 주요부분에 대한 부호의 설명**
31: 반도체기판 32: 활성영역
35: 산화막 라이너 36: 질화막 라이너 37: 소자분리 절연막
38: 소자분리막
41: 버퍼막 42: 하드마스크막 43: 마스크패턴 44: 개구부
45: 상부 트렌치 46, 49: 하부 트렌치 46': 확장된 하부 트렌치
47: 중간 트렌치 47': 확장된 중간 트렌치
50, 50': 게이트 트렌치 51, 51': 측벽 스페이서
55: 게이트유전막
57: 예비 게이트전극 57', 57": 게이트전극
59, 59': 절연패턴 63: 소스/드레인 영역
65: 층간절연막 67: 비트플러그 69: 비트라인
71: 스토리지 플러그 75: 스토리지 커패시터
본 발명은 반도체소자 및 그 형성방법에 관한 것으로, 특히 매립 게이트전극을 갖는 반도체소자 및 그 형성방법에 관한 것이다.
반도체소자의 고집적화 필요에 따라 트랜지스터에 소요되는 면적을 축소하려는 연구가 활발히 진행되고 있다. 상기 트랜지스터를 축소하려면 채널영역의 길이 및 폭을 축소하여야 한다. 그런데 유효채널 폭(effective channel width)의 감소는 채널전류의 감소를 야기한다. 상기 채널전류의 감소는 트랜지스터의 전류 구동능력을 저하시킨다. 또한, 유효채널 길이(effective channel length)의 감소는 채널전류를 증가시키는 효과가 있다. 그러나 상기 유효채널 길이의 감소는 단 채널 효과(short channel effect)와 같은 난관에 봉착하게 된다.
상기 단 채널 효과(short channel effect)를 극복하면서 상기 트랜지스터를 축소하는 방안으로 리세스 채널(recess channel) MOSFET가 제안된 바 있다. 상기 리세스 채널 MOSFET는 함몰된 채널영역 및 절연된 게이트전극을 구비한다. 상기 절연된 게이트전극은 상기 함몰된 채널영역 상에 배치된다. 이에 따라, 상기 리세스 채널 MOSFET는 평판 MOSFET 보다 상대적으로 큰 유효채널 길이(effective channel length)를 확보할 수 있다. 즉, 상기 리세스 채널 MOSFET는 단 채널 효과(short channel effect)에 의한 문제들을 개선할 수 있는 구조를 제공해준다.
그런데 상기 리세스 채널 MOSFET는, 상기 게이트전극을 반도체기판의 상부로 돌출되도록 배치하는 경우, 콘택 플러그 형성 및 평탄화 공정과 같은 후속공정을 어렵게 하는 문제를 안고 있다. 또한, 상기 함몰된 채널영역의 상부모서리 부분은 전계집중효과(field crowding effect)에 의한 누설전류 발생의 원인을 제공하기도 한다. 이에 더하여, 상기 돌출된 게이트전극을 형성하는 것은 고난도의 패터닝 공정을 필요로 한다.
상기와 같은 장애요인들을 극복하기 위하여 매립 워드라인(buried word line)을 갖는 반도체소자가 미국특허 제6,770,535 B2호에 "반도체소자 및 그 제조 공정(Semiconductor integrated circuit device and process for manufacturing the same)"이라는 제목으로 야마다 등(Yamada et al.)에 의해 개시된바 있다.
야마다에 따르면, 채널영역 및 소자분리막을 가로지르는 트렌치를 형성한다. 상기 트렌치 내의 일부분을 채우는 워드라인을 형성한다. 상기 트렌치 내의 나머지 부분을 채우는 절연패턴을 형성한다. 그 결과, 상기 워드라인은 반도체기판의 표면보다 아래에 매립된다. 상기 매립된 워드라인은 상대적으로 큰 유효채널 길이를 제공한다.
그러나 상기 반도체소자의 유효채널 폭(effective channel width)은 상기 채널영역 및 상기 매립된 워드라인에 의하여 결정된다. 이에 따라, 상기 매립된 워드라인을 갖는 반도체소자는 평판 MOSFET와 실질적으로 동일한 유효채널 폭을 구비한다. 결과적으로, 상기 매립된 워드라인을 갖는 반도체소자는 평판 MOSFET 보다 상대적으로 낮은 전류구동능력을 보인다. 전류 구동능력 저하는 반도체소자의 고집적화를 어렵게 한다.
이에 더하여, 문턱전압의 상승과 같은 바디효과(body effect) 측면에 있어서, 상기 리세스 채널 MOSFET는 평판 MOSFET 보다 상대적으로 불리한 구조를 갖는다.
결론적으로, 매립된 워드라인을 채택하면서 바디효과(body effect)에 의한 문제들을 개선할 수 있는 트랜지스터 및 그 형성기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하 기 위한 것으로서, 고집적화에 유리한 구조를 구비하면서 바디효과(body effect)에 의한 문제들을 개선할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고집적화에 유리한 구조를 구비하면서 바디효과(body effect)에 의한 문제들을 개선할 수 있는 반도체소자의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 매립 게이트전극을 갖는 반도체소자를 제공한다. 이 소자는 반도체기판에 배치되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치가 배치된다. 상기 게이트 트렌치의 일부분을 채우고, 상기 활성영역의 적어도 한쪽측벽을 덮는 절연된 게이트전극이 제공된다. 상기 게이트전극의 상기 활성영역 측벽을 덮는 부분은 상기 게이트전극의 상기 활성영역을 가로지르는 부분보다 아래로 연장된다. 상기 게이트전극 상에 절연패턴이 배치된다.
본 발명의 몇몇 실시 예에 있어서, 상기 게이트 트렌치는 상부 트렌치, 중간 트렌치 및 하부 트렌치를 구비할 수 있다. 상기 중간 트렌치는 상기 상부 트렌치의 하부에 배치되고 상기 상부 트렌치 보다 큰 폭을 갖는 것일 수 있다. 상기 하부 트렌치는 상기 중간 트렌치의 하부에 배치되고 상기 활성영역의 측벽을 노출시키는 것일 수 있다. 또한, 상기 활성영역의 상기 상부 트렌치에 의하여 노출되는 부분을 덮는 측벽 스페이서가 제공될 수 있다. 그러나 상기 측벽 스페이서는 생략될 수 있다.
다른 실시 예에 있어서, 상기 게이트전극은 상기 하부 트렌치에 의하여 노출되는 상기 활성영역의 측벽을 덮을 수 있다. 또한, 상기 게이트전극은 상기 활성영역을 가로지르는 부분보다 상기 소자분리막 내에 연장된 부분이 굵은 것일 수 있다.
또 다른 실시 예에 있어서, 상기 절연패턴은 상기 게이트 트렌치의 나머지부분을 채울 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극 양측에 인접한 상기 활성영역 내에 각각 소스/드레인 영역들이 배치될 수 있다. 상기 소스/드레인 영역들의 상부표면들은 상기 게이트전극 보다 상부레벨에 위치할 수 있다. 또한, 상기 소스/드레인 영역들 및 상기 절연패턴의 상부표면들은 실질적으로 동일레벨에 위치할 수 있다.
또 다른 실시 예에 있어서, 상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 스토리지 커패시터(storage capacitor)가 제공될 수 있다.
또한, 본 발명은, 매립 게이트전극을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치를 형성한다. 상기 게이트 트렌치의 일부분을 채우고 상기 활성영역의 적어도 한쪽측벽을 덮는 절연된 게이트전극을 형성한다. 상기 게이트전극의 상기 활성영역 측벽을 덮는 부분은 상기 게이트전극의 상기 활성영역을 가로지르는 부분보다 아래로 연장된다. 상기 게이트전극 상에 절연패턴을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 게이트 트렌치를 형성하는 것은 상기 활성영역 및 상기 소자분리막을 부분적으로 노출시키는 마스크패턴을 형성하는 것을 포함할 수 있다. 상기 마스크패턴을 식각마스크로 이용하여 상기 활성영역 및 상기 소자분리막을 부분적으로 식각하여 상부 트렌치를 형성할 수 있다. 상기 상부 트렌치의 하부에 중간 트렌치 및 하부 트렌치를 형성할 수 있다. 상기 하부 트렌치는 상기 중간 트렌치의 하부에 형성할 수 있다. 상기 하부 트렌치는 상기 활성영역의 측벽을 노출시키도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 활성영역의 상기 상부 트렌치에 의하여 노출되는 부분에 측벽 스페이서를 형성할 수 있다. 상기 측벽 스페이서는 상기 활성영역 및 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 중간 트렌치를 형성한 후 등방성식각 공정을 이용하여 상기 중간 트렌치를 확장할 수 있다. 또한, 상기 하부 트렌치를 형성한 후 등방성식각 공정을 이용하여 상기 소자분리막을 식각하여 상기 하부 트렌치를 확장할 수 있다.
또 다른 실시 예에 있어서, 상기 절연된 게이트전극을 형성하는 것은 상기 게이트 트렌치의 내벽들에 게이트 유전막을 형성하는 것을 포함할 수 있다. 상기 게이트 트렌치를 채우는 예비 게이트전극을 형성할 수 있다. 상기 예비 게이트전극을 에치백(etch-back)하여 상기 절연된 게이트전극을 형성할 수 있다. 상기 게이트전극은 폴리실리콘막, 금속실리사이드막, 금속막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 절연패턴을 형성하는 것은 상기 게이트 트렌치의 나머지 부분을 채우며 상기 반도체기판을 덮는 절연막을 형성하는 것을 포함할 수 있다. 상기 절연막을 평탄화하여 상기 절연패턴을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극 양측에 인접한 상기 활성영역 내에 각각 소스/드레인 영역들을 형성할 수 있다. 상기 소스/드레인 영역들의 상부표면들은 상기 게이트전극 보다 상부레벨에 위치하도록 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
먼저 도 1, 도 2 및 도 11을 참조하여 본 발명의 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)을 설명하기로 한다. 도11에 있어서, 영역 Ⅰ은 도 1의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 영역 Ⅱ는 도 1의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 1, 도 2 및 도 11을 참조하면, 반도체기판(31)에 활성영역(32)을 한정하 는 소자분리막(38)이 제공된다.
상기 반도체기판(31)은 벌크 실리콘 웨이퍼(bulk silicon wafer) 또는 에스오아이 웨이퍼(SOI wafer)와 같은 반도체웨이퍼일 수 있다. 상기 소자분리막(38)은 차례로 적층된 산화막 라이너(35), 질화막 라이너(36), 및 소자분리 절연막(37)을 구비할 수 있다. 상기 산화막 라이너(35)는 열 산화막일 수 있다. 상기 질화막 라이너(36)는 실리콘질화막과 같은 질화막일 수 있다. 상기 소자분리 절연막(37)은 고밀도 플라스마 산화막(HDP oxide)과 같은 실리콘산화막일 수 있다. 또한, 상기 소자분리막(38)은 상기 소자분리 절연막(37) 만으로 구성할 수도 있다.
상기 활성영역(32)은 핀(fin) 형상일 수 있다. 이 경우에, 상기 소자분리 절연막(37)은 상기 활성영역(32)의 측벽들을 둘러싸도록 배치될 수 있다. 상기 활성영역(32)의 측벽들은 상기 산화막 라이너(35)와 접촉할 수 있다. 상기 활성영역(32)은 그 하부의 폭이 상부보다 넓은 사다리꼴, 또는 그 하부의 폭이 상부보다 좁은 역 사다리꼴과 같이 다양할 수 있으나, 이하에서는 상부 및 하부의 폭이 동일한 경우를 상정하여 설명하기로 한다. 상기 활성영역(32)은 250nm 내지 500nm의 높이를 갖는 것일 수 있다.
상기 활성영역(32)을 가로지르며 상기 소자분리막(38)에 연장된 게이트 트렌치(50)가 제공될 수 있다. 상기 게이트 트렌치(50)는 상부 트렌치(45), 중간 트렌치(47) 및 하부 트렌치(49)를 구비할 수 있다. 또한, 상기 게이트 트렌치(50)는 상기 상부 트렌치(45), 확장된 중간 트렌치(47') 및 상기 하부 트렌치(49)를 구비할 수 있다.
상기 중간 트렌치(47) 또는 상기 확장된 중간 트렌치(47')는 상기 상부 트렌치(45)의 하부에 배치될 수 있다. 또한, 상기 확장된 중간 트렌치(47')는 상기 상부 트렌치(45) 보다 큰 폭을 갖는 것일 수 있다.
상기 하부 트렌치(49)는 상기 중간 트렌치(47) 또는 상기 확장된 중간 트렌치(47')의 하부에 배치될 수 있다. 또한, 상기 하부 트렌치(49)는 상기 활성영역(32)의 측벽을 노출시킬 수 있다. 즉, 상기 하부 트렌치(49)의 바닥은 인접한 상기 활성영역(32)의 상부표면보다 아래레벨에 위치할 수 있다.
상기 게이트 트렌치(50)의 일부분을 채우고, 상기 활성영역(32)의 한쪽 측벽 또는 양쪽 측벽들을 덮는 게이트전극(57')이 배치될 수 있다. 상기 게이트전극(57') 및 상기 활성영역(32) 사이에 게이트 유전막(55)이 개재될 수 있다. 상기 게이트전극(57') 상에 절연패턴(59)이 배치될 수 있다. 상기 게이트전극(57') 양측에 인접한 상기 활성영역(32)에 소스/드레인 영역들(63)이 배치될 수 있다.
상기 게이트 유전막(55)은 상기 게이트 트렌치(50)의 내벽을 덮도록 배치될 수 있다. 상기 게이트유전막(55)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막을 구비할 수 있다. 상기 게이트 유전막(55)은 상기 게이트전극(57')의 바닥 및 측벽들을 감싸도록 배치될 수 있다. 또한, 상기 게이트 유전막(55)은 상기 절연패턴(59) 및 상기 소스/드레인 영역들(63) 사이에도 개재될 수 있다.
상기 활성영역(32)의 상기 상부 트렌치(45)에 의하여 노출되는 부분을 덮는 측벽 스페이서(51)가 제공될 수 있다. 이 경우에, 상기 측벽 스페이서(51)는 상기 활성영역(32) 및 상기 게이트 유전막(55) 사이에 개재될 수 있다. 상기 측벽 스페이서(51)는 상기 활성영역(32) 및 상기 소자분리막(38)에 대하여 식각선택비를 갖는 물질막인 것이 바람직하다. 상기 측벽 스페이서(51)는 실리콘질화막과 같은 질화막일 수 있다. 그러나 상기 측벽 스페이서(51)는 생략될 수도 있다.
상기 게이트전극(57')은 상기 하부 트렌치(49)에 의하여 노출되는 상기 활성영역(32)의 양쪽 측벽들을 덮을 수 있다. 이와는 다르게, 상기 게이트전극(57')은 상기 하부 트렌치(49)에 의하여 노출되는 상기 활성영역(32)의 한쪽 측벽을 덮을 수도 있다. 또한, 상기 게이트전극(57')은 평면도 상에서 보여 질 때, 상기 활성영역(32)을 통과하는 부분이 상기 소자분리막(38) 내에 연장된 부분보다 넓은 폭을 구비할 수 있다.
상기 게이트전극(57')은 폴리실리콘막, 금속실리사이드막, 금속막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 구비할 수 있다.
상기 절연패턴(59)은 상기 게이트 트렌치(50)의 나머지영역을 채울 수 있다. 상기 절연패턴(59) 및 상기 활성영역(32)의 상부표면들은 실질적으로 동일레벨에 위치할 수 있다. 상기 절연패턴(59)은 실리콘산화막일 수 있다.
상기 절연패턴(59) 및 상기 활성영역(32)에 의하여 둘러싸인 상기 게이트전극(57')은 매립 게이트전극(buried gate electrode)을 구성할 수 있다. 또한, 상기 매립 게이트전극은 상기 소자분리막(38)을 가로지르도록 연장되어 매립 워드라인(buried word line)을 구성할 수 있다.
상기 소스/드레인 영역들(63)은 상기 활성영역(32)에 고농도 불순물이온들을 주입하여 형성된 것일 수 있다. 상기 소스/드레인 영역들(63)의 상부표면은 상기 게이트전극(57') 보다 상부레벨에 위치할 수 있다.
본 발명의 실시 예에 따른 반도체소자의 유효채널 길이는 상기 소스/드레인 영역들(63)의 깊이에 의하여 조절될 수 있다. 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59)의 바닥보다 아래레벨을 유지할 수 있다. 또한, 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59)의 바닥과 실질적으로 동일레벨을 유지할 수도 있다.
상기 소스/드레인 영역들(63) 및 상기 절연패턴(59)을 갖는 상기 반도체기판(31)의 전면 상에 층간절연막(65)이 제공될 수 있다. 상기 층간절연막(65)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막일 수 있다. 상기 층간절연막(65) 내에 비트플러그(67) 및 비트라인(69)이 배치될 수 있다. 상기 비트플러그(67)는 상기 소스/드레인 영역들(63)중 선택된 하나 및 상기 비트라인(69)에 접촉될 수 있다. 상기 비트플러그(67) 및 상기 비트라인(69)은 도전성물질막일 수 있다. 예를 들면, 상기 도전성물질막은 금속막 및 상기 금속막을 감싸는 장벽금속막을 구비할 수 있다.
상기 층간절연막(65)을 관통하여 상기 소스/드레인 영역들(63)중 선택된 다른 하나에 접촉하는 스토리지 플러그(71)가 배치될 수 있다. 상기 스토리지 플러그(71)는 폴리실리콘막일 수 있다. 또한, 상기 스토리지 플러그(71)는 도전성물질막일 수도 있다. 예를 들면, 상기 도전성물질막은 금속막 및 상기 금속막을 감싸는 장벽금속막을 구비할 수 있다.
상기 층간절연막(65) 상에 상기 스토리지플러그(71)와 접촉되는 스토리지 커패시터(75)가 배치될 수 있다. 상기 스토리지 커패시터(75)는 상기 스토리지 플러그(71)를 통하여 상기 소스/드레인 영역(63)에 전기적으로 접속될 수 있다.
도 11에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체소자의 유효채널 길이는 L1+L2+L3로 정의될 수 있다. 반면, 종래의 평판 트랜지스터(planar transistor)의 유효채널 길이는 L2에 대응하는 크기보다도 작을 수 있다. 즉, 본 발명의 실시 예에 따른 반도체소자의 유효채널 길이는 종래의 평판 트랜지스터에 비하여 현저히 증가할 수 있다.
또한 상기 게이트 트렌치(50)의 하부영역에 있어서, 본 발명의 실시 예에 따른 반도체소자의 유효채널 폭은 W1+W2+W3로 정의될 수 있다. 반면, 종래의 평판 트랜지스터(planar transistor) 또는 리세스 채널 트랜지스터(recess channel transistor)의 유효채널 폭은 W1에 대응하는 크기로 정의될 수 있다. 그러므로 본 발명의 실시 예에 따른 반도체소자의 유효채널 폭은 종래의 트랜지스터들(transistors)에 비하여 상대적으로 크다.
알려진 바와 같이, 종래의 리세스 채널 트랜지스터는 바디효과(body effect)에 취약한 구조를 갖는다. 반면, 본 발명의 실시 예에 따른 반도체소자는 상기 게이트 트렌치(50)의 일부분을 채우고, 상기 활성영역(32)의 한쪽 측벽 또는 양쪽 측벽들을 덮는 게이트전극(57')을 구비할 수 있다. 이 경우에, 상기 게이트전극(57')의 상기 활성영역(32) 측벽을 덮는 부분은 상기 게이트전극(57')의 상기 활성영역(32)을 가로지르는 부분보다 아래로 연장될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 반도체소자는 바디효과(body effect)에 의한 문제들을 효과적으로 개선할 수 있다.
결론적으로, 본 발명의 실시 예에 따르면 종래의 트랜지스터들(transistors)에 비하여 상대적으로 큰 유효채널 폭(effective channel width) 및 유효채널 길이(effective channel length)를 구비하고, 바디효과(body effect)에 의한 문제들을 현저히 개선할 수 있는, 반도체소자를 구현할 수 있다.
이제 도 12, 도 13 및 도 18을 참조하여 본 발명의 다른 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)을 설명하기로 한다. 도18에 있어서, 영역 Ⅲ은 도 12의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이고, 영역 Ⅳ는 도 12의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도이다.
도 12, 도 13 및 도 18을 참조하면, 반도체기판(31)에 활성영역(32)을 한정하는 소자분리막(38)이 제공된다. 이하에서는 도 1을 참조하여 설명된 본 발명의 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)과 차이점만 간략하게 설명하기로 한다.
상기 반도체기판(31)은 반도체웨이퍼일 수 있다. 상기 소자분리막(38)은 차례로 적층된 산화막 라이너(35), 질화막 라이너(36), 및 소자분리 절연막(37)을 구비할 수 있다. 또한, 상기 소자분리막(38)은 상기 소자분리 절연막(37) 만으로 구성할 수도 있다.
상기 활성영역(32)은 핀(fin) 형상일 수 있다. 이 경우에, 상기 소자분리 절연막(37)은 상기 활성영역(32)의 측벽들을 둘러싸도록 배치될 수 있다. 상기 활성 영역(32)의 측벽들은 상기 산화막 라이너(35)와 접촉할 수 있다.
상기 활성영역(32)을 가로지르며 상기 소자분리막(38)에 연장된 게이트 트렌치(50')가 제공될 수 있다. 상기 게이트 트렌치(50')는 상부 트렌치(45), 중간 트렌치(47) 및 하부 트렌치(46)를 구비할 수 있다. 또한, 상기 게이트 트렌치(50)는 상기 상부 트렌치(45), 확장된 중간 트렌치(47') 및 확장된 하부 트렌치(46')를 구비할 수 있다.
상기 중간 트렌치(47) 또는 상기 확장된 중간 트렌치(47')는 상기 상부 트렌치(45)의 하부에 배치될 수 있다. 또한, 상기 확장된 중간 트렌치(47')는 상기 상부 트렌치(45) 보다 큰 폭을 갖는 것일 수 있다.
상기 하부 트렌치(46) 및 상기 확장된 하부 트렌치(46')는 상기 중간 트렌치(47) 또는 상기 확장된 중간 트렌치(47')의 하부에 배치될 수 있다. 또한, 상기 하부 트렌치(49) 및 상기 확장된 하부 트렌치(46')는 상기 활성영역(32)의 측벽을 노출시킬 수 있다. 즉, 상기 하부 트렌치(49) 및 상기 확장된 하부 트렌치(46')의 바닥은 인접한 상기 활성영역(32)의 상부표면보다 아래레벨에 위치할 수 있다.
상기 게이트 트렌치(50')의 일부분을 채우고, 상기 활성영역(32)의 한쪽 측벽 또는 양쪽 측벽들을 덮는 게이트전극(57")이 배치될 수 있다. 상기 게이트전극(57") 및 상기 활성영역(32) 사이에 게이트 유전막(55)이 개재될 수 있다. 상기 게이트전극(57") 상에 절연패턴(59')이 배치될 수 있다. 상기 게이트전극(57") 양측에 인접한 상기 활성영역(32)에 소스/드레인 영역들(63)이 배치될 수 있다.
상기 게이트 유전막(55)은 상기 게이트 트렌치(50')의 내벽을 덮도록 배치될 수 있다. 상기 게이트유전막(55)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막을 구비할 수 있다. 상기 게이트 유전막(55)은 상기 게이트전극(57")의 바닥 및 측벽들을 감싸도록 배치될 수 있다. 또한, 상기 게이트 유전막(55)은 상기 절연패턴(59') 및 상기 소스/드레인 영역들(63) 사이에도 개재될 수 있다.
상기 활성영역(32)의 상기 상부 트렌치(45)에 의하여 노출되는 부분을 덮는 측벽 스페이서(도시하지 않음)가 제공될 수 있다. 그러나 상기 측벽 스페이서는 생략될 수도 있다.
상기 게이트전극(57")은 상기 하부 트렌치(46) 또는 상기 확장된 하부 트렌치(46')에 의하여 노출되는 상기 활성영역(32)의 양쪽 측벽들을 덮을 수 있다. 이와는 다르게, 상기 게이트전극(57")은 상기 하부 트렌치(49) 또는 상기 확장된 하부 트렌치(46')에 의하여 노출되는 상기 활성영역(32)의 한쪽 측벽을 덮을 수도 있다. 또한, 상기 게이트전극(57")은 평면도 상에서 보여 질 때, 상기 활성영역(32)을 통과하는 부분이 상기 소자분리막(38) 내에 연장된 부분보다 좁은 폭을 구비할 수 있다. 이에 더하여, 상기 게이트전극(57")은 상기 활성영역(32)을 통과하는 부분보다 상기 소자분리막(38) 내에 연장된 부분이 굵은 것일 수 있다.
상기 게이트전극(57")은 폴리실리콘막, 금속실리사이드막, 금속막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 구비할 수 있다.
상기 절연패턴(59')은 상기 게이트 트렌치(50')의 나머지영역을 채울 수 있다. 상기 절연패턴(59') 및 상기 활성영역(32)의 상부표면들은 실질적으로 동일레 벨에 위치할 수 있다. 상기 절연패턴(59')은 실리콘산화막을 구비할 수 있다.
상기 절연패턴(59') 및 상기 활성영역(32)에 의하여 둘러싸인 상기 게이트전극(57")은 매립 게이트전극(buried gate electrode)을 구성할 수 있다. 또한, 상기 매립 게이트전극은 상기 소자분리막(38)을 가로지르도록 연장되어 매립 워드라인(buried word line)을 구성할 수 있다.
상기 소스/드레인 영역들(63)은 상기 활성영역(32)에 고농도 불순물이온들을 주입하여 형성된 것일 수 있다. 상기 소스/드레인 영역들(63)의 상부표면은 상기 게이트전극(57") 보다 상부레벨에 위치할 수 있다.
본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 길이는 상기 소스/드레인 영역들(63)의 깊이에 의하여 조절될 수 있다. 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59')의 바닥보다 아래레벨을 유지할 수 있다. 또한, 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59')의 바닥과 실질적으로 동일레벨을 유지할 수도 있다.
상기 소스/드레인 영역들(63) 및 상기 절연패턴(59')을 갖는 상기 반도체기판(31)의 전면 상에 층간절연막(65)이 제공될 수 있다. 상기 층간절연막(65)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막일 수 있다. 상기 층간절연막(65) 내에 비트플러그(67) 및 비트라인(69)이 배치될 수 있다. 상기 비트플러그(67)는 상기 소스/드레인 영역들(63)중 선택된 하나 및 상기 비트라인(69)에 접촉될 수 있다. 상기 비트플러그(67) 및 상기 비트라인(69)은 도전성물질막일 수 있다.
상기 층간절연막(65)을 관통하여 상기 소스/드레인 영역들(63)중 선택된 다른 하나에 접촉하는 스토리지 플러그(71)가 배치될 수 있다. 상기 스토리지 플러그(71)는 도전성물질막일 수 있다.
상기 층간절연막(65) 상에 상기 스토리지플러그(71)와 접촉되는 스토리지 커패시터(75)가 배치될 수 있다. 상기 스토리지 커패시터(75)는 상기 스토리지 플러그(71)를 통하여 상기 소스/드레인 영역(63)에 전기적으로 접속될 수 있다.
도 18에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 길이는 L1+L2+L3로 정의될 수 있다. 반면, 종래의 평판 트랜지스터(planar transistor)의 유효채널 길이는 L2에 대응하는 크기보다도 작을 수 있다. 즉, 본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 길이는 종래의 평판 트랜지스터에 비하여 현저히 증가할 수 있다.
또한 상기 게이트 트렌치(50')의 하부영역에 있어서, 본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 폭은 W1+W2+W3로 정의될 수 있다. 반면, 종래의 평판 트랜지스터(planar transistor) 또는 리세스 채널 트랜지스터(recess channel transistor)의 유효채널 폭은 W1에 대응하는 크기로 정의될 수 있다. 그러므로 본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 폭은 종래의 트랜지스터들(transistors)에 비하여 상대적으로 크다.
알려진 바와 같이, 종래의 리세스 채널 트랜지스터는 바디효과(body effect)에 취약한 구조를 갖는다. 반면, 본 발명의 다른 실시 예에 따른 반도체소자는 상기 게이트 트렌치(50')의 일부분을 채우고, 상기 활성영역(32)의 한쪽 측벽 또는 양쪽 측벽들을 덮는 게이트전극(57")을 구비할 수 있다. 이 경우에, 상기 게이트전극(57")의 상기 활성영역(32) 측벽을 덮는 부분은 상기 게이트전극(57")의 상기 활성영역(32)을 가로지르는 부분보다 아래로 연장될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 반도체소자는 바디효과(body effect)에 의한 문제들을 효과적으로 개선할 수 있다.
결론적으로, 본 발명의 다른 실시 예에 따르면 종래의 트랜지스터들(transistors)에 비하여 상대적으로 큰 유효채널 폭(effective channel width) 및 유효채널 길이(effective channel length)를 구비하고, 바디효과(body effect)에 의한 문제들을 현저히 개선할 수 있는, 반도체소자를 구현할 수 있다.
이제 도 1 내지 도 11을 참조하여 본 발명의 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)의 형성방법을 설명하기로 한다. 도 3 내지 도11에 있어서, 영역 Ⅰ은 도 1의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 영역 Ⅱ는 도 1의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 반도체기판(31)에 활성영역(32)을 한정하는 소자분리막(38)을 형성한다.
상기 반도체기판(31)은 벌크 실리콘 웨이퍼(bulk silicon wafer) 또는 에스오아이 웨이퍼(SOI wafer)와 같은 반도체웨이퍼를 사용할 수 있으나, 이하에서는 간략한 설명을 위하여 상기 벌크 실리콘 웨이퍼를 사용하는 경우를 상정하여 설명하기로 한다.
상기 소자분리막(38)은 공지의 트렌치 격리(trench isolation) 기술을 이용 하여 형성할 수 있다. 상기 소자분리막(38)은 산화막 라이너(35), 질화막 라이너(36), 및 소자분리 절연막(37)을 차례로 적층하여 형성할 수 있다. 상기 산화막 라이너(35)는 열 산화막으로 형성할 수 있다. 상기 질화막 라이너(36)는 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 소자분리 절연막(37)은 고밀도 플라스마 산화막(HDP oxide)과 같은 실리콘산화막으로 형성할 수 있다. 또한, 상기 소자분리막(38)은 상기 소자분리 절연막(37) 만으로 형성할 수도 있다.
상기 활성영역(32)은 핀(fin) 형상으로 형성할 수 있다. 이 경우에, 상기 소자분리 절연막(37)은 상기 활성영역(32)의 측벽들을 둘러싸도록 형성할 수 있다. 상기 활성영역(32)의 측벽들은 상기 산화막 라이너(35)와 접촉하도록 형성할 수 있다. 상기 활성영역(32)은 그 하부의 폭이 상부보다 넓은 사다리꼴, 또는 그 하부의 폭이 상부보다 좁은 역 사다리꼴과 같이 다양하게 형성할 수 있으나, 이하에서는 상부 및 하부의 폭을 동일하게 형성하는 경우를 상정하여 설명하기로 한다.
상기 소자분리막(38)을 갖는 상기 반도체기판(31) 상에 마스크패턴(43)을 형성할 수 있다. 상기 마스크패턴(43)은 버퍼막(41) 및 하드마스크막(42)을 차례로 적층하여 형성할 수 있다. 상기 버퍼막(41)은 열 산화(thermal oxidation) 또는 화학기상증착(chemical vapor deposition; CVD)에 의한 실리콘산화막으로 형성할 수 있다. 상기 하드마스크막(42)은 상기 소자분리막(38)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 하드마스크막(42)은 실리콘질화막과 같은 질화막으로 형성할 수 있다.
상기 마스크패턴(43)은 상기 활성영역(32)의 상부표면 및 상기 소자분리 막(38)의 상부표면을 노출시키는 개구부(44)를 구비할 수 있다. 상기 개구부(44)는 상기 활성영역(32) 상을 가로지르고 상기 소자분리막(38) 상에 연장되도록 형성할 수 있다. 더 나아가서, 상기 개구부(44)는 상기 마스크패턴(43) 내에 두개 이상 나란히 형성할 수도 있다.
도 1, 도 2 및 도 4를 참조하면, 상기 마스크패턴(43)을 식각마스크로 사용하여 상기 활성영역(32) 및 상기 소자분리막(38)을 식각하여 상부 트렌치(45)를 형성할 수 있다.
상기 상부 트렌치(45)는 상기 활성영역(32) 및 상기 소자분리막(38)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수 있다. 또한, 상기 상부 트렌치(45)는 상기 활성영역(32) 및 상기 소자분리막(38) 중 어느 하나에 대하여 높은 식각율을 갖는 제 1 이방성식각 공정을 이용하여 1차 식각을 수행한 후, 나머지에 대하여 높은 식각율을 갖는 제 2 이방성식각 공정을 이용하여 2차 식각을 수행하여 형성할 수도 있다. 이에 더하여, 상기 제 1 이방성식각 공정 및 상기 제 2 이방성식각 공정을 번갈아가며 반복적으로 수행하여 상기 상부 트렌치(45)를 형성할 수도 있다.
그 결과, 상기 상부 트렌치(45)는 상기 활성영역(32) 및 상기 소자분리막(38)을 가로지르도록 형성될 수 있다. 상기 상부 트렌치(45)의 내벽들에 상기 활성영역(32) 및 상기 소자분리막(38)이 노출될 수 있다. 또한, 상기 상부 트렌치(45)의 바닥에 노출되는 상기 활성영역(32) 및 상기 소자분리막(38)은 실질적으로 동일 레벨을 구성할 수 있다.
도 1, 도 2 및 도 5를 참조하면, 상기 상부 트렌치(45)의 측벽들에 측벽 스페이서들(51)을 형성할 수 있다. 상기 측벽 스페이서(51)는 상기 활성영역(32) 및 상기 소자분리막(38)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 측벽 스페이서(51)는 실리콘질화막과 같은 질화막으로 형성할 수 있다.
구체적으로, 상기 상부 트렌치(45)를 갖는 반도체기판(31)의 전면 상에 스페이서막을 형성할 수 있다. 이 경우에, 상기 상부 트렌치(45)의 내벽들은 상기 스페이서막으로 덮인다. 상기 스페이서막을 이방성식각 하여 상기 상부 트렌치(45)의 바닥에 상기 활성영역(32) 및 상기 소자분리막(38)을 노출시킬 수 있다. 그 결과, 상기 상부 트렌치(45)의 측벽들에 상기 측벽 스페이서들(51)이 형성될 수 있다.
계속하여, 상기 상부 트렌치(45)의 바닥에 노출된 상기 활성영역(32) 및 상기 소자분리막(38)을 식각하여 중간 트렌치(47)를 형성할 수 있다. 상기 중간 트렌치(47)는 상기 활성영역(32) 및 상기 소자분리막(38)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수 있다. 또한, 상기 중간 트렌치(47)는 상기 활성영역(32) 및 상기 소자분리막(38) 중 어느 하나에 대하여 높은 식각율을 갖는 제 1 이방성식각 공정을 이용하여 1차 식각을 수행한 후, 나머지에 대하여 높은 식각율을 갖는 제 2 이방성식각 공정을 이용하여 2차 식각을 수행하여 형성할 수도 있다. 이에 더하여, 상기 제 1 이방성식각 공정 및 상기 제 2 이방성식각 공정을 번갈아가며 반복적으로 수행하여 상기 중간 트렌치(47)를 형성할 수도 있다.
그 결과, 상기 중간 트렌치(47)는 상기 활성영역(32) 및 상기 소자분리막(38)을 가로지르도록 형성될 수 있다. 상기 중간 트렌치(47)의 내벽들에 상기 활 성영역(32) 및 상기 소자분리막(38)이 노출될 수 있다.
더 나아가서, 상기 중간 트렌치(47)는 상기 활성영역(32)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수도 있다.
도 1, 도 2 및 도 6을 참조하면, 상기 중간 트렌치(47)를 갖는 반도체기판(31)에 등방성식각 공정을 이용하여 확장된 중간 트렌치(47')를 형성할 수 있다.
상기 확장된 중간 트렌치(47')는 상기 활성영역(32)에 대하여 높은 식각율을 갖는 등방성식각 공정을 이용하여 형성할 수 있다. 이 경우에, 상기 측벽 스페이서들(51)은 상기 상부 트렌치(45)가 확장되는 것을 방지해 주는 식각저지 층의 역할을 할 수 있다. 그 결과, 상기 확장된 중간 트렌치(47')는 상기 상부 트렌치(45)보다 큰 폭을 갖도록 형성될 수 있다.
또한, 상기 확장된 중간 트렌치(47')는 상기 산화막 라이너(35) 또는 상기 질화막 라이너(36)에 대하여 높은 식각율을 갖는 등방성식각 공정, 및 상기 활성영역(32)에 대하여 높은 식각율을 갖는 등방성식각 공정을 번갈아가며 반복적으로 사용하여 형성할 수도 있다.
도 1, 도 2 및 도 7을 참조하면, 상기 확장된 중간 트렌치(47')의 하부에 노출된 상기 소자분리막(38)을 식각하여 하부 트렌치(49)를 형성할 수 있다. 상기 상부 트렌치(45), 상기 확장된 중간 트렌치(47') 및 상기 하부 트렌치(49)는 게이트 트렌치(50)를 구성할 수 있다.
상기 하부 트렌치(49)는 상기 소자분리막(38)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수 있다. 상기 하부 트렌치(49)의 바닥에 상기 소자분리막(38)이 잔존할 수 있다. 또한, 상기 하부 트렌치(49)는 상기 활성영역(32)의 측벽들을 부분적으로 노출시킬 수 있다.
결과적으로, 상기 게이트 트렌치(50)는 상기 활성영역(32)을 가로지르며, 그 하부의 폭이 상부보다 크고, 상기 활성영역(32)의 측벽들을 부분적으로 노출시키도록 형성될 수 있다.
상기 게이트 트렌치(50)를 갖는 상기 활성영역(32)에 채널이온들을 주입할 수 있다. 상기 채널이온은 플라스마 도핑 공정을 이용하여 주입할 수 있다.
도 1, 도 2 및 도 8을 참조하면, 상기 게이트 트렌치(50)의 내벽에 게이트유전막(55)을 형성할 수 있다. 이어서, 상기 게이트 트렌치(50)를 채우는 예비 게이트전극(57)을 형성할 수 있다.
구체적으로, 상기 게이트유전막(55)은 열 산화 공정, 화학기상증착(CVD) 공정, 또는 원자층증착(ALD) 공정을 이용하여 형성할 수 있다. 상기 게이트유전막(55)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 예비 게이트전극(57)은 상기 게이트 트렌치(50)를 채우고 상기 반도체기판(31) 상을 덮는 게이트 도전막을 형성한 후, 상기 게이트 도전막을 상기 마스크패턴(43)이 노출될 때까지 평탄화하여 형성할 수 있다. 상기 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch-back) 공정이 이용될 수 있다.
상기 게이트 도전막은 폴리실리콘막, 금속실리사이드막, 금속막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
도 1, 도 2 및 도 9를 참조하면, 상기 예비 게이트전극(57)을 에치백(etch-back)하여 게이트전극(57')을 형성할 수 있다. 그 결과, 상기 게이트전극(57')은 상기 게이트 트렌치(50) 내의 하부영역을 채우도록 형성될 수 있다.
상기 게이트전극(57')은 상기 확장된 중간 트렌치(47') 및 상기 하부 트렌치(49)를 채우도록 형성할 수 있다. 즉, 상기 게이트전극(57')은 상기 활성영역(32)을 가로지르며, 상기 활성영역(32)의 측벽들을 부분적으로 덮도록 형성할 수 있다.
상기 예비 게이트전극(57)을 에치백(etch-back)하는 것은 이방성식각 공정을 사용하는 것을 포함할 수 있다. 즉, 상기 게이트전극(57')은 상기 예비 게이트전극(57)을 이방성식각하여 형성할 수 있다.
이 경우에, 상기 예비 게이트전극(57)이 과 식각되어 상기 확장된 중간 트렌치(47')가 부분적으로 노출될지라도, 상기 확장된 중간 트렌치(47')의 측벽들에 상기 게이트전극(57')이 잔존할 수 있다. 즉, 상기 게이트전극(57')을 형성하는 공정은 충분한 공정여유를 갖는다.
도 1, 도 2 및 도 10을 참조하면, 상기 게이트 트렌치(50) 내의 나머지영역을 채우는 절연패턴(59)을 형성할 수 있다.
구체적으로, 상기 반도체기판(31)의 전면 상에 절연막을 형성할 수 있다. 상기 절연막을 평탄화하여 상기 절연패턴(59)을 형성할 수 있다. 상기 평탄화에는 상기 활성영역(32)의 상부표면을 노출시키는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 채택될 수 있다. 상기 절연패턴(59)은 상기 게이트전 극(57')을 덮도록 형성될 수 있다. 상기 절연패턴(59)은 실리콘산화막으로 형성할 수 있다.
상기 절연패턴(59)에 의하여 덮인 상기 게이트전극(57')은 매립 게이트전극(buried gate electrode)을 구성할 수 있다. 또한, 상기 매립 게이트전극은 상기 소자분리막(38)을 가로지르도록 연장되어 매립 워드라인(buried word line)을 구성할 수 있다.
도 1, 도 2 및 도 11을 참조하면, 상기 노출된 활성영역(32)에 고농도 불순물이온들을 주입하여 소스/드레인 영역들(63)을 형성할 수 있다.
본 발명의 실시 예에 따른 반도체소자의 유효채널 길이는 상기 소스/드레인 영역들(63)의 깊이에 의하여 조절될 수 있다. 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59)의 바닥보다 아래레벨을 갖도록 형성할 수 있다. 또한, 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59)의 바닥과 실질적으로 동일레벨을 갖도록 형성할 수도 있다.
상기 반도체기판(31)의 전면 상에 층간절연막(65)을 형성할 수 있다. 상기 층간절연막(65)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 저유전막(low-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 층간절연막(65) 내에 비트플러그(67) 및 비트라인(69)을 형성할 수 있다.
상기 비트플러그(67) 및 상기 비트라인(69)은 도전성물질막으로 형성할 수 있다. 예를 들면, 상기 도전성물질막은 금속막 및 상기 금속막을 감싸는 장벽금속막으로 형성할 수 있다. 상기 비트플러그(67)는 상기 소스/드레인 영역들(63)중 선 택된 하나 및 상기 비트라인(69)에 접촉하도록 형성할 수 있다.
상기 층간절연막(65)을 관통하여 상기 소스/드레인 영역들(63) 중 선택된 다른 하나에 접촉하는 스토리지 플러그(71)를 형성할 수 있다. 상기 스토리지 플러그(71)는 도전성물질막으로 형성할 수 있다. 예를 들면, 상기 스토리지 플러그(71)는 폴리실리콘막으로 형성할 수 있다. 다른 방법으로, 상기 스토리지 플러그(71)는 금속막 및 상기 금속막을 감싸는 장벽금속막 으로 형성할 수도 있다.
상기 층간절연막(65) 상에 상기 스토리지플러그(71)와 접촉되는 스토리지 커패시터(75)를 형성할 수 있다. 상기 스토리지 커패시터(75)는 상기 스토리지 플러그(71)를 통하여 상기 소스/드레인 영역(63)에 전기적으로 접속될 수 있다.
본 발명의 실시 예에 따른 반도체소자의 유효채널 길이는 L1+L2+L3로 정의될 수 있다. 여기서, L1 및 L2는 상기 소스/드레인 영역들(63)의 형성 깊이에 의하여 조절될 수 있다. 이에 따라, 상기 게이트전극(57')을 형성하는 공정은 충분한 공정여유를 갖는다.
이제 도 12 내지 도 18을 참조하여 본 발명의 다른 실시 예에 따른 매립 게이트전극을 갖는 디램(DRAM)의 형성방법을 설명하기로 한다. 도 14 내지 도18에 있어서, 영역 Ⅲ은 도 12의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이고, 영역 Ⅳ는 도 12의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도이다.
도 12, 도 13 및 도 14를 참조하면, 반도체기판(31)에 활성영역(32)을 한정하는 소자분리막(38)을 형성한다. 도 3을 참조하여 설명한 것과 같은 방법으로 마스크패턴(43)을 형성할 수 있다. 이하에서는 차이점만 간략히 설명하기로 한다.
상기 마스크패턴(43)을 식각마스크로 사용하여 상기 활성영역(32) 및 상기 소자분리막(38)을 식각하여 상부 트렌치(45) 및 하부 트렌치(46)를 순차적으로 형성할 수 있다. 상기 상부 트렌치(45)는 상기 활성영역(32) 및 상기 소자분리막(38)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수 있다. 상기 하부 트렌치(46)는 상기 소자분리막(38)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수 있다.
그 결과, 상기 하부 트렌치(46)에 의하여 상기 활성영역(32)의 측벽들이 부분적으로 노출될 수 있다.
도 12, 도 13 및 도 15를 참조하면, 상기 상부 트렌치(45) 및 상기 하부 트렌치(46)의 측벽들에 측벽 스페이서들(51')을 형성할 수 있다. 상기 측벽 스페이서(51')는 상기 활성영역(32) 및 상기 소자분리막(38)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 측벽 스페이서(51')는 실리콘질화막과 같은 질화막으로 형성할 수 있다. 이 경우에, 상기 측벽 스페이서(51')는 상기 하부 트렌치(46)에 의하여 노출된 상기 활성영역(32)의 측벽들에도 형성될 수 있다.
계속하여, 상기 상부 트렌치(45)의 바닥에 노출된 상기 활성영역(32)을 식각하여 중간 트렌치(47)를 형성할 수 있다. 상기 중간 트렌치(47)는 상기 활성영역(32)에 대하여 높은 식각율을 갖는 이방성식각 공정을 이용하여 형성할 수 있다.
도 12, 도 13 및 도 16을 참조하면, 상기 중간 트렌치(47)를 갖는 반도체기판(31)에 등방성식각 공정을 이용하여 확장된 중간 트렌치(47')를 형성할 수 있다.
상기 확장된 중간 트렌치(47')는 상기 활성영역(32)에 대하여 높은 식각율을 갖는 등방성식각 공정을 이용하여 형성할 수 있다. 이 경우에, 상기 측벽 스페이서들(51')은 상기 상부 트렌치(45) 및 상기 하부 트렌치(46)가 확장되는 것을 방지해 주는 식각저지 층의 역할을 할 수 있다. 그 결과, 상기 확장된 중간 트렌치(47')는 상기 상부 트렌치(45)보다 큰 폭을 갖도록 형성될 수 있다.
도 12, 도 13 및 도 17을 참조하면, 상기 측벽 스페이서들(51')을 제거하고, 등방성식각공정을 이용하여 확장된 하부 트렌치(46')를 형성할 수 있다. 상기 상부 트렌치(45), 상기 확장된 중간 트렌치(47') 및 상기 확장된 하부 트렌치(46')는 게이트 트렌치(50')를 구성할 수 있다.
상기 확장된 하부 트렌치(46')는 상기 소자분리막(38)에 대하여 높은 식각율을 갖는 등방성식각 공정을 이용하여 형성할 수 있다. 이 경우에, 상기 상부 트렌치(45) 및 상기 확장된 중간 트렌치(47') 또한 부분적으로 식각되어 더욱 확장될 수 있다. 그러나 상기 확장된 하부 트렌치(46')를 형성하는 공정은 생략될 수도 있다.
도 12, 도 13 및 도 18을 참조하면, 상기 게이트 트렌치(50')를 갖는 상기 활성영역(32)에 채널이온들을 주입할 수 있다. 상기 채널이온은 플라스마 도핑 공정을 이용하여 주입할 수 있다.
상기 게이트 트렌치(50')의 내벽에 게이트유전막(55)을 형성할 수 있다. 이어서, 상기 게이트 트렌치(50') 내의 하부영역을 채우는 게이트전극(57")을 형성할 수 있다. 상기 게이트전극(57")은 상기 확장된 중간 트렌치(47') 및 상기 확장된 하부 트렌치(46')를 채우도록 형성할 수 있다. 즉, 상기 게이트전극(57")은 상기 활성영역(32)을 가로지르며, 상기 활성영역(32)의 측벽들을 부분적으로 덮도록 형성할 수 있다.
상기 게이트 트렌치(50') 내의 나머지영역을 채우는 절연패턴(59')을 형성할 수 있다. 상기 노출된 활성영역(32)에 고농도 불순물이온들을 주입하여 소스/드레인 영역들(63)을 형성할 수 있다.
본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 길이는 상기 소스/드레인 영역들(63)의 깊이에 의하여 조절될 수 있다. 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59')의 바닥보다 아래레벨을 갖도록 형성할 수 있다. 또한, 상기 소스/드레인 영역들(63)의 바닥은 상기 절연패턴(59')의 바닥과 실질적으로 동일레벨을 갖도록 형성할 수도 있다.
상기 반도체기판(31)의 전면 상에 층간절연막(65)을 형성할 수 있다. 상기 층간절연막(65) 내에 비트플러그(67) 및 비트라인(69)을 형성할 수 있다. 상기 비트플러그(67)는 상기 소스/드레인 영역들(63)중 선택된 하나 및 상기 비트라인(69)에 접촉하도록 형성할 수 있다.
상기 층간절연막(65)을 관통하여 상기 소스/드레인 영역들(63)중 선택된 다른 하나에 접촉하는 스토리지 플러그(71)를 형성할 수 있다. 상기 층간절연막(65) 상에 상기 스토리지플러그(71)와 접촉되는 스토리지 커패시터(75)를 형성할 수 있다. 상기 스토리지 커패시터(75)는 상기 스토리지 플러그(71)를 통하여 상기 소스/드레인 영역(63)에 전기적으로 접속될 수 있다.
본 발명의 다른 실시 예에 따른 반도체소자의 유효채널 길이는 L1+L2+L3로 정의될 수 있다. 여기서, L1 및 L2는 상기 소스/드레인 영역들(63)의 형성 깊이에 의하여 조절될 수 있다. 이에 따라, 상기 게이트전극(57")을 형성하는 공정은 충분한 공정여유를 갖는다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 모스 전계효과 트랜지스터(MOSFET)를 구비하는 다른 반도체소자 및 그 제조방법에도 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 활성영역을 가로지르며 소자분리막에 연장된 게이트 트렌치의 일부분을 채우고, 상기 활성영역의 적어도 한쪽측벽을 덮는 절연된 게이트전극이 제공된다. 상기 게이트전극의 상기 활성영역 측벽을 덮는 부분은 상기 게이트전극의 상기 활성영역을 가로지르는 부분보다 아래로 연장된다. 상기 게이트전극 상에 절연패턴이 배치된다. 상기 절연패턴 및 상기 활성영역에 의하여 둘러싸인 상기 게이트전극은 매립 게이트전극(buried gate electrode)을 구성할 수 있다. 또한, 상기 매립 게이트전극은 상기 소자분리막을 가로지르도록 연장되어 매립 워드라인(buried word line)을 구성할 수 있다.
이에 따라, 종래의 트랜지스터들(transistors)에 비하여 상대적으로 큰 유효채널 폭(effective channel width) 및 유효채널 길이(effective channel length)를 구비하면서, 바디효과(body effect)에 의한 문제들을 현저히 개선할 수 있는, 반도체소자가 제공된다. 즉, 고집적화에 유리한 구조를 갖는 반도체소자를 구현할 수 있다.

Claims (20)

  1. 반도체기판에 배치되어 활성영역을 한정하는 소자분리막;
    상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치의 일부분을 채우고, 상기 활성영역의 적어도 한쪽측벽을 덮는 절연된 게이트전극; 및
    상기 게이트전극 상에 배치된 절연패턴을 포함하되, 상기 게이트전극의 상기 활성영역 측벽을 덮는 부분은 상기 게이트전극의 상기 활성영역을 가로지르는 부분보다 아래로 연장된 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 게이트 트렌치는
    상부 트렌치;
    상기 상부 트렌치의 하부에 배치되고 상기 상부 트렌치 보다 큰 폭을 갖는 중간 트렌치; 및
    상기 중간 트렌치의 하부에 배치되고 상기 활성영역의 측벽을 노출시키는 하부 트렌치를 포함하는 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 활성영역의 상기 상부 트렌치에 의하여 노출되는 부분을 덮는 측벽 스페이서를 더 포함하는 반도체소자.
  4. 제 2 항에 있어서,
    상기 게이트전극은 상기 하부 트렌치에 의하여 노출되는 상기 활성영역의 측벽을 덮는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 게이트전극은 상기 활성영역을 가로지르는 부분보다 상기 소자분리막 내에 연장된 부분이 굵은 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 절연패턴은 상기 게이트 트렌치의 나머지부분을 채우는 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 게이트전극 양측에 인접한 상기 활성영역 내에 각각 배치된 소스/드레인 영역들을 더 포함하는 것을 특징으로 하는 반도체소자.
  8. 제 7 항에 있어서,
    상기 소스/드레인 영역들의 상부표면들은 상기 게이트전극 보다 상부레벨에 위치하는 것을 특징으로 하는 반도체소자.
  9. 제 7 항에 있어서,
    상기 소스/드레인 영역들 및 상기 절연패턴의 상부표면들은 실질적으로 동일레벨에 위치하는 것을 특징으로 하는 반도체소자.
  10. 제 7 항에 있어서,
    상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 스토리지 커패시터(storage capacitor)를 더 포함하는 것을 특징으로 하는 반도체소자.
  11. 반도체기판에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치를 형성하고,
    상기 게이트 트렌치의 일부분을 채우고 상기 활성영역의 적어도 한쪽측벽을 덮는 절연된 게이트전극을 형성하고,
    상기 게이트전극 상에 절연패턴을 형성하되, 상기 게이트전극의 상기 활성영역 측벽을 덮는 부분은 상기 게이트전극의 상기 활성영역을 가로지르는 부분보다 아래로 연장된 것을 특징으로 하는 반도체소자의 형성방법.
  12. 제 11 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 활성영역 및 상기 소자분리막을 부분적으로 노출시키는 마스크패턴을 형성하고,
    상기 마스크패턴을 식각마스크로 이용하여 상기 활성영역 및 상기 소자분리막을 부분적으로 식각하여 상부 트렌치를 형성하고,
    상기 상부 트렌치의 하부에 중간 트렌치 및 하부 트렌치를 형성하는 것을 포함하되, 상기 하부 트렌치는 상기 중간 트렌치의 하부에 형성되고, 상기 하부 트렌치는 상기 활성영역의 측벽을 노출시키는 것을 특징으로 하는 반도체소자의 형성방법.
  13. 제 12 항에 있어서,
    상기 활성영역의 상기 상부 트렌치에 의하여 노출되는 부분에 측벽 스페이서를 형성하는 것을 더 포함하는 반도체소자의 형성방법.
  14. 제 13 항에 있어서,
    상기 측벽 스페이서는 상기 활성영역 및 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  15. 제 12 항에 있어서,
    상기 중간 트렌치를 형성한 후
    등방성식각 공정을 이용하여 상기 중간 트렌치를 확장하는 것을 더 포함하는 반도체소자의 형성방법.
  16. 제 12 항에 있어서,
    상기 하부 트렌치를 형성한 후
    등방성식각 공정을 이용하여 상기 소자분리막을 식각하여 상기 하부 트렌치를 확장하는 것을 더 포함하는 반도체소자의 형성방법.
  17. 제 11 항에 있어서,
    상기 절연된 게이트전극을 형성하는 것은
    상기 게이트 트렌치의 내벽들에 게이트 유전막을 형성하고,
    상기 게이트 트렌치를 채우는 예비 게이트전극을 형성하고,
    상기 예비 게이트전극을 에치백(etch-back)하는 것을 포함하는 반도체소자의 형성방법.
  18. 제 11 항에 있어서,
    상기 게이트전극은 폴리실리콘막, 금속실리사이드막, 금속막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  19. 제 11 항에 있어서,
    상기 절연패턴을 형성하는 것은
    상기 게이트 트렌치의 나머지 부분을 채우며 상기 반도체기판을 덮는 절연막을 형성하고,
    상기 절연막을 평탄화하는 것을 포함하는 반도체소자의 형성방법.
  20. 제 11 항에 있어서,
    상기 게이트전극 양측에 인접한 상기 활성영역 내에 각각 소스/드레인 영역들을 형성하는 것을 더 포함하되, 상기 소스/드레인 영역들의 상부표면들은 상기 게이트전극 보다 상부레벨에 위치하는 것을 특징으로 하는 반도체소자의 형성방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112131A (ko) * 2010-04-06 2011-10-12 삼성전자주식회사 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자와 그 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템
US9786600B2 (en) 2010-04-06 2017-10-10 Samsung Electronics Co., Ltd. Semiconductor devices including bit line contact plug and peripheral transistor
KR20180008110A (ko) * 2016-07-15 2018-01-24 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
CN113078113A (zh) * 2020-01-03 2021-07-06 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100827656B1 (ko) * 2006-08-11 2008-05-07 삼성전자주식회사 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법
US7642603B2 (en) * 2007-06-29 2010-01-05 Intel Corporation Semiconductor device with reduced fringe capacitance
US7816216B2 (en) * 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
JP2009224520A (ja) * 2008-03-14 2009-10-01 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US7979836B2 (en) * 2008-08-15 2011-07-12 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
KR101039142B1 (ko) * 2008-12-23 2011-06-03 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자의 제조방법
JP2011054629A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
KR101602251B1 (ko) * 2009-10-16 2016-03-11 삼성전자주식회사 배선 구조물 및 이의 형성 방법
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
KR20110124584A (ko) * 2010-05-11 2011-11-17 삼성전자주식회사 리세스 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
JP2012234964A (ja) * 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
KR20130078210A (ko) * 2011-12-30 2013-07-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2014022388A (ja) 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
KR102047097B1 (ko) * 2012-10-25 2019-11-20 삼성전자주식회사 반도체 장치의 제조방법
US9240477B2 (en) * 2014-02-25 2016-01-19 Micron Technology, Inc. Transistor-containing constructions and memory arrays
US20180173665A1 (en) * 2016-12-16 2018-06-21 Qualcomm Incorporated Hard reset over i3c bus
CN108666310B (zh) 2017-03-28 2021-04-13 联华电子股份有限公司 半导体存储装置及其形成方法
KR102358460B1 (ko) * 2017-08-10 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN110911476B (zh) * 2018-09-14 2024-05-14 长鑫存储技术有限公司 一种埋入式栅极结构及其制造方法
KR102697920B1 (ko) 2018-11-26 2024-08-22 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN112038340B (zh) * 2019-06-04 2024-08-23 长鑫存储技术有限公司 存储结构及其形成方法
US20220157830A1 (en) * 2019-12-10 2022-05-19 Changxin Memory Technologies, Inc. A Semiconductor Device and A Manufacturing Method
CN111463205B (zh) * 2020-04-08 2022-07-19 福建省晋华集成电路有限公司 存储器及其形成方法
EP3958314B1 (en) * 2020-05-22 2024-01-31 Changxin Memory Technologies, Inc. Semiconductor structure, and manufacturing method for same
CN113707600B (zh) * 2020-05-22 2023-07-11 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040069515A (ko) * 2003-01-29 2004-08-06 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
WO2003057588A1 (de) * 2002-01-10 2003-07-17 Bmf Gmbh Verschliessbare abgabevorrichtung zur abgabe eines in einem behälter enthaltenen flüssigen, viskosen oder pastösen mediums
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
US7371638B2 (en) * 2004-05-24 2008-05-13 Samsung Electronics Co., Ltd. Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
KR100642650B1 (ko) * 2005-09-22 2006-11-10 삼성전자주식회사 측방확장 활성영역을 갖는 반도체소자 및 그 제조방법
JP2007194267A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体記憶装置
KR100689514B1 (ko) * 2006-01-23 2007-03-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US7612406B2 (en) * 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7956387B2 (en) * 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040069515A (ko) * 2003-01-29 2004-08-06 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112131A (ko) * 2010-04-06 2011-10-12 삼성전자주식회사 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자와 그 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템
KR101718980B1 (ko) 2010-04-06 2017-03-23 삼성전자주식회사 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자와 그 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템
US9786600B2 (en) 2010-04-06 2017-10-10 Samsung Electronics Co., Ltd. Semiconductor devices including bit line contact plug and peripheral transistor
KR20180008110A (ko) * 2016-07-15 2018-01-24 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
KR102616853B1 (ko) * 2016-07-15 2023-12-26 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
CN113078113A (zh) * 2020-01-03 2021-07-06 长鑫存储技术有限公司 半导体结构及其制备方法
CN113078113B (zh) * 2020-01-03 2023-01-31 长鑫存储技术有限公司 半导体结构及其制备方法

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