KR102047097B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은, 기판 상에 활성영역들을 정의하는 소자분리막을 형성하는 것, 상기 활성영역들 및 상기 소자분리막을 패터닝하여 상기 활성영역들을 가로지르는 트렌치를 형성하는 것, 상기 트렌치의 측면들 및 바닥면을 덮는 희생막을 형성하는 것, 및 상기 희생막을 산화시켜 상기 트렌치의 측면들 및 바닥면을 덮는 게이트 유전막을 형성하는 것을 포함하되, 상기 트렌치는 상기 활성영역들 상에서 보다 상기 활성영역들 사이에서 더 깊게 형성되어, 상기 활성영역들에 핀 부분들을 정의한다.

Description

반도체 장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 부분들을 포함하는 트랜지스터 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀 전류(Cell Current) 특성이 개선된 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설 전류 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판 상에 활성영역들을 정의하는 소자분리막을 형성하는 것, 상기 활성영역들 및 상기 소자분리막을 패터닝하여 상기 활성영역들을 가로지르는 트렌치를 형성하는 것, 상기 트렌치의 측면들 및 바닥면을 덮는 희생막을 형성하는 것, 및 상기 희생막을 산화시켜 상기 트렌치의 측면들 및 바닥면을 덮는 게이트 유전막을 형성하는 것을 포함하되, 상기 트렌치는 상기 활성영역들 상에서 보다 상기 활성영역들 사이에서 더 깊게 형성되어, 상기 활성영역들에 핀 부분들을 정의할 수 있다.
일 실시예에 따르면, 상기 희생막은 실리콘막일 수 있다.
일 실시예에 따르면, 상기 희생막은 이온 도핑된(ion doped) 실리콘막과 언도프트(undoped) 실리콘막을 포함하는 복수층으로 형성될 수 있다.
일 실시예에 따르면, 상기 희생막은 원자층 증착 공정을 수행하여 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 희생막 상에 열처리 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막은 상기 희생막의 두께보다 두꺼운 두께를 가지도록 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 게이트 유전막 형성 전 상기 희생막에 세정 공정을 수행하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 트렌치 내에 매립 게이트를 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 매립 게이트를 형성하는 것은 상기 게이트 유전막 상에 도전막을 증착하는 것, 상기 도전막을 식각하여 도전 패턴들을 형성하는 것, 상기 도전 패턴들 상에 캡핑막을 증착하는 것, 및 상기 캡핑막을 식각하여 캡핑 패턴들을 형성하는 것을 포함하되, 상기 캡핑 패턴들의 상부면은 상기 기판의 상부면과 공면을 이룰 수 있다.
다른 실시예에 따르면, 본 발명에 따른 반도체 장치의 제조방법은 상기 기판 상에 리세스(Recess) 게이트를 형성하는 것을 더 포함하되, 상기 리세스 게이트를 형성하는 것은 상기 게이트 유전막 상에 제1 도전막을 증착하는 것; 상기 제1 도전막 상에 제2 도전막을 증착하는 것; 상기 제2 도전막 상에 캡핑막을 증착하는 것; 및 상기 캡핑막, 상기 제2 도전막, 및 상기 제1 도전막을 식각하여 캡핑 패턴들, 제2 도전 패턴들, 및 제1 도전 패턴들을 형성하는 것을 포함하고, 상기 제1 도전 패턴들의 일부는 상기 트렌치의 내부로 연장되고 상기 제1 도전 패턴들의 다른 일부는 상기 트렌치의 외부로 돌출될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판으로부터 돌출된 핀 부분을 형성하는 것, 상기 핀 부분의 상부면과 측면들을 덮는 희생막을 형성하는 것, 및 상기 희생막을 산화시켜 게이트 유전막을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 핀 부분을 형성하는 것은 상기 기판의 활성영역을 정의하는 소자분리막을 형성하는 것, 및 상기 소자분리막의 상부면을 식각하여 상기 활성영역의 상부 영역을 노출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 유전막 형성 후 상기 핀 부분의 폭은 상기 게이트 유전막 형성 전 상기 핀 부분의 폭과 동일할 수 있다.
일 실시예에 따르면, 상기 희생막은 실리콘막이고, 상기 희생막 내의 실리콘 원자들은 산소 원자들과 반응하여 상기 게이트 유전막의 일부가 될 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 게이트 유전막 상에 상기 핀 부분을 덮는 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 개념에 따르면, 셀 전류(Cell Current) 및 누설 전류 특성이 개선된 반도체 장치를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 예시적으로 도시하는 순서도이다.
도 2a 내지 도 2d는 본 발명의 개념에 따른 반도체 장치의 제조방법을 설명하기 위한 개념도들이다.
도 3a 내지 도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 3a 내지 도 7a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 3c 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 3a 내지 도 7a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도이다.
도 8b 및 도 8c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 9a 내지 도 13a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 13b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 9a 내지 도 13a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 9c 내지 도 13c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 9a 내지 도 13a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 14는 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 예시적으로 도시하는 순서도이다. 도 2a 내지 도 2d는 본 발명의 개념에 따른 반도체 장치의 제조방법을 설명하기 위한 개념도들이다.
도 1 및 도 2a를 참조하면, 기판(100) 상에 상기 기판(100)으로부터 돌출되는 핀 부분(F)이 형성된다(S10). 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 핀 부분(F)은 제1 폭(Width, W1)을 가질 수 있다.
도 1 및 도 2b를 참조하면, 상기 기판(100) 상에 희생막(130)이 형성된다(S20). 상기 희생막(130)은 상기 핀 부분(F)의 상부면과 측면들을 덮을 수 있다. 상기 희생막(130)은, 일 예로, 비정질 실리콘막을 포함할 수 있다. 상기 비정질 실리콘막은, 일 예로, 보론(B), 비소(As) 이온 등으로 도핑된(doped) 실리콘막 또는 이온 도핑되지 않은(undoped) 실리콘막일 수 있다. 상기 희생막(130)은 단층 또는 복수층의 실리콘막을 포함할 수 있다. 상기 희생막(130)은 이온 도핑된(ion-doped) 실리콘막과 이온 도핑되지 않은(undoped) 실리콘막을 포함하는 복수층으로 형성될 수 있다. 상기 희생막(130)은, 일 예로, 원자층 증착(Atomic layer deposition) 공정을 수행하여 형성될 수 있다. 상기 원자층 증착 공정은 상기 희생막(130)의 두께를 용이하게 조절할 수 있다. 상기 희생막(130)은 제1 두께(T1)를 갖도록 형성될 수 있다. 일 예로, 상기 제1 두께(T1)는 약 1Å 내지 약 50Å일 수 있다. 일 실시예에 따르면, 상기 희생막(130) 상에 열처리 공정이 더 수행될 수 있다. 상기 열처리 공정에 의해 상기 희생막(130) 내의 비정질 실리콘막은 결정질 실리콘막으로 변할 수 있다.
도 1 및 도 2c를 참조하면, 상기 기판(100) 상에 게이트 유전막(150)이 형성된다(S30). 먼저, 도 2b에 도시된, 상기 희생막(130)이 형성된 상기 기판(100) 상에 세정 공정이 수행될 수 있다. 상기 세정 공정은 HF 및/또는 SC1을 이용하여 수행될 수 있다. 상기 세정 공정은 상기 게이트 유전막(150) 형성 전에, 상기 기판(100) 상에 형성된 불순물 등을 제거하기 위해 수행될 수 있다. 이 후, 열산화 공정, 원자층 증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 게이트 유전막(150)이 형성될 수 있다. 일 예로, 상기 게이트 유전막(150)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 유전막(150)이 원자층 증착 또는 화학 기상 증착 공정에 의해 형성되는 경우, 상기 희생막(130)이 열적으로 산화될 수 있다. 따라서, 상기 게이트 유전막(150)이 형성되는 동안, 상기 희생막(130) 내의 실리콘 원자들은 산소 원자들과 반응하여 상기 게이트 유전막(150)의 일부가 될 수 있다. 상기 게이트 유전막(150)이 열산화 공정에 의해 형성되는 경우, 도 2c에 도시된 바와 달리, 상기 희생막(130)은 산화되어 상기 게이트 유전막(150)으로 변할 수 있다. 상기 게이트 유전막(150)은 상기 희생막(130)의 상기 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 갖도록 형성될 수 있다. 또한, 상기 희생막(130)이 산화됨에 따라, 상기 핀 부분들(F)은 상기 게이트 유전막(150)이 형성되기 전과 동일한 폭(W1)을 유지할 수 있다.
도 2a에 도시된, 상기 핀 부분(F)이 형성된 상기 기판(100) 상에 상기 게이트 유전막(150)이 직접 형성되는 경우, 상기 게이트 유전막(150)이 형성되는 동안, 상기 핀 부분(F)의 일부가 산화될 수 있다. 이에 따라, 상기 핀 부분(F)은 상기 게이트 유전막(150)이 형성되기 전의 폭(W1)보다 좁은 폭을 가질 수 있다. 그러나, 본 발명의 개념에 따르면, 상기 희생막(130)이 형성된 상기 기판(100) 상에 상기 게이트 유전막(150)이 형성됨으로써, 상기 게이트 유전막(150)이 형성되는 동안, 상기 핀 부분(F)이 산화되는 것을 방지할 수 있다. 이에 따라, 상기 핀 부분(F)은 상기 게이트 유전막(150)이 형성되기 전과 동일한 폭(W1)을 유지할 수 있다. 즉, 상기 핀 부분(F)이 형성된 상기 기판(100) 상에 상기 게이트 유전막(150)이 직접 형성되는 경우에 비하여, 상기 핀 부분(F)의 폭이 상대적으로 넓어져 채널 폭(Channel width)이 증가될 수 있다. 채널 폭(Channel width)이 증가됨에 따라, 채널 저항(Channel resistance)이 감소되어 반도체 소자의 셀 전류(Cell current)가 증가될 수 있다. 또한, 상기 핀 부분(F)의 산화가 방지됨에 따라, 상기 핀 부분들(F)은 초기에 패터닝된 계면을 유지할 수 있어 GIDL(Gate Induced Drain Leakage) 및 Junction Leakage가 감소될 수 있다.
도 1 및 도 2d를 참조하면, 상기 기판(100) 상에 게이트 전극(200)이 형성된다(S40). 상기 게이트 전극(200)은 상기 핀 부분(F)과 교차하도록 형성될 수 있다. 구체적으로, 상기 게이트 유전막(150)이 형성된 상기 기판(100)의 전면 상에 도전막이 형성될 수 있다. 상기 도전막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 도전막은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 도전막을 식각하여 게이트 전극(200)이 형성될 수 있다. 상기 게이트 전극(200)에 의해 덮히지 않고 노출되는 상기 게이트 유전막(150)은 제거될 수 있다. 이로 인해, 상기 게이트 전극(200)과 상기 핀 부분(F) 사이에 개재되는 게이트 유전 패턴(151)이 형성될 수 있다.
<제1 실시예>
도 3a 내지 도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다. 도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 3a 내지 도 7a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 3c 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 3a 내지 도 7a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 3a 내지 도 3c를 참조하면, 기판(100)에 활성영역들(105)을 정의하는 소자분리막(101)이 형성될 수 있다. 상기 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 활성영역들(105)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, X방향)과 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향) 모두에 교차하는 제3 방향(일 예로, S방향)으로 장축이 위치되도록 배치될 수 있다. 상기 활성영역들(105)은 N형 또는 P형 불순물이 도핑된 불순물 주입영역을 포함할 수 있다. 제 4방향(일 예로, Z방향)은 상기 제1 내지 제3 방향들 모두에 대하여 수직한 방향이다. 도 3b의 단면은 Z-S 단면을 나타내고, 도 3c의 단면은 Z-Y 단면을 나타낸다. 상기 소자분리막(101)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(101)은 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막 포함할 수 있다. 상기 소자분리막(101)은 제1 영역(102) 및 제2 영역(103)을 포함할 수 있다. 상기 제1 영역(102)에 인접한 상기 활성영역들(105) 사이의 거리(D1)는 상기 제2 영역(103)에 인접한 상기 활성영역들(105) 사이의 거리(D2)보다 길 수 있다. 상기 활성영역들(105) 사이의 거리들(D1 및 D2)은 상기 제2 방향(Y)으로의 거리일 수 있다. 일 실시예에서, 상기 제1 영역(102)에 인접한 상기 활성영역들(105) 사이의 거리(D1)가 상기 제2 영역(103)에 인접한 상기 활성영역들(105) 사이의 거리(D2)보다 길기 때문에, 상기 제1 영역(102)의 소자분리막이 상기 제2 영역(103)의 소자분리막보다 상기 기판(100) 내부로 깊게 연장되도록 형성될 수 있다. 다른 실시예에서, 상기 제1 영역(102)과 상기 제2 영역(103)의 소자분리막은 상기 기판(100)의 상면으로부터 실질적으로 동일한 깊이로 연장되도록 형성될 수 있다.
도 1, 도 4a 내지 도 4c를 참조하면, 상기 기판(100)으로부터 돌출되는 핀 부분들(F)이 형성된다(S10). 구체적으로, 상기 기판(100) 상에 마스크 패턴들(110)이 형성될 수 있다. 상기 마스크 패턴들(110)은 게이트 전극들이 배치되는 영역을 정의하는 개구부를 가지도록 형성될 수 있다. 상기 마스크 패턴들(110)는 실리콘 질화막 같은 하드마스크 패턴이거나 포토 레지스트 패턴일 수 있다. 상기 마스크 패턴들(110)을 식각 마스크로 이용하여 상기 기판(100)과 소자분리막(101)을 식각하여 제 2 방향(Y)으로 연장되는 라인 형태의 트렌치들(120)이 형성될 수 있다. 상기 트렌치들(120)을 형성하는 식각 공정 동안 식각 선택비의 차이에 의해, 상기 소자분리막(101)은 상기 활성영역(105)보다 깊게 식각될 수 있다. 즉, 상기 식각 공정에 의해 상기 활성영역(105)의 상부영역들(이하, 핀 부분들(F))이 상기 기판(100)으로부터 돌출될 수 있다. 상기 핀 부분들(F)은 제1 폭(W1)을 가지도록 형성될 수 있다.
도 1, 도 5a 내지 도 5c를 참조하면, 상기 핀 부분들(F)을 덮는 희생막(130)이 상기 기판(100) 상에 형성된다(S20). 먼저, 도 4a 내지 도 4c에 도시된 상기 마스크 패턴들(110)이 제거될 수 있다. 상기 마스크 패턴들(110)이 포토 레지스트 패턴일 경우, 상기 마스크 패턴들(110)은 애싱 공정 등으로 제거될 수 있다. 상기 마스크 패턴들(110)이 실리콘 질화막 등과 같은 하드 마스크 패턴일 경우, 상기 마스크 패턴들(110)은 인산 등을 이용한 세정 공정으로 제거될 수 있다. 이 후, 상기 트렌치들(120)이 형성된 상기 기판(100) 상에 희생막(130)이 형성될 수 있다. 상기 희생막(130)은 상기 핀 부분들(F)의 상부면들 및 측면들을 덮을 수 있다. 상기 희생막(130)은, 일 예로, 비정질 실리콘막을 포함할 수 있다. 상기 비정질 실리콘막은, 일 예로, 보론(B), 비소(As) 이온 등으로 도핑된(doped) 실리콘막 또는 이온 도핑되지 않은(undoped) 실리콘막일 수 있다. 상기 희생막(130)은 단층 또는 복수층의 실리콘막을 포함할 수 있다. 상기 희생막(130)은 이온 도핑된 실리콘막과 이온 도핑되지 않은 실리콘막을 포함하는 복수층으로 형성될 수 있다. 상기 희생막(130)은, 일 예로, 원자층 증착(Atomic layer deposition) 공정을 수행하여 형성될 수 있다. 상기 원자층 증착 공정은 상기 희생막(130)의 두께를 용이하게 조절할 수 있다. 상기 희생막(130)은 제1 두께(T1)를 갖도록 형성될 수 있다. 일 예로, 상기 제1 두께(T1)는 약 1Å 내지 약 50Å일 수 있다. 다른 실시예에 따르면, 상기 희생막(130) 상에 열처리 공정이 더 수행될 수 있다. 상기 열처리 공정에 의해 상기 희생막(130) 내의 비정질 실리콘막은 결정질 실리콘막으로 변할 수 있다.
도 1, 도 6a 내지 도 6c를 참조하면, 상기 기판(100) 상에 게이트 유전막(150)이 형성된다(S30). 먼저, 도 5a 내지 도 5c에 도시된, 상기 희생막(130)이 형성된 상기 기판(100) 상에 세정 공정이 수행될 수 있다. 상기 세정 공정은 HF 및/또는 SC1을 이용하여 수행될 수 있다. 상기 세정 공정은 상기 게이트 유전막(150) 형성 전에, 상기 기판(100) 상에 형성된 불순물 등을 제거하기 위해 수행될 수 있다. 이 후, 열산화 공정, 원자층 증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 게이트 유전막(150)이 형성될 수 있다. 일 예로, 상기 게이트 유전막(150)은 실리콘 산화막을 포함할 수 있다. 도 2a 내지 도 2d를 참조하여 설명한 바와 같이, 상기 게이트 유전막(150)이 형성되는 동안, 상기 희생막(130) 내의 실리콘 원자들은 산소 원자들과 반응하여 상기 게이트 유전막(150)의 일부가 될 수 있다. 상기 게이트 유전막(150)은 상기 희생막(130)의 상기 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 갖도록 형성될 수 있다. 또한, 상기 희생막(130)이 산화됨에 따라, 상기 핀 부분들(F)은 상기 게이트 유전막(150)이 형성되기 전과 동일한 폭(W1)을 유지할 수 있다.
도 1, 도 7a 내지 도 7c를 참조하면, 상기 게이트 유전막(150)이 형성된 상기 기판(100) 상에 게이트 전극들(200)이 형성된다(S40). 상기 게이트 전극들(200)은 평면적으로 상기 활성영역들(105)과 교차하도록 형성될 수 있다. 상기 게이트 전극들(200)은 상기 제2 방향(Y)으로 연장되고, 상기 제1 방향(X)을 따라 배치될 수 있다. 상기 게이트 전극들(200)은 상기 기판(100) 내에 매립된 매립(buried) 게이트 전극들일 수 있다. 구체적으로, 상기 게이트 유전막(150)이 형성된 상기 기판(100)의 전면 상에 도전막이 형성될 수 있다. 상기 도전막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 도전막은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 도전막을 식각하여 게이트 전극들(200)이 형성될 수 있다. 상기 도전막이 상기 트렌치들(120) 내에 원하는 두께로 남을 때까지, 상기 식각 공정은 계속될 수 있다. 상기 게이트 전극들(200)에 의해 덮히지 않고 노출되는 상기 게이트 유전막(150)은 제거될 수 있다. 이로 인해, 상기 게이트 전극들(200)과 상기 활성영역들(105) 및/또는 상기 게이트 전극들(200)과 상기 소자분리막(101) 사이에 개재되는 게이트 유전 패턴들(151)이 형성될 수 있다. 이 후, 상기 기판(100)의 전면 상에 캡핑막을 형성하고 평탄화 공정 등을 수행하여 상기 트렌치들(120) 안에 캡핑 패턴들(170)이 형성될 수 있다. 상기 캡핑 패턴들(170)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 캡핑 패턴들(170)의 상부면은 상기 기판(100)의 상부면과 공면을 이룰 수 있다.
본 발명의 개념에 따르면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같이, 상기 희생막(130)이 형성된 상기 기판(100) 상에 상기 게이트 유전막(150)이 형성됨으로써, 상기 게이트 유전막(150)이 형성되는 동안, 상기 핀 부분들(F)이 산화되는 것을 방지할 수 있다. 이에 따라, 상기 핀 부분들(F)은 상기 게이트 유전막(150)이 형성되기 전과 동일한 폭(W1)을 유지할 수 있다. 즉, 상기 핀 부분들(F)의 폭(W1)이 상대적으로 넓어져 채널 폭(Channel width)이 증가될 수 있다. 채널 폭(Channel width)이 증가됨에 따라, 채널 저항(Channel resistance)이 감소되어 반도체 소자의 셀 전류(Cell current)가 증가될 수 있다. 또한, 상기 핀 부분들(F)의 산화가 방지됨에 따라, 상기 핀 부분들(F)은 초기에 패터닝된 계면을 유지할 수 있어 GIDL(Gate Induced Drain Leakage) 및 Junction Leakage가 감소될 수 있다.
<제2 실시예>
도 8a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도이다. 도 8b 및 도 8c는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 8a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 1, 도 3a 내지 도 7c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 1, 도 8a 내지 도 8c를 참조하면, 도 6a 내지 도 6c의 결과물 상에 게이트 전극들(200)이 형성될 수 있다(S40). 상기 게이트 전극들(200)은 평면적으로 상기 활성영역들(105)과 교차하도록 형성될 수 있다. 상기 게이트 전극들(200)은 상기 제2 방향(Y)으로 연장되고, 상기 제1 방향(X)을 따라 배치될 수 있다. 상기 게이트 전극들(200)은, 일부는 상기 기판(100) 상으로 돌출되고 다른 일부는 상기 기판(100) 내로 연장된 리세스(Recess) 게이트 전극들일 수 있다. 구체적으로, 상기 게이트 유전막(도 6a 내지 도 6c의 150 참조)이 형성된 상기 기판(100)의 전면 상에 제1 도전막, 제2 도전막, 및 캡핑막이 순차로 적층되어 형성될 수 있다. 상기 제1 도전막의 일부는 상기 기판 내로 연장되어 상기 트렌치들(도 6a 내지 6c의 120 참조)을 채울 수 있다. 일 예로, 상기 제1 도전막은 폴리 실리콘막을 포함할 수 있고, 상기 제2 도전막은 금속 실리사이드막을 포함할 수 있다. 상기 캡핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 캡핑막, 상기 제2 도전막, 및 상기 제1 도전막을 식각하여 캡핑 패턴들(170), 제2 도전 패턴들(162), 및 제1 도전 패턴들(161)이 형성될 수 있다. 상기 제1 도전 패턴들(161)의 일부는 상기 트렌치들(120)의 내부로 연장되고, 상기 제1 도전 패턴들(161)의 다른 일부는 상기 트렌치들(120)의 외부로 돌출될 수 있다. 상기 제1 도전 패턴들(161)에 의해 덮히지 않고 노출되는 상기 게이트 유전막(도 6a 내지 도 6c의 150 참조)은 제거될 수 있다. 이로 인해, 상기 제1 도전 패턴들(161)과 상기 활성영역들(105) 및/또는 상기 제1 도전 패턴들(161)과 상기 소자분리막(101) 사이에 개재되는 게이트 유전 패턴들(151)이 형성될 수 있다. 상기 게이트 전극들(200)은 상기 제1 및 제2 도전 패턴들(161 및 162)을 포함할 수 있다.
본 발명의 개념에 따르면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같이, 상기 희생막(130)이 형성된 상기 기판(100) 상에 상기 게이트 유전막(150)이 형성됨으로써, 상기 게이트 유전막(150)이 형성되는 동안, 상기 핀 부분들(F)이 산화되는 것을 방지할 수 있다. 이에 따라, 상기 핀 부분들(F)은 상기 게이트 유전막(150)이 형성되기 전과 동일한 폭(W1)을 유지할 수 있다. 즉, 상기 핀 부분들(F)의 폭(W1)이 상대적으로 넓어져 채널 폭(Channel width)이 증가될 수 있다. 채널 폭(Channel width)이 증가됨에 따라, 채널 저항(Channel resistance)이 감소되어 반도체 소자의 셀 전류(Cell current)가 증가될 수 있다. 또한, 상기 핀 부분들(F)의 산화가 방지됨에 따라, 상기 핀 부분들(F)은 초기에 패터닝된 계면을 유지할 수 있어 GIDL(Gate Induced Drain Leakage) 및 Junction Leakage가 감소될 수 있다.
<제3 실시예>
도 9a 내지 도 13a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 평면도들이다. 도 9b 내지 도 13b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 9a 내지 도 13a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 9c 내지 도 13c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들로, 각각 도 9a 내지 도 13a의 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 1, 도 3a 내지 도 7c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 9a 내지 도 9c를 참조하면, 기판(100)에 활성영역들(105)을 정의하는 소자분리막(101)이 형성될 수 있다. 구체적으로, 상기 기판(100) 상에 마스크 패턴들(104)을 형성한 후, 이를 식각 마스크로 상기 기판(100)을 식각하여 소자분리 트렌치들(106)이 형성될 수 있다. 상기 소자분리 트렌치들(106)은 아래로 갈수록 좁아지도록 형성될 수 있다. 상기 소자분리 트렌치들(106)을 채우는 절연막을 형성하고 이를 평탄화함으로써, 상기 활성영역들(105)을 정의하는 상기 소자분리막(101)이 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 마스크 패턴들(104)의 상부면이 노출될 수 있다.
도 1, 도 10a 내지 도 10c를 참조하면, 상기 기판(100)으로부터 돌출되는 핀 부분들(F)이 형성된다(S10). 구체적으로, 상기 소자분리막(101)의 상부면을 식각함으로써, 상기 활성영역들(105)의 상부 영역들(이하, 핀 부분들(F))이 노출될 수 있다. 상기 식각 공정은 상기 활성영역들(105)에 대해 식각 선택비를 갖는 식각 조건을 사용하여 수행될 수 있다. 상기 식각 공정 동안, 상기 마스크 패턴들(104)이 제거되어 상기 핀 부분들(F)의 상부면들이 노출될 수 있다. 상기 핀 부분들(F)은 제1 폭(width, W1)을 가지도록 형성될 수 있다.
도 1, 도 11a 및 도 11c를 참조하면, 상기 핀 부분들(F)이 형성된 상기 기판(100) 상에 희생막(130)이 형성된다(S20). 상기 희생막(130)은 상기 핀 부분들(F)의 상부면들 및 측면들을 덮을 수 있다. 상기 희생막(130)은, 일 예로, 비정질 실리콘막을 포함할 수 있다. 상기 비정질 실리콘막은, 일 예로, 보론(B), 비소(As) 이온 등으로 도핑된(doped) 실리콘막 또는 이온 도핑되지 않은(undoped) 실리콘막일 수 있다. 상기 희생막(130)은 단층 또는 복수층의 실리콘막을 포함할 수 있다. 상기 희생막(130)은 이온 도핑된 실리콘막과 이온 도핑되지 않은 실리콘막을 포함하는 복수층으로 형성될 수 있다. 상기 희생막(130)은, 일 예로, 원자층 증착(Atomic layer deposition) 공정을 수행하여 형성될 수 있다. 상기 희생막(130)은 제1 두께(T1)를 갖도록 형성될 수 있다. 일 예로, 상기 제1 두께(T1)는 약 1Å 내지 약 50Å일 수 있다. 다른 실시예에 따르면, 상기 희생막(130) 상에 열처리 공정이 더 수행될 수 있다. 상기 열처리 공정에 의해 상기 희생막(130) 내의 비정질 실리콘막은 결정질 실리콘막으로 변할 수 있다.
도 1, 도 12a 내지 도 12c를 참조하면, 상기 기판(100) 상에 게이트 유전막(150)이 형성된다(S30). 먼저, 도 11a 내지 도 11c에 도시된, 상기 희생막(130)이 형성된 상기 기판(100) 상에 세정 공정이 수행될 수 있다. 이 후, 열산화 공정, 원자층 증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 게이트 유전막(150)이 형성될 수 있다. 일 예로, 상기 게이트 유전막(150)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 유전막(150)이 형성되는 동안, 상기 희생막(130) 내의 실리콘 원자들을 산소 원자들과 반응하여 상기 게이트 유전막(150)의 일부가 될 수 있다. 상기 게이트 유전막(150)은 상기 희생막(130)의 상기 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 갖도록 형성될 수 있다. 또한, 상기 희생막(130)이 산화됨에 따라, 상기 핀 부분들(F)은 상기 게이트 유전막(150)이 형성되기 전과 동일한 폭(W1)을 유지할 수 있다.
도 1, 도 13a 내지 도 13c를 참조하면, 상기 게이트 유전막(150)이 형성된 상기 기판(100) 상에 게이트 전극(200)이 형성된다(S40). 구체적으로, 상기 게이트 유전막(150)이 형성된 상기 기판(100)의 전면 상에 제1 도전막, 제2 도전막, 및 캡핑막이 순차로 적층되어 형성될 수 있다. 일 예로, 상기 제1 도전막은 폴리 실리콘막을 포함할 수 있고, 상기 제2 도전막은 금속 실리사이드막을 포함할 수 있다. 상기 캡핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 캡핑막, 상기 제2 도전막, 및 상기 제1 도전막을 식각하여 캡핑 패턴(170), 제2 도전 패턴(162), 및 제1 도전 패턴(161)이 형성될 수 있다. 상기 제1 도전 패턴(161)의 식각 공정 동안 상기 제1 도전 패턴(161)에 의해 덮히지 않고 노출되는 상기 게이트 유전막(150)이 제거되어, 게이트 유전 패턴(151)이 형성될 수 있다. 상기 게이트 전극(200)은 상기 제1 및 제2 도전 패턴들(161 및 162)을 포함할 수 있다.
상기 게이트 전극(200)은 평면적으로 상기 핀 부분들(F)과 교차하도록 형성될 수 있다. 도시된 바와 같이, 하나의 게이트 전극(200)은 복수의 핀 부분들(F)과 교차할 수 있다. 그러나, 다른 실시예에서, 하나의 게이트 전극(200)은 하나의 핀 부분(F)과 교차할 수 있고, 또 다른 실시예에서, 하나의 핀 부분(F)은 복수의 게이트 전극들(200)과 교차할 수 있다.
본 발명의 개념에 따르면, 도 2a 내지 도 2d를 참조하여 설명한 바와 같이, 상기 희생막(130)이 산화되어 상기 게이트 유전막(150)의 일부를 형성함으로써, 상기 게이트 유전막(150)이 형성되는 동안 상기 핀 부분들(F)이 산화되는 것이 방지될 수 있다. 이에 따라, 상기 핀 부분들(F)의 폭(W1)이 상대적으로 넓어져 채널 폭(Channel width)이 증가될 수 있고, 채널 폭(Channel width)이 증가됨에 따라 채널 저항(Channel resistance)이 감소되어 반도체 소자의 셀 전류(Cell current)가 증가될 수 있다. 또한, 상기 핀 부분들(F)의 산화가 방지됨에 따라, 상기 핀 부분들(F)은 초기에 패터닝된 계면을 유지할 수 있어 GIDL(Gate Induced Drain Leakage) 및 Junction Leakage가 감소될 수 있다.
도 14는 본 발명의 개념에 따른 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 15는 본 발명의 개념에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host, 1230)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 101: 소자분리막
102: 제1 영역 103: 제2 영역
105: 활성영역들 110, 104: 마스크 패턴들
120: 트렌치들 F: 핀 부분들
130: 희생막 150: 게이트 유전막
151: 게이트 유전 패턴들 161, 162: 도전 패턴들
170: 캡핑 패턴들 200: 게이트 전극들

Claims (10)

  1. 기판 상에 활성영역들을 정의하는 소자분리막을 형성하는 것;
    상기 활성영역들 및 상기 소자분리막을 패터닝하여, 상기 활성영역들과, 두개의 인접한 활성영역들 사이에 위치한 상기 소자분리막을 가로지르는 트렌치를 형성하는 것;
    상기 트렌치의 바닥면 상에 희생막을 균일하게 형성하는 것; 및
    상기 희생막을 산화시켜 상기 트렌치의 바닥면을 덮는 게이트 유전막을 형성하는 것을 포함하되,
    상기 트렌치의 상기 바닥면은 상기 패터닝된 소자분리막의 상면과, 상기 패터닝된 활성영역들의 각각의 상면 및 측면들을 포함하고,
    상기 패터닝된 활성영역들 각각은 상기 패터닝된 소자분리막으로부터 돌출된 핀 부분을 포함하고,
    상기 게이트 유전막 형성 후 상기 핀 부분의 폭은 상기 게이트 유전막 형성 전 상기 핀 부분의 폭과 동일한 반도체 장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 희생막은 실리콘막인 반도체 장치의 제조방법.
  3. 청구항 2에 있어서,
    상기 희생막은 이온 도핑된(ion doped) 실리콘막과 언도프트(undoped) 실리콘막을 포함하는 복수층으로 형성되는 반도체 장치의 제조방법.
  4. 청구항 1에 있어서,
    상기 희생막은 원자층 증착 공정을 수행하여 형성되는 반도체 장치의 제조방법.
  5. 청구항 1에 있어서,
    상기 희생막 상에 열처리 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조방법.
  6. 청구항 1에 있어서,
    상기 게이트 유전막은 상기 희생막의 두께보다 두꺼운 두께를 가지도록 형성되는 반도체 장치의 제조방법.
  7. 청구항 1에 있어서,
    상기 게이트 유전막 형성 전 상기 희생막에 세정 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조방법.
  8. 청구항 1에 있어서,
    상기 트렌치 내에 매립 게이트를 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  9. 청구항 8에 있어서,
    상기 매립 게이트를 형성하는 것은:
    상기 게이트 유전막 상에 도전막을 증착하는 것;
    상기 도전막을 식각하여 도전 패턴들을 형성하는 것;
    상기 도전 패턴들 상에 캡핑막을 증착하는 것; 및
    상기 캡핑막을 식각하여 캡핑 패턴들을 형성하는 것을 포함하되,
    상기 캡핑 패턴들의 상부면은 상기 기판의 상부면과 공면(coplanar)을 이루는 반도체 장치의 제조방법.
  10. 청구항 1에 있어서,
    상기 기판 상에 리세스(Recess) 게이트를 형성하는 것을 더 포함하되,
    상기 리세스 게이트를 형성하는 것은:
    상기 게이트 유전막 상에 제1 도전막을 증착하는 것;
    상기 제1 도전막 상에 제2 도전막을 증착하는 것;
    상기 제2 도전막 상에 캡핑막을 증착하는 것; 및
    상기 캡핑막, 상기 제2 도전막, 및 상기 제1 도전막을 식각하여 캡핑 패턴들, 제2 도전 패턴들, 및 제1 도전 패턴들을 형성하는 것을 포함하고,
    상기 제1 도전 패턴들의 일부는 상기 트렌치의 내부로 연장되고, 상기 제1 도전 패턴들의 다른 일부는 상기 트렌치의 외부로 돌출되는 반도체 장치의 제조방법.
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