CN105826365A - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

Info

Publication number
CN105826365A
CN105826365A CN201510009275.6A CN201510009275A CN105826365A CN 105826365 A CN105826365 A CN 105826365A CN 201510009275 A CN201510009275 A CN 201510009275A CN 105826365 A CN105826365 A CN 105826365A
Authority
CN
China
Prior art keywords
fin
layer
oxide
sacrifice layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510009275.6A
Other languages
English (en)
Inventor
赵海
陈正领
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510009275.6A priority Critical patent/CN105826365A/zh
Publication of CN105826365A publication Critical patent/CN105826365A/zh
Pending legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干相互间隔的鳍片；步骤S2：在所述鳍片的表面上形成牺牲层，以覆盖所述鳍片；步骤S3：选用原位水气生成的方法在所述牺牲层的表面形成氧化物层，同时执行原位水气生成氧化工艺，以将所述牺牲层转化为氧化物，在所述鳍片的表面上形成栅极氧化物。本发明的优点在于：(1)选用原子层沉积或者分子层沉积方法形成牺牲层，避免了鳍片的消耗和损失。(2)选用原子层沉积或者分子层沉积方法具有良好的共形性。(3)所述ISSG氧化发生在较薄的牺牲层SiN上，最终将所述SiN转化为SiO2，而不会发生鳍片的氧化。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
现有技术的批量生产中由于稳定的紫外线极紫外光刻(extreme-ultra-violet，EUV)的延迟，通常选用间隙壁转移工艺(spacertransferringprocess)来形成FinFET的多个鳍片，然后接合CVD、CMP以及凹陷蚀刻最终形成一定高度的鳍片。
为了进一步提高器件的性能，通常选用高K金属栅后栅工艺，所述器件包括栅极氧化物或虚拟栅极氧化物。然而，由于选用氧作为工艺气氛同时需要在高温下进行，常规的热栅极氧化物或者高温氧化(high-temperatureoxidation，HTO)工艺均导致鳍片的消耗，而鳍片的3D结构则会加剧所述鳍片的损失，如图1所示。
为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干相互间隔的鳍片；
步骤S2：在所述鳍片的表面上形成牺牲层，以覆盖所述鳍片；
步骤S3：选用原位水气生成的方法在所述牺牲层的表面形成氧化物层，同时执行原位水气生成氧化工艺，以将所述牺牲层转化为氧化物，在所述鳍片的表面上形成栅极氧化物。
可选地，在所述步骤S3中，所述原位水气生成氧化工艺包括将等离子态的氧注入到所述牺牲层中，以形成所述氧化物。
可选地，在所述步骤S2中，所述牺牲层选用SiN。
可选地，在所述步骤S2中，选用原子层沉积或者分子层沉积的方法形成所述牺牲层。
可选地，在所述步骤S3中，所述栅极氧化物为SiO2。
可选地，在所述步骤S1中，在所述半导体衬底上还形成有上表面在所述鳍片顶部以下的层间介电层。
可选地，所述方法还进一步包括：
步骤S4：沉积栅极材料层，以覆盖所述鳍片和所述栅极氧化物；
步骤S5：图案化所述栅极材料层，以形成栅极。
可选地，所述栅极材料层选用多晶硅。
本发明提供了一种上述的方法制备得到的半导体器件。
本发明提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题提供了一种半导体器件的制备方法，所述方法在形成鳍片之后在所述鳍片的表面形成牺牲层，然后执行ISSG沉积氧化物并进行ISSG氧化，以将所述牺牲层氧化为氧化物，形成栅极氧化物，所述方法不仅能够得到性能较高的栅极氧化物而且还可以防止所述鳍片被氧化，进一步提高了所述半导体器件的良率和性能。
本发明的优点在于：
(1)选用原子层沉积或者分子层沉积方法形成牺牲层，避免了鳍片的消耗和损失。
(2)选用原子层沉积或者分子层沉积方法具有良好的共形性。
(3)所述ISSG氧化发生在较薄的牺牲层SiN上，最终将所述SiN转化为SiO2，而不会发生鳍片的氧化。
(4)所述方法和目前常规制备工艺具有良好的兼容性，工艺简单、容易实施。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中半导体器件的鳍片氧化后的结构示意图；
图2a-2e为本发明的实施方式中半导体器件的制备过程示意图；
图3为本发明一具体实施方式中所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例1
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，下面结合附图对所述方法做进一步的说明，其中图2a-2e为本发明的实施方式中半导体器件的制备过程示意图。
首先，执行步骤201提供半导体衬底201，在所述半导体衬底201中形成有若干鳍片203。
具体地，如图2a所示，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
然后图案化所述半导体衬底，以在所述半导体衬底中形成所述鳍片203，具体方法可以包括：在所述半导体衬底上形成图案化的掩膜层，例如光刻胶层，然后以所述光刻胶层为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成相互隔离的鳍片203，然后去除所述光刻胶层。
可选地，所述方法还可以进一步包括沉积层间介电层至所述鳍片的顶部以下，以调节所述鳍片的高度，例如沉积层间介电层至所述鳍片的中间部位，以覆盖所述鳍片203的底部，露出所述鳍片203的中间至顶部的高度，其中所述层间介电层202可以选用本领域常用的介电材料，并不局限于某一种。
可选地，在沉积所述层间介电层之后，还可以进一步包括蚀刻去除所述鳍片表面形成的所述层间介电层，以露出所述鳍片。
其中所述鳍片相互间隔设置，其露出的高度以及所述鳍片的数目并不局限于某一数值范围，可以根据需要进行选择。
执行步骤202，在所述鳍片的表面上形成牺牲层204，以覆盖所述鳍片203。
具体地，如图2b所示，在露出的所述鳍片的表面沉积牺牲层204，其中所述牺牲层204选用氮化物层，例如可以选用SiN。
进一步，选用原子层沉积或者分子层沉积的方法形成所述牺牲层，以使所述牺牲层204具有良好的共形性(conformability)。
进一步，所述牺牲层204的厚度可以和常规栅极氧化物层的厚度大致相同，并不局限于某一数值范围。
其中所述牺牲层204完全覆盖所述鳍片，因此在后续的步骤中可以防止所述鳍片和含氧气氛接触，避免所述鳍片的氧化物消耗和损失，同时在后续的步骤中还可以进一步将所述牺牲层转化为氧化物层，作为栅极氧化物的一部分，通过所述牺牲层204很好的保护了所述鳍片。
执行步骤203，选用原位水气生成的方法在所述牺牲层的表面形成氧化物层同时执行原位水气生成氧化工艺，以将所述牺牲层转化为氧化物，在所述鳍片上形成栅极氧化物205。
具体地，如图2c所示，在该步骤中，选用原位水气生成(In-SituSteamGeneration，ISSG)的方法沉积厚度较薄的一层氧化物层，覆盖所述牺牲层204，
其中，所述ISSG工艺的反应压力一般为667-2000帕斯卡，反应气体的流量对反应的生长速率具有较大的影响，因此可以通过流量的控制来控制生长速率，流量越大，氧化物的生长速率越快，其中氢气不能超过35％，反应温度为900-1200℃。
可选地，所述氧化物为SiO2。
进一步，在ISSG工艺过程中通常还注入等离子态的N，通常称为ISSG氮化，在本申请中将所述等离子态的N替换为等离子态氧，将等离子态的氧注入到所述牺牲层204中，以形成所述氧化物，例如，SiO2，结合所述ISSG生长的氧化物一起形成栅极氧化物，通过所述方法形成的栅极氧化物具有极高的性能，而且还不会消耗鳍片。
执行步骤204，沉积栅极材料层206，以覆盖所述鳍片203和所述栅极氧化物。
具体地，如图2d所示，在该步骤中沉积多晶硅，以覆盖所述鳍片203和所述栅极氧化物。
其中所述多晶硅的厚度并不局限于某一数值范围，能够完全能覆盖所述鳍片的顶部即可。
执行步骤205，图案化所述栅极材料层，以形成栅极。
具体地，如图2e所示，在该步骤中，在所述栅极材料层形成图案化的掩膜层，例如光刻胶层，然后以所述光刻胶层为掩膜蚀刻所述栅极材料层，以形成栅极。
此外，还可以根据需要形成高K金属栅极，并不局限于所述示例，在此不再赘述。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。在步骤205之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题提供了一种半导体器件的制备方法，所述方法在形成鳍片之后在所述鳍片的表面形成牺牲层，然后执行ISSG沉积氧化物并进行ISSG氧化，以将所述牺牲层氧化为氧化物，形成栅极氧化物，所述方法不仅能够得到性能较高的栅极氧化物而且还可以防止所述鳍片被氧化，进一步提高了所述半导体器件的良率和性能。
本发明的优点在于：
(1)选用原子层沉积或者分子层沉积方法形成牺牲层，避免了鳍片的消耗和损失。
(2)选用原子层沉积或者分子层沉积方法具有良好的共形性。
(3)所述ISSG氧化发生在较薄的牺牲层SiN上，最终将所述SiN转化为SiO2，而不会发生鳍片的氧化。
(4)所述方法和目前常规制备工艺具有良好的兼容性，工艺简单、容易实施。
图3为本发明一具体实施方式中所述半导体器件的制备工艺流程图，具体包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干相互间隔的鳍片；
步骤S2：在所述鳍片的表面上形成牺牲层，以覆盖所述鳍片；
步骤S3：选用原位水气生成的方法在所述牺牲层的表面形成氧化物层，同时执行原位水气生成氧化工艺，以将所述牺牲层转化为氧化物，在所述鳍片的表面上形成栅极氧化物。
实施例2
本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明方法制备得到的半导体器件中所述鳍片图案没有因为氧化损失，其图案具有良好的均一性和一致性，以进一步提高半导体器件的性能和良率。
实施例3
本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干相互间隔的鳍片；
步骤S2：在所述鳍片的表面上形成牺牲层，以覆盖所述鳍片；
步骤S3：选用原位水气生成的方法在所述牺牲层的表面形成氧化物层，同时执行原位水气生成氧化工艺，以将所述牺牲层转化为氧化物，在所述鳍片的表面上形成栅极氧化物。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，所述原位水气生成氧化工艺包括将等离子态的氧注入到所述牺牲层中，以形成所述氧化物。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，所述牺牲层选用SiN。
4.根据权利要求1或3所述的方法，其特征在于，在所述步骤S2中，选用原子层沉积或者分子层沉积的方法形成所述牺牲层。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，所述栅极氧化物为SiO2。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，在所述半导体衬底上还形成有上表面在所述鳍片顶部以下的层间介电层。
7.根据权利要求1至6之一所述的方法，其特征在于，所述方法还进一步包括：
步骤S4：沉积栅极材料层，以覆盖所述鳍片和所述栅极氧化物；
步骤S5：图案化所述栅极材料层，以形成栅极。
8.根据权利要求7所述的方法，其特征在于，所述栅极材料层选用多晶硅。
9.一种基于权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
CN201510009275.6A 2015-01-08 2015-01-08 一种半导体器件及其制备方法、电子装置 Pending CN105826365A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510009275.6A CN105826365A (zh) 2015-01-08 2015-01-08 一种半导体器件及其制备方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510009275.6A CN105826365A (zh) 2015-01-08 2015-01-08 一种半导体器件及其制备方法、电子装置

Publications (1)

Publication Number Publication Date
CN105826365A true CN105826365A (zh) 2016-08-03

Family

ID=56514065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510009275.6A Pending CN105826365A (zh) 2015-01-08 2015-01-08 一种半导体器件及其制备方法、电子装置

Country Status (1)

Country Link
CN (1) CN105826365A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707091A (zh) * 2019-08-29 2020-01-17 长江存储科技有限责任公司 三维存储器及其形成方法
CN112928163A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113571417A (zh) * 2021-05-25 2021-10-29 上海华力集成电路制造有限公司 FinFET氧化栅制备方法和氧化栅结构
CN113745112A (zh) * 2020-05-28 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100267238A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using planarized spacers
US20140061780A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device including a gate dielectric layer
US20140120691A1 (en) * 2012-10-25 2014-05-01 Samsung Electronics Co., Ltd. Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device
CN105448717A (zh) * 2014-06-26 2016-03-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100267238A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using planarized spacers
US20140061780A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device including a gate dielectric layer
US20140120691A1 (en) * 2012-10-25 2014-05-01 Samsung Electronics Co., Ltd. Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device
CN105448717A (zh) * 2014-06-26 2016-03-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707091A (zh) * 2019-08-29 2020-01-17 长江存储科技有限责任公司 三维存储器及其形成方法
CN112928163A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113745112A (zh) * 2020-05-28 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN113745112B (zh) * 2020-05-28 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN113571417A (zh) * 2021-05-25 2021-10-29 上海华力集成电路制造有限公司 FinFET氧化栅制备方法和氧化栅结构

Similar Documents

Publication Publication Date Title
US10497788B2 (en) Semiconductor devices and fabricating methods thereof
CN103187418B (zh) 一种CMOS FinFET器件及其形成方法
CN102931203A (zh) 多栅极介电结构及其形成方法
CN105336609A (zh) 一种FinFET器件及其制造方法、电子装置
CN105826365A (zh) 一种半导体器件及其制备方法、电子装置
CN105826197A (zh) 一种半导体器件及其制造方法、电子装置
CN105870019A (zh) 一种半导体器件的制造方法和电子装置
CN106972021A (zh) 一种半导体器件及其制作方法、电子装置
CN105990146A (zh) 一种半导体器件及其制造方法和电子装置
CN105097513A (zh) 一种半导体器件的制造方法、半导体器件和电子装置
CN103915437A (zh) 半导体结构及其形成方法
CN106298520A (zh) 半导体器件制作方法、半导体器件及电子装置
CN105990428A (zh) 一种半导体器件及其制造方法和电子装置
CN106601741B (zh) 一种半导体器件及其制备方法、电子装置
CN105244265B (zh) 一种半导体器件及其制作方法和电子装置
CN107799471A (zh) 一种半导体器件及其制造方法和电子装置
CN105448682A (zh) 一种半导体器件及其制备方法、电子装置
CN106033717A (zh) 半导体器件制作方法、半导体器件及电子装置
CN105990151A (zh) 一种半导体器件及其制备方法、电子装置
CN105336598A (zh) 金属栅极功函数层的制备方法、半导体器件及制备方法
CN106158640A (zh) 一种半导体器件及其制备方法、电子装置
CN106601679A (zh) 一种半导体器件及其制作方法、电子装置
CN105990119B (zh) 半导体器件制作方法、半导体器件及电子装置
CN105185711A (zh) 一种半导体器件及其制备方法、电子装置
CN105097811A (zh) 一种半导体器件及其制备方法、电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160803

RJ01 Rejection of invention patent application after publication