CN105448682A

CN105448682A - 一种半导体器件及其制备方法、电子装置

Info

Publication number: CN105448682A
Application number: CN201410225112.7A
Authority: CN
Inventors: 曾以志; 赵杰
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-05-26
Filing date: 2014-05-26
Publication date: 2016-03-30

Abstract

本发明涉及一种半导体器件及其制备方法、电子装置，所述方法，包括：提供基底，在所述基底上形成有虚拟栅极、位于所述虚拟栅极侧壁上的间隙壁层和/或接触孔蚀刻停止层以及覆盖所述间隙壁层和/或接触孔蚀刻停止层的层间介电层；平坦化所述层间介电层至所述虚拟栅极；回蚀刻所述间隙壁层和/或接触孔蚀刻停止层；去除所述虚拟栅极，然后形成金属栅极；平坦化所述金属栅极至所述间隙壁层和/或接触孔蚀刻停止层。本发明所述方法的优点在于：(1)改善金属栅极平坦化终点信号的确定，以改进对所述栅极高度的控制，提高金属栅极高度的均一性。(2)改善所述金属栅极的残留问题。(3)提高所述金属栅极后栅工艺的工艺窗口。

Description

一种半导体器件及其制备方法、电子装置

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术

在集成电路制造领域，随着MOS晶体管尺寸的不断缩小，由器件的物理极限所带来的影响也越来越大，器件的特征尺寸按比例缩小也变得更加困难，其中MOS晶体管及其电路制造领域容易出现从栅极向衬底的漏电问题。

当前解决上述问题的方法是在半导体器件中采用高K金属栅极来代替常规的多晶硅栅极结构。目前金属栅极的形成方法大都选用后栅工艺，例如首先形成虚拟栅极，然后沉积层间介电层覆盖所述虚拟栅极，最后去除所述虚拟栅极，形成沟槽，在所述沟槽中填充高K材料以及金属栅极，之后执行平坦化步骤。但是所述平坦化步骤的终点位置难以确定，从而使金属栅极的高度难以控制，引起金属栅极高度不均一的问题，降低了器件的性能和良率。

因此需要对目前所述金属栅极的制备过程作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

提供基底，在所述基底上形成有虚拟栅极、位于所述虚拟栅极侧壁上的间隙壁层和/或接触孔蚀刻停止层以及覆盖所述间隙壁层和/或接触孔蚀刻停止层的层间介电层；

平坦化所述层间介电层至所述虚拟栅极；

回蚀刻所述间隙壁层和/或接触孔蚀刻停止层；

去除所述虚拟栅极，然后形成金属栅极；

平坦化所述金属栅极至所述间隙壁层和/或接触孔蚀刻停止层。

可选地，回蚀刻所述间隙壁层和/或接触孔蚀刻停止层的量小于平坦化所述层间介电层过程中形成的凹陷的量。

可选地，所述层间介质层为氧化物。

可选地，所述间隙壁层和/或接触孔蚀刻停止层为氮化物。

可选地，所述金属栅极包括高K介电层。

可选地，所述虚拟栅极选用多晶硅。

可选地，形成金属栅极的方法包括：

去除所述虚拟栅极，以形成沟槽；

本发明还提供了一种基于上述的方法制备得到的半导体器件。

本发明还提供了一种电子装置，包括上述的半导体器件。

本发明为了解决现有技术中存在的问题，提供了一种新的半导体器件的制备方法，在所述方法中首先形成虚拟栅极、间隙壁层和/或接触孔蚀刻停止层(SiN)和层间介电层，将所述层间介电层平坦化至所述虚拟栅极，然后回蚀刻所述间隙壁层和/或接触孔蚀刻停止层(SiN)，最后形成金属栅极并平坦化，通过增加回蚀刻所述间隙壁层和/或接触孔蚀刻停止层(SiN)的步骤，来改善所述金属栅极平坦化终点信号的确定。

本发明所述方法的优点在于：

(1)改善金属栅极平坦化终点信号的确定，以改进对所述栅极高度的控制，提高金属栅极高度的均一性。

(2)改善所述金属栅极的残留问题。

(3)提高所述金属栅极后栅工艺的工艺窗口。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为现有技术中所述半导体器件制备过程的结构示意图；

图2a-2f为本发明一实施方式中所述半导体器件制备过程的结构示意图；

图3为制备本发明所述半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例1

目前含有金属栅极的半导体器件的制备方法如图1所示，首先提供基底101，在所述基底上形成虚拟栅极结构102，然后在所述基底101和所述虚拟栅极结构102上形成间隙壁层和/或接触孔蚀刻停止层103，并在所述间隙壁层和/或接触孔蚀刻停止层103上通过FCVD(流体化学气相沉积)方法沉积FCVD介电层104，接着对FCVD介电层进行干法蚀刻、湿法蚀刻以及平坦化，其中所述FCVD介电层104在平坦化之后其表面凹陷严重(如图1所示)，其影响后续工艺中金属栅极平坦化终点的确定，从而使金属栅极的高度难以控制，导致金属栅极高度不均一，影响器件的性能和良率。

为此，本发明提供了一种新的半导体器件的制备方法，下面结合图2a-2f对本发明所述半导体器件以及制备方法做进一步的说明。

执行步骤201，提供基底201，在所述基底201上形成虚拟栅极202、间隙壁层和/或接触孔蚀刻停止层203以及层间介电层204。

具体地，如图2a所示，所述基底201包括半导体衬底，所述半导体衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。

其中所述基底包括图案密集区(Dense)和图案稀疏区(ISO)，在所述图案密集区(Dense)中形成有大量的MOS元器件，具体的器件种类和数目并不局限于某一种或某一数值范围，在此不再赘述。

在所述基底上沉积栅极材料层，所述栅极材料包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×10¹⁸到大约1×10²²个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。

可选地，在该实施例中所述栅极材料选用多晶硅。

然后对所述栅极材料层进行蚀刻，以得到虚拟栅极202，具体地，在本发明的实施例中，首先在所述栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述栅极材料层，形成虚拟栅极202，然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。

接着，形成间隙壁层和/或接触孔蚀刻停止层203，其中所述间隙壁层和/或接触孔蚀刻停止层203选用氮化物，例如SiN层。

具体地，在所述虚拟栅极202的侧壁上形成间隙壁层，所述间隙壁层的形成方法可以选用本领域常用的方法，在此不再赘述。

或者，在所述虚拟栅极202上以及所述基底上形成接触孔蚀刻停止层，其中，所述接触孔蚀刻停止层可以选用氮化物，其形成方法可以选用本领域常用的方法，在此不再赘述。

进一步，在具体实施方式中，还可以在所述虚拟栅极202的侧壁上首先形成间隙壁层，然后在再沉积接触孔蚀刻停止层，覆盖所述间隙壁层，以在所述虚拟栅极202的侧壁上形成间隙壁层和接触孔蚀刻停止层的叠层。

所述间隙壁层和/或接触孔蚀刻停止层可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应，在本发明中还可以作为金属栅极平坦化终点的标记。

所述方法还可以进一步包括LDD离子注入以及口袋注入以及源漏注入等工艺，在此不再赘述。

然后沉积层间介电层204，以覆盖所述间隙壁层和/或接触孔蚀刻停止层203，其中，所述层间介电层选用氧化物，例如二氧化硅，正硅酸乙酯等，并不局限与某一种。

可选地，所述层间介电层204选用FCVD(流体化学气相沉积)的方法形成。

执行步骤202，平坦化所述层间介电层204至所述虚拟栅极202。

具体地，如图2b所示，在该步骤中平坦化所述层间介电层204至所述虚拟栅极202，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

可选地，在所述平坦化步骤之前还可以进一步包含干法蚀刻或者湿法蚀刻步骤，以去除大部分的层间介电层204。

在该步骤之后，所述层间介电层204中出现凹陷(dishing)，如图2b所示，正是由于所述凹陷的存在，在后续平坦化所述金属栅极的步骤中难以确定终点，造成金属栅极高度难以控制和不均一的问题。

为了解决该问题，在本发明中在平坦化所述层间介电层204之后执行步骤203，回蚀刻所述间隙壁层和/或接触孔蚀刻停止层203。

具体地，如图2c所示，在该步骤中回蚀刻所述间隙壁层和/或接触孔蚀刻停止层203，以去除所述虚拟栅极202顶部的间隙壁层和/或接触孔蚀刻停止层203，同时将所述间隙壁层和/或接触孔蚀刻停止层203蚀刻至虚拟栅极202顶部以下。

可选地，回蚀刻所述间隙壁层和/或接触孔蚀刻停止层203的量小于平坦化所述层间介电层204过程中形成的凹陷的量。

可选地，在该步骤中可以选用干法蚀刻或者湿法蚀刻，在一具体地实施方式中，选用干法蚀刻所述间隙壁层和/或接触孔蚀刻停止层203，所述干法蚀刻可以选用CF₄、CHF₃，另外加上N₂、CO₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。

执行步骤204，去除所述虚拟栅极202，以形成沟槽。

具体地，如图2d所示，去除所述虚拟栅极结构202，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；所述蚀刻气体还包括作为刻蚀补充气体的O₂或Ar，其可以提高刻蚀的品质。

执行步骤205，在所述凹槽中沉积金属栅极材料层，以形成所述金属栅极205。

具体地，如图2e所示，在形成所述凹槽之后还包括形成金属栅极205的步骤，所述金属栅极通过沉积多个薄膜堆栈形成。所述薄膜包括高K材料层和金属材料层。

可选地，高k介电层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。

需要说明的是，在高k介电层的下方还可以形成界面层，其构成材料包括硅氧化物(SiO_x)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。

进一步，在高k介电层和金属栅极之间还可以形成覆盖层，其构成材料包括氮化钛或氮化钽，形成覆盖层的作用是防止金属栅极结构中的金属材料向高k介电层的扩散。形成上述各层的工艺技术为本领域技术人员所熟习，在此不再赘述。

所述金属材料层可以选用本领域常用的金属层，通常选用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。

执行步骤206，平坦化所述金属栅极205至所述间隙壁层和/或接触孔蚀刻停止层203。

具体地，如图2f所示，在该步骤中所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

可选地，在所述平坦化步骤之前还可以进一步包含干法蚀刻或者湿法蚀刻步骤，以去除大部分金属栅极205。

在该步骤中以所述间隙壁层和/或接触孔蚀刻停止层203作为平坦化停止层，作为金属栅极平坦化的终点标记，同时平坦化所述层间介电层204，以获得平整的表面，提高半导体器件的性能和良率。

至此，完成了本发明实施例中制备所述半导体器件的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

本发明所述方法不仅可以应用于所有工艺节点的高K后栅工艺，所述方法还可以应用于FINFET技术领域中，当然所述方法还可以应用于所有包含金属栅极的工艺中，在此不再赘述。

本发明所述方法的优点在于：

(1)改善金属栅极平坦化终点信号的确定，以改进所述栅极高度的控制以及均一性。

(2)改善所述金属栅极的残留问题。

(3)提高所述金属栅极后栅工艺的工艺窗口。

图3为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：

步骤201提供基底，在所述基底上形成有虚拟栅极、位于所述虚拟栅极侧壁上的间隙壁层和/或接触孔蚀刻停止层以及覆盖所述间隙壁层和/或接触孔蚀刻停止层的层间介电层；

步骤202平坦化所述层间介电层至所述虚拟栅极；

步骤203回蚀刻所述间隙壁层和/或接触孔蚀刻停止层；

步骤204去除所述虚拟栅极，然后形成金属栅极；

步骤205平坦化所述金属栅极至所述间隙壁层和/或接触孔蚀刻停止层。

实施例2

本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明所述方法制备得到的半导体器件中所述金属栅极的高度更加容易控制，其高度更加均一，提高了半导体器件的性能和良率。

实施例3

本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制备方法，包括：

平坦化所述层间介电层至所述虚拟栅极；

回蚀刻所述间隙壁层和/或接触孔蚀刻停止层；

去除所述虚拟栅极，然后形成金属栅极；

2.根据权利要求1所述的方法，其特征在于，回蚀刻所述间隙壁层和/或接触孔蚀刻停止层的量小于平坦化所述层间介电层过程中形成的凹陷的量。

3.根据权利要求1所述的方法，其特征在于，所述层间介质层为氧化物。

4.根据权利要求1所述的方法，其特征在于，所述间隙壁层和/或接触孔蚀刻停止层为氮化物。

5.根据权利要求1所述的方法，其特征在于，所述金属栅极包括高K介电层。

6.根据权利要求1所述的方法，其特征在于，所述虚拟栅极选用多晶硅。

7.根据权利要求1所述的方法，其特征在于，形成金属栅极的方法包括：

去除所述虚拟栅极，以形成沟槽；

在所述沟槽中沉积金属栅极叠层，以形成所述金属栅极。

8.一种基于权利要求1至7之一所述的方法制备得到的半导体器件。

9.一种电子装置，包括权利要求8所述的半导体器件。