CN108417526A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，所述方法包括以下步骤：提供半导体衬底；在所述半导体衬底上形成多个栅极叠层结构；在所述半导体衬底和栅极叠层结构上形成层间介电层；采用干法刻蚀工艺刻蚀所述层间介电层，以在所述栅极叠层结构之间形成接触孔，在所述干法刻蚀中刻蚀室内的压力随时间的变化而变化。采用本发明的方法，通过调节刻蚀参数中压力的变化，获得理想的刻蚀选择性，在高选择性和避免刻蚀停止之间找到合理的均衡方案，避免了现有技术中的刻蚀选择性难以控制的问题。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，随着半导体技术工艺节点的不断缩小，接触孔的尺寸变得越来越小。通常，对于普通器件而言，当采用28nm以下工艺节点的技术时需要采用自对准接触孔(self-aligned contact，SAC)技术；例如，随着互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)被缩小到20nm或更小的节点，需要采用自对准技术形成互连结构(接触孔或通孔)；而对于Nor型闪存(Nor Flash)，当采用45nm以下工艺节点的技术时就需要采用自对准接触孔技术。
对于具有超薄TiN硬掩模、关键间距在90nm及以上的互连结构，现有技术的自对准通孔蚀刻工艺可以增加产品的产量和可靠性。而对于细间距的互连结构，自对准方案虽可用于克服光刻中的对准限制，但需要高选择性，选择性太低会导致严重的间隙壁损伤，并造成接触孔与栅极短路；而太高的选择性又将导致蚀刻停止，造成接触孔开路。由于Nor型闪存与其他逻辑器件相比，在形成接触孔时需要更高的深宽比，并且过孔和沟槽结构需要在接触孔刻蚀的步骤中同时形成，因此，对于Nor型闪存而言，更容易出现接触孔开路以及接触孔与栅极短路的问题。由于刻蚀工艺的刻蚀选择比往往很难控制，因此常常会导致接触孔的良率比较低，最终导致整个半导体器件的良率很低。
本发明的目的在于提供一种半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成多个栅极叠层结构；在所述半导体衬底和栅极叠层结构上形成层间介电层；采用干法刻蚀工艺刻蚀所述层间介电层，以在所述栅极叠层结构之间形成接触孔，在所述干法刻蚀中刻蚀室内的压力随时间的变化而变化。
进一步，所述压力随时间的变化呈正弦函数变化。
进一步，所述压力的变化范围为P‐△P到P+△P，所述P的范围为15毫托‐40毫托。
进一步，所述压力的变化幅度△P的范围为大于2毫托。
进一步，所述压力随时间变化的周期大于10秒。
进一步，所述压力随时间变化的时间为整数个周期。
进一步，所述干法刻蚀中的刻蚀气体包括CxFy。
进一步，所述刻蚀气体还包括稀释气体。
进一步，所述稀释气体包括氧气。
进一步，在所述形成多个栅极叠层结构的步骤之后，在所述形成层间介电层的步骤之前，所述方法还包括在所述半导体衬底和多个栅极叠层结构上形成接触孔刻蚀阻挡层。
综上所述，根据本发明的方法，通过调节刻蚀参数中压力的变化，获得理想的刻蚀选择性，在高选择性和避免刻蚀停止之间找到合理的均衡方案，避免了现有技术中的刻蚀选择性难以控制的问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术的半导体器件的主要工艺流程示意图；
图2A和图2B为根据现有技术中的半导体器件的制造方法，所形成过孔和沟槽的两种不同结构的SEM图；
图3为本发明一个实施例的半导体器件的主要工艺流程示意图；
图4A‐4D为根据本发明的示例性实施例的方法依次实施的步骤分别获得的示意性剖面图；
图5为根据本发明的示例性实施例，剩余SiN随压力变化的示意图；
图6为根据本发明的示例性实施例，压力随时间变化的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
图1为现有技术的半导体器件的主要工艺流程示意图，主要包括以下步骤：在步骤S101中，在半导体衬底上形成栅极叠层结构；在步骤S102中，形成覆盖所述栅极叠层结构的顶部和侧壁的接触孔刻蚀阻挡层；在步骤S103中，在所述半导体衬底和所述接触孔刻蚀阻挡层上形成层间介电层；在步骤S104中，在所述层间介电层上形成在拟形成的接触孔的区域具有开口的掩膜层；在步骤S105中，利用所述掩膜层对所述层间介电层进行刻蚀，以形成接触孔；在步骤S106中，在所述接触孔内形成互连结构。
根据现有技术的半导体器件的制造方法，在高刻蚀选择性和刻蚀停止之间很难形成均衡方案。图2A和图2B为根据现有技术中的半导体器件的制造方法，所形成过孔(via)201和沟槽(trench)202的两种不同结构的SEM图。如图2A所示，沟槽202正常但过孔201与栅极短路，这种情况是由刻蚀选择性过低造成的；如图2B所示，过孔201正常但沟槽202刻蚀不充分即刻蚀停止(etch stop)，这种情况则是由刻蚀选择性过高造成的。
鉴于上述问题的存在，本发明提出了一种半导体器件的制造方法，如图3所示，其包括以下主要步骤：
在步骤S301中，提供半导体衬底；
在步骤S302中，在所述半导体衬底上形成多个栅极叠层结构；
在步骤S303中，在所述半导体衬底和栅极叠层结构上形成层间介电层；
在步骤S304中，采用干法刻蚀工艺刻蚀所述层间介电层，以在所述栅极叠层结构之间形成接触孔，在所述干法刻蚀中刻蚀室内的压力随时间的变化而变化。
根据本发明的制造方法，通过调节刻蚀参数中压力的变化，获得理想的刻蚀选择性，在高选择性和避免刻蚀停止之间找到合理的均衡方案，避免了现有技术中的刻蚀选择性难以控制的问题。
示例性实施例
本发明实施例的半导体器件的制造方法，可以用于制备Nor型闪存等器件。参照图4A‐图4D，其中示出了根据本发明示例性实施例的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。
首先，如图4A所示，提供半导体衬底400，在所述半导体衬底400上形成多个栅极叠层结构401。
半导体衬底400的构成材料可以采用各种可行的衬底，例如普通硅衬底、未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等，优选单晶硅。其中，半导体衬底400上还可以形成有各种可行的组件，例如浅沟槽隔离、埋层、阱(well)结构等，为了简化，图示中予以省略。
示例性地，所述栅极叠层结构401包括自下而上依次形成的浮栅(floating gate，FG)材料层、栅间介电材料层、控制栅(control gate，CG)材料层和硬掩膜(hard mask，HM)材料层。优选地，所述多个栅极叠层结构401的厚度相同。
其中，所述栅间介电材料层的材料可以为氧化物‐氮化物‐氧化物(Oxide‐nitride‐oxide，ONO)，优选氧化硅‐氮化硅‐氧化硅。示例性地，硬掩膜材料层的材料可以为二氧化硅、氮化硅或金属，并且，硬掩膜材料层可以为上述几种材料中的至少两种构成的多层结构。形成硬掩膜材料层的方法可以包括：化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)，或炉管工艺(furnace)。此外，浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层可以采用现有的各种合适的材料，以任何合适的方法形成。具体工艺参照现有技术，在此不再赘述。
需要说明的是，对所述栅极叠层结构的具体结构不作限定，所有的栅极叠层结构均落在本发明的保护范围以内。
接下来，如图4B所示，形成覆盖所述栅极叠层结构401的顶部和侧壁的接触孔刻蚀阻挡层(CESL)402。
进一步，接触孔刻蚀阻挡层402的材料可以为氮化硅或其他合适的材料，优选氮化硅。形成接触孔刻蚀阻挡层402的方法可以为化学气相沉积法(PVD)、原子层沉积法(ALD)、炉管工艺或其他合适的方法。具体工艺参照现有技术，在此不再赘述。
接着，如图4C所示，在所述半导体衬底400和所述接触孔刻蚀阻挡层402上形成层间介电层(ILD)403。然后，在所述层间介电层403上形成在拟形成的接触孔的区域具有开口的掩膜层，在图示中未示出。
进一步，所述层间介电层403的材料可以为氧化硅或其他合适的材料。形成层间介电层403的方法可以为沉积介电材料并进行化学机械研磨。其中，沉积介电材料的方法可以为化学气相沉积法(CVD)、原子层沉积法(ALD)、炉管工艺或其他合适的方法。具体工艺参照现有技术，在此不再赘述。
示例性地，所述掩膜层包括光刻胶，其中光刻工艺可以采用干式或湿式扫描式光刻机实现，可以采用纳米压印技术(nano-imprint)实现，也可以采用自组装工艺(self-assemble)实现。在光刻工艺中，在光刻胶的下方还可以具有底部抗反射层(BARC)、先进图形薄膜(APF)、介质抗反射层(DARC)或其他与曝光相关的膜层。
然后，如图4D所示，利用所述掩膜层对所述层间介电层403进行刻蚀，以在所述栅极叠层结构401之间形成接触孔404。
进一步，刻蚀方法为干法刻蚀，优选等离子干法刻蚀。通过最佳实验设计(optimalexperiment design，OED)中的响应面法(response surface method，RSM)分析刻蚀中的参数变化对刻蚀选择性的影响。刻蚀中的参数包括温度、射频功率、低频功率、刻蚀室内的压力、氟碳化合物与氧气的比例、Ar的含量等。刻蚀选择性通过剩余SiN(接触孔刻蚀阻挡层402)的厚度体现，剩余SiN越厚，说明对层间介电层403的刻蚀选择性越高；反之，剩余的SiN越薄，说明对层间介电层403的刻蚀选择性越低。
实验结果表明，在这些参数中，刻蚀室内的压力的变化对刻蚀选择性的影响最大，剩余SiN的厚度随压力的变化曲线为向下的抛物线，如图5所示，横坐标为压力值，纵坐标为剩余SiN的厚度，当压力为一定值P0时，剩余SiN的厚度最大，说明此时刻蚀选择最高；当压力偏离P0时，剩余SiN的厚度降低，即刻蚀选择降低，通过调节压力的变化，可以获得理想的刻蚀选择性，同时又可以避免刻蚀停止。
优选地，压力随时间的变化呈正弦函数变化，即压力随时间的变化曲线为正弦曲线，如图6所示。如图所示，横坐标为时间，纵坐标为压力，压力随时间的变化周期(T)大于10秒，压力值在P‐△P到P+△P之间的范围内变化，其中P为压力的中间值，△P压力的变化幅度。示例性地，P的范围为15毫托‐40毫托，△P大于2毫托。进一步，调节压力时，执行整数个周期，即压力随时间变化的时间为整数个周期。通过调节压力，可以调整刻蚀选择性。
进一步，等离子体干法刻蚀中的刻蚀气体为碳氟化合物(CxFy)，其中x和y为整数。此外，刻蚀气体还包括稀释气体，可选地，稀释气体为氧气(O2)。进一步，所述刻蚀气体还包括氩气(Ar)，其作为载气并电离成等离子体，同时可通过改变总气体流量调节刻蚀产生的聚合物量，或者可以改变聚合物在侧壁上的分布。
在本实施例中，通过调节刻蚀参数中压力的变化，获得理想的刻蚀选择性。在高选择性和避免刻蚀停止之间找到合理的均衡方案，形成的接触孔404如图4D所示，如图所示，形成的接触孔既没有与栅极叠层结构401短路，也未出现刻蚀停止的问题，避免了现有技术中的刻蚀选择性难以控制的问题，同时还可以扩大工艺兼容性，这种工艺可同时适用于宽间距及细间距的互连结构工艺中，同时，也适用于其它对选择性有要求的刻蚀工艺中。
最后，在所述接触孔404内形成互连结构(图中未示出)。
其中，互连结构的材料可以为钨或其他合适的导电材料。形成互连结构的方法可以为：在接触孔404内填充导电材料进行化学机械研磨。具体的工艺过程参照现有技术，在此不再赘述。另外在形成互连结构后，可以在接触面上形成金属硅化物，以降低接触电阻。
综上所述，根据本发明的制造方法，通过调节刻蚀参数中压力的变化，获得理想的刻蚀选择性，在高选择性和避免刻蚀停止之间找到合理的均衡方案，避免了现有技术中的刻蚀选择性难以控制的问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供半导体衬底；
在所述半导体衬底上形成多个栅极叠层结构；
在所述半导体衬底和栅极叠层结构上形成层间介电层；
采用干法刻蚀工艺刻蚀所述层间介电层，以在所述栅极叠层结构之间形成接触孔，在所述干法刻蚀中刻蚀室内的压力随时间的变化而变化。
2.根据权利要求1所述的方法，其特征在于，所述压力随时间的变化呈正弦函数变化。
3.根据权利要求2所述的方法，其特征在于，所述压力的变化范围为P‐△P到P+△P，所述P的范围为15毫托‐40毫托。
4.根据权利要求3所述的方法，其特征在于，所述压力的变化幅度△P的范围为大于2毫托。
5.根据权利要求2所述的方法，其特征在于，所述压力随时间变化的周期大于10秒。
6.根据权利要求2所述的方法，其特征在于，所述压力随时间变化的时间为整数个周期。
7.根据权利要求1所述的方法，其特征在于，所述干法刻蚀中的刻蚀气体包括CxFy。
8.根据权利要求7所述的方法，其特征在于，所述刻蚀气体还包括稀释气体。
9.根据权利要求8所述的方法，其特征在于，所述稀释气体包括氧气。
10.根据权利要求1所述的方法，其特征在于，在所述形成多个栅极叠层结构的步骤之后，在所述形成层间介电层的步骤之前，所述方法还包括在所述半导体衬底和多个栅极叠层结构上形成接触孔刻蚀阻挡层。
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