CN107278324B - 用于图案化的掩模蚀刻 - Google Patents

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Abstract

硬掩模层被沉积在基板上方的特征层上。所述硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的第一气体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。在一个实施例中，将包含卤元素的气体供应到腔室。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。

Description

用于图案化的掩模蚀刻
本申请主张于2015年4月2日提出的、标题为“用于图案化的掩模蚀刻(MASK ETCHFOR PATTERNING)”的美国非临时专利申请No.14/677,890的优先权权益，将所述申请案以引用方式全部并入本文中。
技术领域
本发明的实施例涉及电子装置制造的领域、尤其涉及蚀刻用于图案化的掩模。
背景技术
缩小半导体器件的尺寸和提高半导体器件的整合度是目前半导体器件制造中的其中两个主要趋势。由于这些趋势的结果，形成半导体器件的单元的密度不断增加。半导体器件缩小到次微米的尺寸需要的是半导体器件的元件的例行制造也在次微米等级上进行。此外，为了提高器件的整合度，可以将形成半导体器件的半导体结构堆叠在彼此的顶部上。通常情况下，三维(3D)系统是指通过堆叠晶片、芯片、或上述两者并使用通孔将它们垂直互相连接而以比传统的二维工艺降低的功率和较小的占地面积实现性能改良所制造的系统。
一般来说，等离子体蚀刻是一种用以制造集成电路的等离子体处理的形式。等离子体蚀刻通常涉及被射击在晶片的适当气体混合物的辉光放电(等离子体)的高速流。等离子体可以含有离子、中性原子及自由基。通常情况下，芯片是使用许多的薄膜层制成。这些层中的每一层都可以使用决定所述层图案的掩模来形成。这个图案的精确度在制造芯片中十分关键。一般来说，硬掩模被用来蚀刻深的高深宽比(HAR)特征，这种蚀刻是传统光阻剂无法承受的。通常情况下，在蚀刻工艺期间，自由基与掩模材料反应并腐蚀掩模。结果，在蚀刻工艺期间无法保持掩模完整性，从而对半导体芯片制造中关键图案的精确度产生不利的影响。
为了保持掩模的完整性，传统用以蚀刻HAR特征的技术使用多个硬掩模层的厚堆叠。传统的硬掩模层堆叠缺乏透明度，使得用于掩模对准的标记变得无法看见，从而影响临界尺寸的可控性。传统硬掩模的沉积和蚀刻需要很长的处理时间，从而影响工艺效率，并增加制造成本。
发明内容
本发明的实施例包括用以蚀刻掩模以图案化特征用于电子装置制造的方法和设备。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素。
在一个实施例中，将包含有机掩模层的第一硬掩模层沉积在基板上方的特征层上。所述有机掩模层包含掺杂剂。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。将第二硬掩模层沉积在所述第一硬掩模层上。使用第二等离子体在所述第二硬掩模层中形成开口。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述特征层包含一个或更多个绝缘层、一个或更多个导电层、一个或更多个半导体层、或上述层的任意组合。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素、氧元素、或上述元素的任意组合。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用包含卤元素的等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。调整一个或更多个参数来控制所述开口的轮廓、所述开口的临界直径、或者上述两者。所述一个或更多个参数包含所述第一温度、气体流动速率、偏压功率、压力、电源、时间、或上述的任意组合。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。所述第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素。使用所述第一等离子体在所述开口的侧壁上形成钝化层。
在一个实施例中，将第一气体供应到腔室。所述第一气体用以提供包含卤元素的第一等离子体。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。
在一个实施例中，将第一气体供应到腔室以提供第一等离子体。所述第一等离子体包含卤元素。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。所述第一温度高于室温。蚀刻所述有机掩模层包含移除第二气体，所述第二气体包含与所述卤元素耦合的所述掺杂剂。
在一个实施例中，将第一气体供应到腔室以提供第一等离子体，所述第一等离子体包含卤元素。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。调整所述第一温度以控制所述开口的轮廓、所述开口的临界直径、或上述两者。
在一个实施例中，将第一气体供应到腔室以提供第一等离子体，所述第一等离子体包含卤元素。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。所述绝缘层包含氧化物层、氮化物层、或者上述层的任意组合。
在一个实施例中，将第一气体供应到腔室以提供第一等离子体，所述第一等离子体包含卤元素。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。将第二气体供应到所述腔室，以提供第二等离子体。在比所述第一温度低的第二温度下使用所述第二等离子体在所述有机掩模层上蚀刻抗反射涂层。
在一个实施例中，将第一气体供应到腔室以提供第一等离子体，所述第一等离子体包含卤元素。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。使用所述第一等离子体在所述开口的侧壁上形成钝化层。
在一个实施例中，将第一气体供应到腔室以提供第一等离子体，所述第一等离子体包含卤元素。在第一温度下使用所述卤元素蚀刻基板上方的绝缘层上包含掺杂剂的有机掩模层，以形成开口而暴露出所述绝缘层的一部分。将第三气体供应到所述腔室以提供第三等离子体。使用所述第三等离子体蚀刻所述绝缘层的暴露部分。
在一个实施例中，一种制造电子装置的系统包含具有平台的处理室以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层。所述第一硬掩模层包含有机掩模层。所述处理室包含入口，用以输入第一气体，以提供第一等离子体，所述第一等离子体包含卤元素。至少一电源被耦接到所述处理室。所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分。
在一个实施例中，一种制造电子装置的系统包含具有平台的处理室以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层。所述第一硬掩模层包含有机掩模层。所述处理室包含入口以输入第一气体，以提供第一等离子体，所述第一等离子体包含卤元素。至少一电源被耦接到所述处理室。所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分。所述有机掩模层包含硼。所述处理室包含出口以移除第二气体，所述第二气体包含与所述卤元素耦合的掺杂剂。
在一个实施例中，一种制造电子装置的系统包含具有平台的处理室以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层。所述第一硬掩模层包含有机掩模层。将第二硬掩模层沉积在所述第一硬掩模层上。所述处理室包含入口以输入第一气体，以提供第一等离子体，所述第一等离子体包含卤元素。至少一电源被耦接到所述处理室。所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分。所述腔室具有第二配置以在低于所述第一温度的第二温度下使用第二等离子体在所述第二硬掩模层中形成开口。
在一个实施例中，一种制造电子装置的系统包含具有平台的处理室以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层。所述第一硬掩模层包含有机掩模层。所述处理室包含入口以输入第一气体，以提供第一等离子体，所述第一等离子体包含卤元素。至少一电源被耦接到所述处理室。所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含氧元素。所述处理室具有第三配置以调整一个或更多个参数，以控制所述开口的轮廓、所述开口的临界直径、或上述二者，所述一个或更多个参数包含所述第一温度、气体流动速率、偏压功率、压力、电源、时间、或上述的任意组合。
在一个实施例中，一种制造电子装置的系统包含具有平台的处理室以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层。所述第一硬掩模层包含有机掩模层。所述处理室包含入口以输入第一气体，以提供第一等离子体，所述第一等离子体包含卤元素。至少一电源被耦接到所述处理室。所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分。所述处理室具有第四配置以使用所述第一等离子体在所述开口的侧壁上形成钝化层。
在一个实施例中，一种制造电子装置的系统包含具有平台的处理室以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层。所述第一硬掩模层包含有机掩模层。所述处理室包含入口以输入第一气体，以提供第一等离子体，所述第一等离子体包含卤元素。至少一电源被耦接到所述处理室。所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分。所述特征层包含一个或更多个绝缘层、一个或更多个导电层、一个或更多个半导体层、或上述层的任意组合。
从附图和以下的实施例中，本发明的其他特征将是显而易见的。
附图说明
在附图的图中通过举例而非限制的方式说明本文描述的实施例，其中类似的附图标记表示类似的元件。
图1A为依据一个实施例的晶片的示例性实施例的侧视图。
图1B为描绘依据一个实施例在硬掩模层中形成开口的类似于图1A的视图。
图1C为依据一个实施例在硬掩模层中形成开口以暴露出一部分特征层之后类似于图1B的视图。
图1D为依据一个实施例在特征层中形成开口之后类似于图1C的视图。
图1E为依据一个实施例在移除图案化硬掩模层且将一个或更多个导电层沉积于所述开口中之后类似于图1D的视图。
图1F为依据一个实施例在从特征层的顶部部分移除部分的导电层以形成互连件且将器件特征沉积在所述互连件的顶部部分上之后类似于图1E的视图。
图1G为依据另一个实施例的晶片的示例性实施例的侧视图。
图1H为依据另一个实施例在硬掩模层中形成开口之后类似于图1G的视图。
图2A为依据一个实施例用以提供3D系统的晶片的示例性实施例的侧视图。
图2B为依据一个实施例在硬掩模层中形成开口之后类似于图2A的视图。
图2C为依据一个实施例在特征层中形成开口且移除图案化硬掩模层之后类似于图2B的视图。
图2D为依据一个实施例将一个或更多个通道孔层沉积于所述开口中之后类似于图2C的视图。
图2E为依据一个实施例在将硬掩模层上的图案化硬掩模层形成在所述特征层的顶部氧化物层上之后类似于图2D的视图。
图2F为依据一个实施例在特征层中形成开口之后类似于图2E的视图。
图2G为依据一个实施例在移除图案化硬掩模层和氮化物层且形成公共源极接线区之后类似于图2F的视图。
图2H为依据一个实施例形成导电层之后类似于图2G的视图。
图2I为依据一个实施例将一个或更多个介电层沉积于所述开口中之后类似于图2H的视图。
图3为依据一个实施例使用针对图2A-2H描述的方法制造的3D晶体管系统的视图。
图4A为示出依据一个实施例用以蚀刻硬掩模层的参数的表I的视图。
图4B示出描绘依据一个实施例形成的多个HAR开口的图像。
图5为包括依据一个实施例的BCl2/Cl2等离子体中的电子撞击反应的表II的视图，所述表II中有键解离能(BDE)、阈值能量(Eth)、以及反应截面积(σ)。
图6为描绘依据一个实施例调谐硬掩模中的HAR开口的轮廓的图像的视图。
图7为示出依据一个实施例硬掩模中的开口在顶部和底部处的尺寸差相对于蚀刻温度的曲线图的视图。
图8为示出描绘依据一个实施例的硬掩模HAR开口的图像与描绘传统硬掩模HAR开口的图像相比的视图。
图9示出依据一个实施例用以提供掩模蚀刻的等离子体系统的一个实施例的框图。
图10示出依据一个实施例包含如图2D描绘的通道孔层的3D晶体管的一部分的立体图。
具体实施方式
本文中描述用以蚀刻掩模以图案化特征用于电子装置制造的方法和设备。在以下的描述中，提出许多具体的细节，例如元件的具体材料、化学品、尺寸等，以提供对本发明的一个或更多个实施例的透彻了解。然而，对于所属技术领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实施本发明的一个或更多个实施例。在其他示例中，并没有很详细地描述半导体制造工艺、技术、材料、设备等，以免不必要地混淆本描述。有了所包括的描述，所属技术领域技术人员将能够在没有过多的实验的情况下实施适当的功能性。
虽然描述并在附图中示出本发明的某些示例性实施例，但应当了解的是，这样的实施例只是说明而不是限制本发明，而且本发明不限于图标和描述的具体结构和配置，因为修改可以是所属技术领域技术人员轻易思及的。
在整个说明书中，提及“一个实施例”、“另一个实施例”、或“一实施例”意指结合实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，在整个说明书的不同地方出现的词语“在一个实施例中”或“在一实施例中”不一定都是指相同的实施例。此外，可以在一个或更多个实施例中以任何适当的方式结合特定的特征、结构或特性。
此外，发明性方面在于比单个揭示的实施例的所有特征更少的特征。因此，具体实施方式之后的权利要求书被明确地并入此具体实施方式中，且每个权利要求独立地作为本发明的个别实施例。虽然已经就若干实施例描述了本发明，但所属技术领域技术人员将认可的是，本发明并不限于所描述的实施例，而是可以在所附权利要求书的精神和范围内使用修改和变更来实施。因此，描述被视为说明性的而不是限制性的。
在一个实施例中，将第一硬掩模层沉积在基板上方的特征层上。第一硬掩模层包含有机掩模层。在高于室温的第一温度下使用第一等离子体在所述有机掩模层中形成开口，以暴露出所述特征层的一部分。所述第一等离子体包含卤元素。
本文描述的实施例是关于在蚀刻室中使用蚀刻化学品蚀刻用于图案化的硬掩模膜。在一个实施例中，硬掩模膜是掺杂的先进图案化膜(APF)。在一个实施例中，硬掩模膜包含硼和碳。在一个实施例中，硬掩模膜是由位于美国加利福尼亚州圣克拉拉的应用材料公司(Applied Materials)生产的Saphira TM膜，与传统的硬掩模相比，Saphira TM膜具有优异的蚀刻选择性。Saphira TM掩模是可用于任何接触掩模应用的下一代硬掩模。SaphiraTM掩模可被用于例如快闪3D VNAND系统、高深宽比电容器的DRAM存储节点以用于逻辑应用和线/空间应用(例如栅极、位线)。
在一个实施例中，所述硬掩模具有比传统的硬掩模优异的蚀刻选择性。与传统的技术相比，本文所述用以蚀刻硬掩模的方法和设备的实施例有利地允许使用大体上较少的硬掩模材料，同时改良图案转移参数，例如临界尺寸(CD)、图案轮廓、线宽粗糙度(LWR)及接线边缘粗糙度(LER)。在一个实施例中，硬掩模是Saphira TM掩模。
在另一个实施例中，所述硬掩模具有比传统的硬掩模更高的机械强度、更低的应力及更高的透明度。本文所述用以蚀刻硬掩模的实施例可被有利地用于先进图案化应用，例如三维内存蚀刻、深接触蚀刻、及具有比传统技术更小的CD和更紧密之间距的线/空间图案化。在一个实施例中，所述硬掩模是Saphira TM掩模。
在一个实施例中，在等离子体环境中使用卤素蚀刻剂和氧气蚀刻硬掩模。本文描述的实施例提供比传统技术更大的轮廓垂直度和更高的图案化特征深宽比、更好的图案化特征的底部和顶部的CD控制、相对于电介质抗反射涂层(DARC)、氧化物掩模、或上述两者更高的选择性。图案化特征可以是例如VNAND通道孔、DRAM存储节点、互连件、导线、栅极、或任何其他的图案化特征。本文描述的实施例提供对共享下层/基板材料(例如氧化硅、氮化硅、多晶硅、金属、或任何其他下层/基板材料)更高的选择性，使得与传统技术相比，在硬掩模蚀刻期间的图案侵蚀和基板损失被最小化。本文描述的实施例提高硬掩模的蚀刻速度以改良产量而成为实用和值得制造的。在一个实施例中，在蚀刻腔室中使用容易取得的蚀刻剂和气体有利地蚀刻硬掩模，从而最少化对于“外来”化学品的需求。
在一个实施例中，在等离子体环境中与氧(O2)一起使用含卤素蚀刻剂(例如氯(Cl2))来蚀刻硬掩模。在一个实施例中，由于高的深宽比并且需要精确的CD控制，在高于室温的升高温度下蚀刻硬掩模，以提高副产物的挥发性。在一个实施例中，调整升高温度来微调CD、图案化特征的轮廓、或者上述两者。在一个实施例中，通过调整静电夹盘(ESC)的温度来调整升高温度。
图1A为依据一个实施例的晶片100的示例性实施例的侧视图。晶片100包含在基板101上方的特征层102上的硬掩模层103。在一实施例中，基板101包括半导体材料，例如，硅(“Si”)、锗(“Ge”)、硅锗(“SiGe”)、基于III-V族材料的材料例如砷化镓(“GaAs”)、或上述的任意组合。在一个实施例中，基板101包括用于集成电路的金属化互连层。在一个实施例中，基板101包括电子装置，例如晶体管、存储器、电容器、电阻器、光电器件、开关、及由电绝缘层分开的任何其他有源和无源电子装置，所述电绝缘层例如层间电介质、沟槽绝缘层、或电子装置制造的技术领域中的技术人员知晓的任何其他绝缘层。在至少一些实施例中，基板101包括互连件，例如设以连接金属化层的通孔。
在一个实施例中，基板101是包括块体下基板、中间绝缘层、及顶部单晶层的绝缘体上半导体(SOI)基板。顶部单晶层可以包含上列的任何材料，例如硅。在一实施例中，基板包括绝缘层--例如氧化物层，诸如氧化硅、氧化铝、氮氧化硅、氮化硅层、上述的任意组合、或由电子装置设计决定的其他电绝缘层。在一个实施例中，基板101的绝缘层包含层间电介质(ILD)--例如二氧化硅。在一个实施例中，基板101的绝缘层包括聚酰亚胺、环氧树脂、光可界定材料例如苯并环丁烯(BCB)、及WPR系列材料、或旋涂玻璃。在一实施例中，基板的绝缘层是适合隔绝相邻器件并防止泄漏的绝缘层。
在一个实施例中，特征层102包含一个或更多个绝缘层、一个或更多个导电层、一个或更多个半导体层、或上述层的任意组合，以制造一个或更多个微电子装置。在一个实施例中，特征层102是绝缘层。在一实施例中，特征层102包含氧化物层例如氧化硅、氧化铝(“Al2O3”)、氮氧化硅(“SiON”)、氮化物层例如氮化硅、其他电绝缘层、或上述层的任意组合。在另一个实施例中，特征层102包含氮化物层(例如氮化硅)、或其他氮化物层。在又另一个实施例中，特征层102包含多晶硅、非晶硅、金属、或上述的任意组合。在一实施例中，特征层102是层的堆叠。
在一个实施例中，特征层102是介电层的堆叠，例如氧化物、氮化物、或上述的任意组合。在一个实施例中，特征层102是氮化硅层。在一个实施例中，特征层102是氧化硅层。在又另一个实施例中，特征层102包含在氮化硅层上的氧化硅层。在又另一个实施例中，特征层102包含在氧化硅层上的氮化硅层。在又另一个实施例中，特征层102包含沉积在彼此的顶部上的氧化物和氮化物层的堆叠。
在一实施例中，特征层102包含半导体材料-例如单晶硅(“Si”)、多晶Si、非晶Si、锗(“Ge”)、硅锗(“SiGe”)、基于III-V族材料的材料(例如砷化镓(“GaAs”))、或上述材料的任意组合。在一实施例中，特征层102包含金属，例如铜(Cu)、铝(Al)、铟(In)、锡(Sn)、铅(Pb)、银(Ag)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)、金(Au)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、铂(Pt)、多晶硅、电子装置制造技术领域技术人员知晓的其他导电层、或上述的任意组合。
在至少一些实施例中，特征层102的厚度为约20nm至约5微米(μm)，取决于设计。在一个实施例中，特征层102的厚度为至少2400nm(24000埃)。在一个实施例中，特征层102的每个氧化物和氮化物层的厚度在大致从约20纳米(“nm”)至约70nm的范围内。在一个实施例中，特征层102的厚度为约2400nm至约4200nm(42000埃)。
特征层102可以使用一种或更多种沉积技术沉积，例如但不限于化学气相沉积(“CVD”)，例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子装置制造技术领域技术人员知晓的其他沉积技术。
如图1A所图示，硬掩模层103包含一种或更多种掺杂剂(例如掺杂剂107)及一种或更多种掩模材料元素(例如掩模元素117)。在一个实施例中，掺杂剂107是硼并且掩模元素117是碳。在一个实施例中，硬掩模层103包含硼、碳及氢。在一个实施例中，硬掩模层103包含至少50％的硼。在另一个实施例中，硬掩模层103包含约50重量％至约70重量％的硼。在一个实施例中，硬掩模层103包含约1重量％的硼至约80重量％的硼。在另一个实施例中，硬掩模层103包含约50重量％至约70重量％的硼。在一个实施例中，硬掩模层103包含约30重量％至约70重量％的硼、约25％至约50％的碳、及约5％至约40％的氢。
在替代实施例中，掺杂剂107是其他的掺杂剂元素，例如氮、硅、或其他掺杂剂元素。在替代实施例中，掩模元素117是其他的掩模元素，例如多晶硅。在一个实施例中，硬掩模层103是半导电掩模层。在一个实施例中，硬掩模层103比传统的碳硬掩模更硬。在一个实施例中，硬掩模层103的杨氏模数为至少20千兆帕(GPa)。
在一个实施例中，硬掩模层103是有机掩模层。在一个实施例中，硬掩模层103是聚合物硬掩模。在一个实施例中，硬掩模层103是碳硬掩模层。在一个实施例中，硬掩模层103是由位于美国加利福尼亚州圣克拉拉的应用材料公司生产的Saphira TM硬掩模层。在一个实施例中，硬掩模层103是掺杂硼的非晶碳层。在一个实施例中，硬掩模层103包含一个或更多个由位于美国加利福尼亚州圣克拉拉的应用材料公司生产的先进图案化膜(APF)碳硬掩模。一般来说，硬掩模层的目的是为了保护被硬掩模覆盖的一个或更多个层的特定区域免于不必要的蚀刻。因为光阻剂可能在蚀刻下层的过程中被侵蚀，所以将硬掩模层沉积在下层与光阻剂层之间。
一般来说，硬掩模层103的厚度取决于应用。在一个实施例中，硬掩模层103的厚度为从约100nm至约1700nm。在一个实施例中，硬掩模层103的厚度小于1300nm。在更具体的实施例中，硬掩模层的厚度为约500nm至约1000nm。在一个实施例中，使用含硼沉积气体(例如乙硼烷(B2H2))或其他含硼气体、及含碳沉积气体(例如乙炔(C2H2))或其他含碳气体沉积硬掩模层103。
可以使用一种或更多种沉积技术来将硬掩模层103沉积到特征层上，所述一种或更多种沉积技术例如但不限于化学气相沉积(“CVD”)例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子装置制造技术领域技术人员知晓的其他沉积技术。
如图1A所图示，将硬掩模层104沉积在硬掩模层103上。将硬掩模层104图案化以形成开口105而暴露出硬掩模层103的部分106。在一个实施例中，硬掩模层104为抗反射涂层(ARC)。在另一个实施例中，硬掩模层104是DARC层。在一个实施例中，硬掩模层104是SiON掩模层。通常情况下，抗反射涂层被沉积在光阻剂层下方，以在光刻过程中吸收散射光，而提高从光阻剂转移图案到下层的精确度。在一个实施例中，硬掩模层104包括被沉积在DARC层上的底部聚合物抗反射涂层(“BARC”)。在另一个实施例中，硬掩模层104是硅基ARC层在旋涂碳层上又在DARC层上的堆叠。在又另一个实施例中，硬掩模层104包含碳化硅、碳氧化硅(SiOC)、氮氧化硅、氮化铝、非晶Si、氧化硅、氮化物层(例如氮化硅)或其他对硬掩模层103有选择性的材料层。在一个实施例中，硬掩模层104的厚度为约50nm至约200nm。在更具体的实施例中，硬掩模层104的厚度为约80nm至约100nm。
在一个实施例中，开口105的宽度125是由设计所决定。在一个实施例中，宽度125在从约2nm至约200nm的近似范围中。在更具体的实施例中，宽度125为从约20nm至约80nm。在至少一些实施例中，使用电子装置制造技术领域技术人员知晓的其中一种光阻剂沉积和图案化技术在硬掩模层104上沉积和图案化光阻剂层127。在至少一些实施例中，在约20℃至约30℃的室温下使用含氟的工艺气体(例如CxHzFy，其中x、y可以是不包括零的任意整数，并且z可以是包括零的任意整数，例如CF4、CHF3)、氧及氩通过图案化的光阻剂蚀刻硬掩模层104。在一实施例中，在如图9描绘的等离子体腔室或任何其他等离子体腔室中使用电子装置制造技术领域技术人员知晓的其中一种等离子体蚀刻技术选择性地蚀刻硬掩模层104。在至少一些实施例中，在感应耦合等离子体(ICP)腔室中蚀刻硬掩模层104。在至少一些其他的实施例中，在电容耦合等离子体(CCP)腔室中蚀刻硬掩模层104。
图1B为描绘依据一个实施例在硬掩模层中形成开口的类似于图1A的视图110。如图1B所图示，在高于室温的升高温度124下使用气体108来产生等离子体粒子(元素)(例如等离子体元素109和等离子体元素111)而通过开口105蚀刻硬掩模层103的暴露部分106。在一个实施例中，升高温度124高于30℃。在一个实施例中，升高温度124是从约160℃至约250℃。如图1B所图示，在蚀刻硬掩模层103的过程中光阻剂层127被完全蚀刻掉。一般来说，等离子体粒子(元素)是指比使用来产生等离子体元素的一般分子气体更具化学反应性的原子、分子自由基及正离子。在一个实施例中，气体108含有卤素，例如氯(Cl2)、氟、溴、碘、其他卤素、或上述卤素的任意组合、以及氧(O2)。在一个实施例中，等离子体元素109表示氧元素，并且等离子体元素111表示卤元素。在另一个实施例中，气体108包含氯、氧及一种或更多种其他气体，例如氩气、氮气、氦气、其他气体、或上述气体的任意组合。
如图1B所图标，卤素等离子体元素(诸如卤元素111)和氧元素(诸如氧等离子体元素109)与掺杂剂(诸如掺杂剂107)和掩模材料元素(诸如掩模材料元素117)反应，以产生挥发性副产物(诸如挥发性产物113和115)及非挥发性产物。在一个实施例中，挥发性副产物113是与卤元素耦合的掺杂剂，而挥发性副产物115是与氧元素耦合的掩模材料元素。如图1B所图示，钝化层114被形成在开口的侧壁116上。在一个实施例中，钝化层114包含非挥发性产物，例如与氧元素耦合的掺杂剂及与卤元素耦合的掩模材料元素。在一个实施例中，挥发性副产物包含氯化硼、氢化硼、溴化硼、氟化硼、CO、CO2、或上述的任意组合。
图5为包括依据一个实施例在BCl2/Cl2等离子体中的电子撞击反应的表II的视图501，所述表II中有键解离能(BDE)、阈值能量(Eth)、以及反应截面积(σ)。表II示出通常在BCl3/Cl2等离子体中形成的不同反应(A1至A11)。如表II所示，BxCly产物可以在等离子体中以低能量轻易地解离，这有部分是因为BCL产物的低蒸气压。有各种可轻易形成且高挥发性的BxCly产物。
返回参照图1B，将包含非挥发性产物的钝化层114沉积在硬掩模层104的顶部和侧壁部分上且形成于硬掩模层103中的开口的侧壁(诸如侧壁116)和底部上。在一个实施例中，钝化层114的厚度为约1埃至约20埃。挥发性产物(诸如挥发性产物113和115)作为气体112的一部分被从晶片移除，如图1B所图示。在一个实施例中，通过真空泵从被放在等离子体蚀刻腔室中的晶片移除挥发性产物，如以下针对图9进一步详细描述的。
在一个实施例中，依据下式使用含Cl2和O2气体蚀刻BxCyHz的硬掩模层103，其中x、y及z可以是零以外的任意数：
BxCyHz+Cl2+O2-->BxCly(气体)+CO(气体)+OH(气体)+CCl(固体)+B2O3(固体) (1)
在一个实施例中，挥发性副产物气体112包含BxCly、C及OH。在一个实施例中，钝化层114包含CCl和B2O3。在至少一些实施例中，调整一个或更多个蚀刻参数以控制在硬掩模层103中的开口的一个或更多个参数，例如轮廓、临界直径、或上述两者。所述一个或更多个蚀刻参数包含蚀刻温度、蚀刻气体流动速率、施加到上面定位待蚀刻晶片的静电夹盘的偏压功率、供应到蚀刻腔室的压力、施加到蚀刻腔室的电源、时间、或上述的任意组合。
在至少一些实施例中，使用含Cl2和O2气体并优化高温静电夹盘(ESC)等离子体腔室中的工艺参数，以垂直蚀刻触点和具有高深宽比(例如大于15：1)的狭缝掩模，用于图案化下层3D NAND节点或存储节点电容器。一般来说，深宽比是指开口深度对开口宽度的比率。在至少一些实施例中，为了蚀刻硬掩模层103，使用由Cl2与O2或类似气体组成的气体化学品来产生BxCly和CxOy副产物，其中x和y可以是零以外的任意整数。BxCly和CxOy蚀刻副产物是挥发性的，并被泵送出蚀刻腔室。非挥发性副产物将充当钝化层，用以界定图案化层。使用了Cl2/O2化学品，非挥发性副产物是形成侧壁钝化的BxOy和CxCly。在一个实施例中，调整升高温度124以控制在硬掩模层103中的开口的参数，例如轮廓、临界直径、或上述两者。在一个实施例中，掩模104对蚀刻硬掩模层103的选择性是通过蚀刻温度124来控制。在一个实施例中，掩模104对蚀刻硬掩模层103的选择性随着温度124上升而提高。
图4A为示出依据一个实施例用以蚀刻硬掩模层的参数的表I(401)的视图400。硬掩模层由硬掩模层103表示。如表401所示，蚀刻硬掩模层涉及进行分别具有持续时间t1、t2、及t3的蚀刻操作I、II及III，以保持开口的轮廓并避免开口变成锥形。在第一蚀刻操作I，处理室内的压力P是P1，施加到处理室的电源功率Ws是Ws1，施加到处理室内的静电夹盘的偏压功率Wb是Wb1，Cl2气体的流动速率是Fcl21，O2气体的流动速率是Fo21，蚀刻温度T是T1。然后在第二蚀刻操作II，处理室内的压力P是P2，施加到处理室的电源Ws是Ws2，施加到处理室内的静电夹盘的偏压功率是Wb2，Cl2气体的流动速率是Fcl22，O2气体的流动速率是Fo22，温度是T2。然后在第三蚀刻操作III，处理室内的压力P是P3，施加到处理室的电源Ws是Ws3，施加到处理室内的静电夹盘的偏压功率是Wb3，Cl2气体的流动速率是Fcl23，O2气体的流动速率是Fo23，温度是T3。在一个实施例中，P1、P2、及P3是相似的。在另一个实施例中，P1、P2、及P3中至少两者是不同的。在更具体的实施例中，在每个操作I、II及III将处理室内的压力P保持在约35毫托(MT)。
在一个实施例中，控制处理室内的等离子体元素的密度涉及调整Ws。在一个实施例中，在操作I、II及III，Ws大致上是相同的。在更具体的实施例中，每个Ws1、Ws2、及Ws3都是约1700W。在另一个实施例中，Ws1、Ws2、及Ws3中至少两者是不同的。
在一个实施例中，控制撞击晶片的等离子体元素的能量和方向中的至少一者涉及调整Wb。在一个实施例中，Wb1、Wb2、及Wb3中至少两个是不同的。在另一个实施例中，Wb1、Wb2、及Wb3是相似的。在更具体的实施例中，Wb3大于Wb2和Wb1中的每一个。在更具体的实施例中，Wb2和Wb1每个都是约400W，而Wb3是约500W。在一个实施例中，提高Wb以增加等离子体元素的能量以到达底部，从而避免HAR开口变成锥形并保持HAR开口的垂直轮廓。
在一个实施例中，控制蚀刻速度涉及调整Cl2气体的流动速率。在一个实施例中，Fcl21、Fcl22、及Fcl23是相似的。在更具体的实施例中，通过操作I、II及III将处理室中氯气Cl2的流动速率保持在每分钟约220标准立方厘米(sccm)。在另一个实施例中，Fcl21、Fcl22、及Fcl23中至少两个是不同的。
在一个实施例中，控制钝化层114涉及调整O2的流动速率。在一个实施例中，Fo21、Fo22、及Fo23中至少两个是不同的。在另一个实施例中，Fo21、Fo22、及Fo23是相似的。在更具体的实施例中，Fo21大于比Fo23大的Fo22以减少钝化来避免HAR开口变成锥形并保持HAR开口的垂直轮廓。在更具体的实施例中，Fo21为约200sccm，Fo22为约120sccm，而Fo23为约90sccm。
在一个实施例中，控制蚀刻温度T涉及调整上面定位晶片的ESC的温度。在一个实施例中，T1、T2、及T3是相似的。在更具体的实施例中，在操作I、II及III将处理室中ESC的温度T保持在从约160℃至约250℃的近似范围中。在更具体的实施例中，T1、T2、及T3中的每个都是约195℃。在另一个实施例中，T1、T2、及T3中的至少两个是不同的。
在一个实施例中，t1、t2、及t3中的至少两个是不同的。在更具体的实施例中，t2大于t3大于t1。在更具体的实施例中，t1为约15分钟，t2为约45分钟，而t3为约40分钟。在另一个实施例中，t1、t2、及t3是相似的。随着蚀刻温度升高，一种或更多种副产物的挥发性提高并且副产物的黏着系数减小，导致残留在晶片上的副产物的数量减少。调整升高的蚀刻温度提供了简单的轮廓和CD控制及横跨晶片的调谐。升高的蚀刻温度在160℃至250℃的近似范围中。通过调整升高的蚀刻温度及本文所述的其他工艺参数来调谐CD和轮廓的多样性和简易性提供了优于传统技术的更大优势。在本文所述的升高温度下蚀刻硬掩模层的另一个优点是蚀刻速度比传统技术提高至少两倍(例如，每分钟7000埃(A/m))。在本文所述的升高温度下蚀刻BCH的硬掩模层的又另一个优点是提高对SiON硬掩模层104的选择性。随着蚀刻温度升高，需要较少的反应气流，从而导致SiON掩模的更多硬掩模层104留下。
图4B示出描绘依据一个实施例形成的多个HAR开口的图像410。如图4B所图示，在顶部的开口的宽度类似于在底部的开口的宽度，使得HAR开口的轮廓被保持为大体上垂直的。
返回参照图1B，在如图9描绘的等离子体腔室或使用电子装置制造的技术领域技术人员知晓的其中一种等离子体蚀刻技术的任何其他等离子体腔室中选择性地蚀刻硬掩模层103。在一个实施例中，在CCP腔室中蚀刻硬掩模层103。在另一个实施例中，在ICP腔室中蚀刻硬掩模层103。
图1C为依据一个实施例在硬掩模层103中形成开口119以暴露出特征层102的部分121之后类似于图1B的视图120。如图1C所图示，部分121是开口119的底部部分。开口119具有相对的侧壁，例如侧壁116和侧壁118。钝化层114被沉积在硬掩模层104的顶部部分、侧壁116和118及底部部分121上。钝化层114被用来避免底切，使得侧壁116和118大体上相对于底部121垂直。在一个实施例中，开口119的垂直轮廓被界定为使得开口119的每个侧壁与底部之间的角度(诸如角度128)为约90度。在一个实施例中，为了将角度128保持在约90度，在操作III减小钝化层114的厚度，如上所述。
在一个实施例中，开口119的宽度122是由宽度125决定的。在一个实施例中，开口119的宽度122是从约20nm至约80nm。在一个实施例中，开口119是具有预定直径的孔。在另一个实施例中，开口119是具有基本上大于宽度的长度的沟槽。在一个实施例中，开口119的深度123是由硬掩模层104的厚度、被蚀刻硬掩模层103的厚度、或上述厚度的组合决定的。在一个实施例中，深度123是从约100nm至约1300nm。在一个实施例中，深度123小于1300nm。在更具体的实施例中，深度123是从约500nm至约1000nm。在一个实施例中，定义为深度123相对宽度122之比的开口119的深宽比大于15：1。在另一个实施例中，开口119的深宽比为至少40：1。在又另一个实施例中，开口119的深宽比为约10：1至约70：1。
图1D为依据一个实施例在特征层102中形成开口155之后类似于图1C的视图130。如图1D所图示，图1C中描绘的钝化层114变成特征层102和图案化的硬掩模层103的一部分。在一个实施例中，图案化的硬掩模层104在蚀刻特征层102的过程中被从硬掩模层103移除。开口具有相对的侧壁133和134及底部部分126。
在一个实施例中，开口155是孔。在另一个实施例中，开口155是沟槽。在一个实施例中，开口155的宽度132是由宽度125决定的。在一个实施例中，开口155的宽度132为约20nm至约80nm。在一个实施例中，开口155的深度131是由硬掩模层103的厚度、被蚀刻特征层103的厚度、或上述厚度的组合决定的。在一个实施例中，深度131为从约0.5微米(“μm”)至约10μm。在一个实施例中，开口155的深宽比大于15：1。在另一个实施例中，开口155的深宽比大于40：1。在又另一个实施例中，开口155的深宽比在10：1至70：1的近似范围中。
在一个实施例中，形成开口155涉及使用从含氟气体产生的等离子体通过图案化的硬掩模层103和图案化的硬掩模层104蚀刻特征层102，以暴露出基板101的部分126。在至少一些实施例中，用以蚀刻特征层的气体含有碳和氟。在至少一些实施例中，用以蚀刻特征层的气体含有碳、氟(例如CxFy，其中x、y可以是任意整数)、氧及氩。在至少一些实施例中，特征层102在20℃至30℃的近似范围中的温度下进行等离子体蚀刻。在至少一些实施例中，用以蚀刻层102的压力在10毫托至约200毫托的近似范围中。在替代实施例中，特征层102在CCP腔室、ICP腔室、远程等离子体腔室、或电子装置制造的技术领域技术人员知晓的任何其他等离子体腔室中进行蚀刻。
图1E为依据一个实施例在移除图案化的硬掩模层103且将一个或更多个导电层沉积于开口155中之后类似于图1D的视图140。可以使用电子装置制造领域技术人员知晓的其中一种技术来从绝缘层移除图案化的硬掩模层103。
在一个实施例中，将导电层141沉积在特征层102的顶部部分上、开口155的底部部分126和侧壁上。将导电层142沉积在导电层14上。可被用于每个层141和142的导电材料的示例包括、但不限于金属(例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅)、金属合金、金属碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)、其他导电材料、或上述导电材料的任意组合。在替代实施例中，导电层141是种晶层、阻障层、黏着层、或上述层的任意组合。在一个实施例中，导电层141的厚度小于约200nm。在一个实施例中，导电层141的厚度为从约1nm至约150nm。导电层141和导电层142的每一层都可以使用导电层沉积技术沉积中的一种，例如无电电镀、电镀、溅射、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、或电子装置制造的技术领域技术人员知晓的任何其他导电层沉积技术。
图1F为依据一个实施例在从特征层102的顶部部分移除部分的导电层142和141以形成互连件151且将器件特征129沉积在互连件151的顶部部分上之后类似于图1E的视图150。在替代实施例中，器件特征129可以使用器件特征沉积技术沉积中的一种，所述器件特征沉积技术例如电镀、溅射、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、或电子装置制造技术领域技术人员知晓的任何其他导电层沉积技术。在一个实施例中，器件特征129是器件触点。在一个实施例中，器件特征129是导电接线的一部分。在替代实施例中，器件特征129是电子装置的一部分，例如晶体管、存储器、电容器、开关、电阻器、电感器、电压调节器、放大器、功率管理集成电路、其他电子装置、或上述的任意组合。
图1G为依据另一个实施例的晶片的示例性实施例的侧视图160。图1G与图1A不同之处在于硬掩模层的堆叠(诸如硬掩模层162在硬掩模层161上)被沉积在光阻剂层163与硬掩模层104之间，而基板101未被示出。在一个实施例中，光阻剂层163表示光阻剂层127。图案化的光阻剂层163包含开口164，通过开口164以在硬掩模层162中形成开口。
在一个实施例中，使用图案化的硬掩模层162在硬掩模层161中形成开口。使用图案化的硬掩模层161在硬掩模层104中形成开口。在一个实施例中，硬掩模层161和162中的每一个都可以是电子装置制造技术领域技术人员知晓的其中一种硬掩模层。在更具体的实施例中，硬掩模层161是旋涂碳(SOC)层。硬掩模层162是硅基ARC(Si-ARC)层。硬掩模层104是DARC层。硬掩模层103是Saphira TM硬掩模。特征层102是介电层。
在一个实施例中，光阻剂层163的厚度为从约100nm至约150nm。在更具体的实施例中，光阻剂层163的厚度为约130nm。在一个实施例中，硬掩模层162的厚度为从约20nm至约50nm。在更具体的实施例中，硬掩模层162的厚度为约30nm。在一个实施例中，硬掩模层161的厚度为从约130nm至约180nm。在更具体的实施例中，硬掩模层161的厚度为约160nm。在一个实施例中，硬掩模层104的厚度为从约100nm至约150nm。在更具体的实施例中，硬掩模层104的厚度为约130nm。在一个实施例中，硬掩模层103的厚度为从约600nm至约1200nm。在更具体的实施例中，硬掩模层103的厚度为约900nm。
使用电子装置制造技术领域技术人员知晓的其中一种光阻剂沉积和图案化技术在硬掩模层162上沉积和图案化光阻剂层163。可以使用一种或更多种沉积技术沉积每个硬掩模层162、161、104、及103，所述沉积技术例如但不限于化学气相沉积(“CVD”)例如等离子体增强化学气相沉积(“PECVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子装置制造技术领域技术人员知晓的其他沉积技术。
图1H为依据另一个实施例在硬掩模层103中形成开口171之后类似于图1G的视图170。图1H与图1D不同之处在于图案化的硬掩模层161是在图案化的硬掩模层104上。在一个实施例中，通过蚀刻硬掩模层161来移除图1G中描绘的图案化的光阻剂层163，并通过蚀刻硬掩模层104来移除图案化的硬掩模层162。在一个实施例中，通过蚀刻硬掩模层103来移除图案化的硬掩模层161。在另一个实施例中，通过蚀刻特征层102来移除图案化的硬掩模层161。
在一个实施例中，开口171是通过在高于室温的温度下使用由含卤素气体形成的等离子体元素至少通过图案化的硬掩模层104蚀刻硬掩模层103形成的，如上所述。在一个实施例中，含卤素气体包含氯气和氧气，如上所述。
在一个实施例中，开口171是孔。在另一个实施例中，开口171是沟槽。在一个实施例中，开口171的深度为从约100nm至约1300nm。在一个实施例中，开口171的深度小于1300nm。在更具体的实施例中，开口171的深度为从约500nm至约1000nm。在一个实施例中，开口171的深宽比大于15：1。在另一个实施例中，开口171的深宽比为至少40：1。在又另一个实施例中，开口171的深宽比为从约10：1至约70：1。如图1H所图示，开口171具有垂直的轮廓，使得侧壁172与特征层102的顶表面之间的角度175为约90度。在一个实施例中，开口171表示开口119。
图2A为依据一个实施例用以提供3D系统的晶片200的示例性实施例的侧视图。晶片200包含在基板201上方的特征层220上的硬掩模层205上的图案化的硬掩模层206。在一个实施例中，基板201表示基板101。硬掩模层205表示硬掩模层103。
如图2A所示，特征层220包含沉积在彼此上的氧化物层204和氮化物层203的堆叠。将绝缘层202沉积在基板201与特征层202之间。在一个实施例中，绝缘层202充当阻障层，用以防止电迁移。在一个实施例中，绝缘层202是氧化物层，例如氧化钽(TAO)、氧化硅、氧化铝(Al2O3)、氧化钛、或其他氧化物层。在一个实施例中，绝缘层202的厚度为从约5nm至约50nm。
在一个实施例中，氧化物层204是氧化硅层。在一个实施例中，氮化物层203是氮化硅层。在另一个实施例中，氧化物层204是氧化锗、氧化镓、氧化钽(TaO)、氧化铝、氧化钛、或其他氧化物层。在另一个实施例中，氮化物层203是氮化钛、氮化镓、氮化钽、氮化铝、氮化锗、或其他氮化物层。在一个实施例中，氧化物层203和氮化物层204中的每一个的厚度都是从约20nm至约70nm。在一个实施例中，堆叠包含至少36层的氧化物204和氮化物203。
可以使用一种或更多种沉积技术沉积层202、203及204，所述沉积技术例如但不限于化学气相沉积(“CVD”)(例如等离子体增强化学气相沉积(“PECVD”))、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子装置制造技术领域技术人员知晓的其他沉积技术。
如图2A所图示，硬掩模层206被沉积在硬掩模层205上。硬掩模层206被图案化以向下形成开口207和208到达硬掩模层205。在一个实施例中，硬掩模层206表示硬掩模层104。
在一个实施例中，开口207和208中的每一个的宽度都是由设计决定的。在一个实施例中，开口207和208中的每一个的宽度都在从约2nm至约200nm的近似范围中。在更具体的实施例中，开口207和208中的每一个的宽度都是从约20nm至约80nm。在至少一些实施例中，如以上针对硬掩模层104所述，通过图案化的光阻剂蚀刻硬掩模层206以形成开口207和208。
如图2A所示，在高于室温的升高温度212下使用用以产生等离子体元素(诸如，等离子体元素209和等离子体元素211)的气体通过开口207和208蚀刻硬掩模层205，如上所述。在一个实施例中，用以产生等离子体元素以蚀刻硬掩模层205的气体含有卤素(例如氯(Cl2)、氟、溴、碘、其他卤素、或上述卤素的任意组合)及氧(O2)，如上所述。在一个实施例中，等离子体元素211表示氧元素，并且等离子体元素209表示卤元素。在另一个实施例中，用以产生等离子体元素以蚀刻硬掩模层205的气体包含氯、氧、及一种或更多种其他气体，例如氩气、氮气、氦气、其他气体、或上述气体的任意组合，如上所述。
卤素和氧等离子体元素与掺杂剂和掩模材料元素反应以产生挥发性副产物和非挥发性产物。在一个实施例中，挥发性副产物是与卤元素耦合的掺杂剂、及与氧元素耦合的掩模材料元素，如上所述。在一个实施例中，用以在硬掩模层205中的开口的侧壁上形成钝化层的非挥发性产物是与氧元素耦合的掺杂剂、及与卤元素耦合的掩模材料元素，如上所述。在一个实施例中，挥发性副产物包含氯化硼、氢化硼、溴化硼、氟化硼、CO、CO2、或上述的任意组合。
图2B为依据一个实施例在硬掩模层205中形成开口212和213之后类似于图2A的视图210。在一个实施例中，使用以上针对图1B、图1C、图4A、图4B、及图5描述的其中一种技术通过通过图案化的硬掩模层206选择性蚀刻硬掩模层205而向下形成开口212和213到达特征层220的顶部氮化物层203。如图2B所图示，开口212和213中的每一个都具有相对的侧壁和底部。在一个实施例中，开口212和213是孔。在一个实施例中，开口212和213中的每一个都代表开口119。
图2C为依据一个实施例在特征层220中形成开口214和215且移除图案化的硬掩模层205之后类似于图2B的视图220。使用图案化的硬掩模层205作为掩模在特征层220中形成开口214和215并通过绝缘层202向下到达基板201，如以上针对图1D所述。使用电子装置制造技术领域技术人员知晓的其中一种硬掩模层移除技术来移除图案化的硬掩模层205。
在一个实施例中，开口214和215中的每一个都是高深宽比的通道孔。在一个实施例中，开口214和215中的每一个的宽度都是由开口212和213的宽度决定。在一个实施例中，开口214和215中的每一个的宽度都是从约20nm至约80nm。在一个实施例中，开口214和215中的每一个的深度都是从约0.5μm至约10μm。在一个实施例中，开口214和215中的每一个的深宽比都大于15：1。在另一个实施例中，开口214和215中的每一个的深宽比都大于40：1。在又另一个实施例中，开口214和215中的每一个的深宽比都在10：1至70：1的近似范围中。在一个实施例中，开口214和215之间的间距是从约10nm至约200nm。在一个实施例中，开口214和215中的每一个都是使用以上针对图1D描述的其中一种技术形成的。
图2D为依据一个实施例将一个或更多个通道孔层沉积于开口214和215中之后类似于图2C的视图230。如图2D所示，通道孔层包含在介电层216上的导电层217、在导电层217上的电介质填料层218。在一个实施例中，导电层217充当图3示出的3D系统的浮置栅极。如图2D所示，介电层216被沉积到开口214和215的侧壁和底部及氮化物层203的顶部部分上。在一个实施例中，介电层216是氮化物层。在更具体的实施例中，介电层是基于氮化硅的介电层。在一个实施例中，介电层216被沉积到从约5nm至约20nm的厚度。如图2D所图示，导电层217被保形地沉积在介电层216上。在一个实施例中，导电层217是多晶硅层。在另一个实施例中，导电层217包含金属(例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅)、金属合金、金属碳化物、其他导电材料、或上述导电材料的任意组合。在一个实施例中，导电层217的厚度为从约5nm至约20nm。电介质填料层218被沉积在导电层217上。在一个实施例中，电介质填料层218是氧化硅填料层、或其他介电层。
介电层216和电介质填料层218都可以使用一种或更多种介电层沉积技术沉积，所述介电层沉积技术例如但不限于化学气相沉积(“CVD”)(例如等离子体增强化学气相沉积(“PECVD”))、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子装置制造技术领域技术人员知晓的其他沉积技术。
导电层217可以使用导电层沉积技术沉积中的一种，所述导电层沉积技术例如但不限于例如无电镀、电镀、溅射、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、或电子装置制造技术领域技术人员知晓的任何其他导电层沉积技术。
图2E为依据一个实施例在将硬掩模层245上的图案化的硬掩模层246形成在特征层220的顶部氧化物层204上之后类似于图2D的视图240。电介质填料层218、导电层217、介电层216及氮化物层203的顶部部分被使用电子装置制造技术领域技术人员知晓的其中一种化学机械研磨(CMP)技术移除。在一个实施例中，硬掩模层246表示硬掩模层104。硬掩模层245表示硬掩模层103。
如图2E所示，将硬掩模层246图案化以向下形成开口247到达硬掩模层245。在一个实施例中，开口247是具有基本上大于宽度的长度的狭缝。在一个实施例中，开口247的宽度是由设计决定的。在一个实施例中，开口247的宽度为从约2nm至约200nm。在更具体的实施例中，开口247的宽度为从约20nm至约80nm。在至少一些实施例中，通过图案化的光阻剂蚀刻硬掩模层246以形成开口247，如以上针对硬掩模层104所述。
如图2E所示，在高于室温的升高温度251下使用用以产生等离子体元素(诸如等离子体元素249和等离子体元素248)的气体通过开口247蚀刻硬掩模层245，如上所述。在一个实施例中，用以产生等离子体元素以蚀刻硬掩模层245的气体含有卤素(例如氯(Cl2)、氟、溴、碘、其他卤素、或上述卤素的任意组合)及氧(O2)，如上所述。在一个实施例中，等离子体元素248表示氧元素，并且等离子体元素249表示卤元素。在另一个实施例中，用以产生等离子体元素以蚀刻硬掩模层245的气体包含氯、氧、及一种或更多种其他气体，例如氩气、氮气、氦气、其他气体、或上述气体的任意组合，如上所述。卤素和氧等离子体元素与掺杂剂和掩模材料元素反应而产生挥发性副产物和非挥发性产物，如上所述。
图2F为依据一个实施例在特征层220中形成开口之后类似于图2E的视图250。首先，使用以上针对图1B、图1C、图4A、图4B、及图5描述的其中一种技术通过图案化的硬掩模层246选择性地蚀刻硬掩模层245而在硬掩模层245中向下形成开口252到达特征层220的顶部氧化物层204。
在一个实施例中，开口252是高深宽比的开口。在一个实施例中，开口252是具有基本上大于宽度的长度的狭缝。在一个实施例中，开口252具有从约2nm至约200nm的宽度。在更具体的实施例中，开口252具有从约10nm至约80nm的宽度和从约0.5μm至约100μm的长度。在一个实施例中，开口252的深度为从约0.5μm至约10μm。在一个实施例中，开口252的深宽比大于15：1。在另一个实施例中，开口252的深宽比大于40：1。在又另一个实施例中，开口252的深宽比在10：1至70：1的近似范围中。
接着，使用图案化的硬掩模层245作为掩模通过开口252向下蚀刻特征层220穿过绝缘层202到达基板201，如上文针对图1D所述。在一个实施例中，使用上文针对图1D描述的其中一种技术在特征层220中形成开口。
图2G为依据一个实施例在移除图案化的硬掩模层246和245与氮化物层203且形成公共源极接线区261之后类似于图2F的视图260。使用电子装置制造技术领域技术人员知晓的一种或更多种硬掩模层移除技术移除图案化的硬掩模层246和245。在替代实施例中，使用湿蚀刻、干蚀刻、或上述蚀刻技术的任意组合移除氮化物层203。在一个实施例中，通过湿蚀刻在热磷酸(H3PO4)浴中移除氮化物层203。在一个实施例中，通过开口252在基板201上形成掺杂剂浓度从约1x1019原子/cm3至约1x1021原子/cm3的公共源极接线区261。公共源极接线区261可以使用离子布植技术中的一种、或电子装置制造技术领域技术人员知晓的其他源极接线形成技术形成。
图2H为依据一个实施例形成导电层之后类似于图2G的视图270。如图2H所示，在部分的氧化物层204上形成导电层271，例如上部273、侧部275及底部276、以及介电层216的暴露部分，诸如部分274。在一个实施例中，导电层271的厚度为从约10埃至约10nm。在氧化物层204之间、导电层271上形成导电层272。如图2H所示，导电层271上的导电层272取代移除的氮化物层203。在一个实施例中，导电层272上的导电层272充当图3描绘的3D系统的控制栅极的一部分。
在一个实施例中，导电层271是充当阻障层的氮化钛。在一个实施例中，导电层272是钨层。在替代实施例中，导电层272和271中的每一个都包含金属(例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅)、金属合金、金属碳化物、其他导电材料、或上述导电材料的任意组合。导电层271和导电层272中的每一个都可以使用导电层沉积技术中的一种沉积，所述导电层沉积技术例如无电镀、电镀、溅射、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、或电子装置制造技术领域技术人员知晓的任何其他导电层沉积技术。如图2H所示，从开口252移除导电层272。在一个实施例中，使用一种蚀刻技术中的一种通过蚀刻来从开口252移除导电层272，所述蚀刻技术例如电子装置制造技术人员知晓的湿蚀刻、干蚀刻、或上述两种技术。
图2I为依据一个实施例将一个或更多个介电层沉积于开口252中之后类似于图2H的视图280。通过开口252将介电层281沉积到公共源极接线区261上，如图2I所示。在一个实施例中，介电层281充当图3描绘的3D晶体管系统的字线之间的场绝缘层。
在一个实施例中，介电层281为氧化物层，例如氧化硅(SiO)、二氧化硅(SiO2)、氧化铝、任何其他氧化物介电层、或上述的任意组合。在另一个实施例中，介电层281是氮化物层，例如氧化硅氮化物、氮化硅、由电子装置设计决定的其他电绝缘层、或上述的任意组合。介电层281可以使用一种或更多种介电层沉积技术沉积，所述介电层沉积技术例如但不限于化学气相沉积(“CVD”)(例如，等离子体增强化学气相沉积(”PECVD”))、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或电子装置制造技术领域技术人员知晓的其他沉积技术。使用电子装置制造技术领域技术人员知晓的其中一种化学机械研磨(CMP)技术从氧化物层204的顶部部分和电介质填料层218、导电层217及介电层216的顶部部分移除介电层281。
图10示出依据一个实施例包含如图2D描绘的通道孔层的3D晶体管的一部分的立体图1000。电介质填料218是在栅电极1001中延伸通过开口1002的柱状物。导电层217包围电介质填料218。在一个实施例中，导电层217充当浮置栅极。介电层216卷绕导电层217。闸极电极1001卷绕介电层216。在一个实施例中，栅电极1001包含在导电层271上的导体层272。
图3为依据一个实施例使用针对图2A-2H描述的方法制造的3D晶体管系统300的视图。系统300包含耦合到串选择线(SSL)302的位线(BL)301、控制栅极字线(WL)303、接地选择线(GSL)304、及公共源极接线(CSL)305。在一个实施例中，字线303被耦合到形成作为上文针对图2A-2D和图10描述的通道孔结构306的一部分的浮置栅极。在一个实施例，字线305被形成在上文针对图2E-2I描述的狭缝中的绝缘层分隔。如图3所示，形成多个HAR互连件307来接触BL 301、SSL 302、WL 303、GSL 304、CSL 305。连接HAR互连件来接触接线308。在一个实施例中，使用上文针对图1A-1H描述的方法形成HAR互连件307。
图6为图示依据一个实施例调谐Saphira TM掩模中的HAR开口的轮廓的图像的视图600。图像601示出具有大致垂直的轮廓的HAR开口。如图像601所示，开口的底部相对顶部比大于80％，底部CD约80nm，开口的侧壁与底部之间的角度为约90度。图像602示出具有中等锥形轮廓的HAR开口。如图像602所示，开口的底部对顶部比介于约70％至约80％之间，底部CD约60nm，开口的侧壁与底部之间的角度介于约88度和约89.4度之间。图像603示出具有大致锥形的轮廓的HAR开口。如图像603所示，开口的底部相对顶部比小于50％，底部CD约40nm，开口的侧壁与底部之间的角度小于89度。通过调整一个或更多个参数来调谐图像601、602及603示出的开口的轮廓，所述一个或更多个参数包含升高温度、气流速率、偏压功率、压力、电源、时间、或上述参数的任意组合，如上所述。
图7为示出依据一个实施例的硬掩模中开口在顶部和底部处的尺寸之间的差702对比蚀刻温度701的曲线图700。在一个实施例中，硬掩模掺杂有硼。在一个实施例中，硬掩模包含碳和硼。在一个实施例中，硬掩模是Saphira TM硬掩模。曲线703示出，随着温度701升高，差702减小。在一个实施例中，随着蚀刻温度升高，横向蚀刻速度加快。在一个实施例中，增加掩模中的硼浓度会升高产生大体上垂直的轮廓的温度。
图8为示出描绘依据一个实施例的硬掩模HAR开口的图像802与描绘传统硬掩模HAR开口的图像801相比的视图800。图像802示出的HAR开口的底部相对顶部CD比明显大于图像801示出的HAR开口的底部相对顶部CD比。在一个实施例中，用以形成图像802示出的HAR开口的蚀刻速度至少比用以形成图像801示出的HAR开口的蚀刻速度快两倍。
图9示出依据一个实施例用以提供掩模蚀刻的等离子体系统900的一个实施例的框图。如图9所图标，系统900具有处理室901。用以固持工件903的可移动基座902被放在处理室901中。基座902包含静电夹盘(“ESC”)、被嵌入ESC的DC电极、及冷却/加热底座。在一实施例中，基座902充当移动阴极。在一实施例中，ESC包含Al2O3材料、Y2O3、或电子装置制造技术人员知晓的其他陶瓷材料。DC电源904被连接到基座902的DC电极。
如图9所图示，通过开口908加载晶片903，并将晶片903放在基座902上。晶片903表示上述其中一个晶片。系统900包含入口，用以通过质量流量控制器911输入一种或更多种工艺气体912到等离子体源913。包含喷淋头914的等离子体源913被耦合到处理室901，以接收一种或更多种气体912来产生等离子体元素(粒子)，如上所述。等离子体源913被耦合到RF电源910。等离子体源913通过喷淋头914在处理室901中使用高频电场从一种或更多种工艺气体911产生等离子体915。等离子体915包含等离子体粒子，例如离子、电子、自由基、或上述的任意组合，如上所述。在一实施例中，电源910以从约13.56MHz至约162MHz的频率供应从约100W至约3000W的功率来产生等离子体915。
等离子体偏压功率905经由射频匹配907耦合到基座902(例如阴极)，以激发等离子体。在一实施例中，等离子体偏压功率905以预定频率提供偏压功率。还可以提供等离子体偏压功率906，例如用以以预定频率提供另一种偏压功率。等离子体偏压功率906和偏压功率905被连接到射频匹配907，以提供双频偏压功率。在一实施例中，施加于基座902的总偏压功率为从约10W至约3000W。
如图9所示，压力控制系统909提供压力到处理室901。如图9所示，腔室901具有一个或更多个排气出口916，用以抽空处理过程中在腔室中产生的挥发性产物。在一实施例中，等离子体系统900是ICP系统。在一实施例中，等离子体系统900是CCP系统。
控制系统917耦合到腔室901。控制系统917包含处理器918、耦合到处理器918的温度控制器919、耦合到处理器918的存储器920、以及耦合到处理器918的输入/输出装置921，用以控制本文所述的执行方法。
等离子体系统900可以是所属技术领域中已知的任何类型的高性能半导体处理等离子体系统，例如但不限于蚀刻机、清洗机、熔炉、或用以制造电子装置的任何其他等离子体系统。在一实施例中，系统900可以表示等离子体系统中的一种，例如由位于美国加利福尼亚州圣克拉拉的应用材料公司制造的Producer、Centura、Mesa或Capa等离子体系统、或任何其他等离子体系统。
在前述的说明书中，已经参照具体的示例性实施例描述了本发明的实施例。将明显的是，可以在不偏离所附权利要求阐述的发明的实施例的更宽的精神和范围下对所述实施例进行各种修改。因此，应将说明书和附图视为说明性的意义而非限制性的意义。

Claims (18)

1.一种制造电子装置的方法，包含以下步骤：
在基板上方的特征层上沉积第一硬掩模层，所述第一硬掩模层包含有机掩模层；
在高于室温的第一温度下使用包含卤元素和氧元素的第一等离子体在所述第一硬掩模层中形成开口，以暴露出所述特征层的一部分，所述开口具有轮廓和临界直径，其中形成所述开口包括用以保持所述开口的所述轮廓和所述临界直径中至少一个的第一蚀刻操作、第二蚀刻操作和第三蚀刻操作，其中用以在所述第一蚀刻操作提供所述氧元素的气体流动速率大于用以在所述第二蚀刻操作提供所述氧元素的气体流动速率，所述用以在所述第二蚀刻操作提供所述氧元素的气体流动速率大于用以在所述第三蚀刻操作提供所述氧元素的气体流动速率；以及
提高所述第一温度以调谐所述轮廓和所述临界直径中的至少一个。
2.如权利要求1所述的方法，其中所述有机掩模层包含掺杂剂。
3.如权利要求1所述的方法，进一步包含
在所述第一硬掩模层上沉积第二硬掩模层；以及
使用第二等离子体在所述第二硬掩模层中形成开口。
4.如权利要求1所述的方法，其中所述特征层包含一个或更多个绝缘层、一个或更多个导电层、一个或更多个半导体层、或上述的任意组合。
5.如权利要求1所述的方法，进一步包含
调整一个或更多个参数来控制所述开口的所述轮廓、所述开口的所述临界直径、或者所述开口的所述轮廓和所述临界直径，所述一个或更多个参数包含气体流动速率、偏压功率、压力、电源、时间、或上述的任意组合。
6.如权利要求1所述的方法，进一步包含
使用所述第一等离子体在所述开口的侧壁上形成钝化层。
7.一种制造电子装置的方法，包含以下步骤：
将第一气体供应至腔室，所述第一气体用以提供包含卤元素和氧元素的第一等离子体；
在第一温度下使用所述卤元素和所述氧元素蚀刻有机掩模层，以形成开口从而暴露出绝缘层的一部分，所述有机掩模层在基板上方的所述绝缘层上包含掺杂剂，所述开口具有轮廓和临界直径，其中蚀刻所述有机掩模层包括用以保持所述轮廓和所述临界直径中至少一个的第一蚀刻操作、第二蚀刻操作和第三蚀刻操作，其中用以在所述第一蚀刻操作提供所述氧元素的所述第一气体的流动速率大于用以在所述第二蚀刻操作提供所述氧元素的所述第一气体的流动速率，所述用以在所述第二蚀刻操作提供所述氧元素的所述第一气体的流动速率大于用以在所述第三蚀刻操作提供所述氧元素的所述第一气体的流动速率；以及
提高所述第一温度以调谐所述轮廓和所述临界直径中的至少一个，其中所述第一温度大于室温。
8.如权利要求7所述的方法，其中蚀刻所述有机掩模层包含移除第二气体，所述第二气体包含与所述卤元素耦合的所述掺杂剂。
9.如权利要求7所述的方法，其中所述绝缘层包含氧化物层、氮化物层、或者上述的任意组合。
10.如权利要求7所述的方法，进一步包含
供应第二气体，以将第二等离子体提供到所述腔室；以及
在比所述第一温度低的第二温度下使用所述第二等离子体在所述有机掩模层上蚀刻抗反射涂层。
11.如权利要求7所述的方法，进一步包含
使用所述第一等离子体在所述开口的侧壁上形成钝化层。
12.如权利要求7所述的方法，进一步包含
供应第三气体，以将第三等离子体提供到所述腔室中；以及
使用所述第三等离子体蚀刻所述绝缘层的暴露部分。
13.一种制造电子装置的系统，包含：
处理室，具有平台以定位晶片，所述晶片包含在基板上方的特征层上的第一硬掩模层，所述第一硬掩模层包含有机掩模层，并且所述处理室包含入口以输入第一气体以提供第一等离子体，所述第一等离子体包含卤元素和氧元素；以及
至少一电源，被耦接到所述处理室，其中所述处理室具有第一配置以在高于室温的第一温度下使用所述第一等离子体在所述第一硬掩模层中形成开口以暴露出所述特征层的一部分，所述开口具有轮廓和临界直径，其中通过第一蚀刻操作、第二蚀刻操作和第三蚀刻操作来形成所述开口以保持所述开口的所述轮廓和所述临界直径中的至少一个，
其中，用以在所述第一蚀刻操作提供所述氧元素的气体流动速率大于用以在所述第二蚀刻操作提供所述氧元素的所述气体流动速率，所述用以在所述第二蚀刻操作提供所述氧元素的所述气体流动速率大于用以在所述第三蚀刻操作提供所述氧元素的所述气体流动速率，且
其中，提高所述第一温度以调谐所述轮廓和所述临界直径中的至少一个。
14.如权利要求13所述的系统，其中所述有机掩模层包含硼，而且其中所述处理室包含出口以移除第二气体，所述第二气体包含与所述卤元素耦合的掺杂剂。
15.如权利要求13所述的系统，其中第二硬掩模层被沉积在所述第一硬掩模层上，而且其中所述处理室具有第二配置以在低于所述第一温度的第二温度下使用第二等离子体在所述第二硬掩模层中形成开口。
16.如权利要求13所述的系统，其中所述处理室具有第三配置以调整一个或更多个参数，以控制所述开口的所述轮廓、所述开口的所述临界直径、或所述开口的所述轮廓和所述临界直径，所述一个或更多个参数包含气体流动速率、偏压功率、压力、电源、时间、或上述的任意组合。
17.如权利要求13所述的系统，其中所述处理室具有第四配置以使用所述第一等离子体在所述开口的侧壁上形成钝化层。
18.如权利要求13所述的系统，其中所述特征层包含一个或更多个绝缘层、一个或更多个导电层、一个或更多个半导体层、或上述的任意组合。
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