TW201637093A - 用於圖案化的遮罩蝕刻 - Google Patents

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Abstract

硬遮罩層被沉積在基板上方的特徵層上。該硬遮罩層包含有機遮罩層。在高於室溫的第一溫度下使用包含鹵元素的第一氣體在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。在一個實施例中，將包含鹵元素的氣體供應到腔室。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。

Description

用於圖案化的遮罩蝕刻
本專利申請案主張於2015年4月2日提出申請、標題為「用於圖案化的遮罩蝕刻(MASK ETCH FOR PATTERNING)」的美國非臨時專利申請案第14/677,890號的優先權權益，將該申請案以引用方式全部併入本文中。
本發明之實施例屬於電子元件製造、尤其是蝕刻遮罩用於圖案化的領域。
縮小半導體元件的尺寸和提高半導體元件的整合度是目前半導體元件製造中的其中兩個主要趨勢。由於這些趨勢的結果，形成半導體元件的單元之密度不斷增加。半導體元件縮小到次微米的尺寸需要的是半導體元件單元的例行製造也在次微米等級上進行。此外，為了提高元件的整合度，可以將形成半導體元件的半導體結構堆疊在彼此的頂部上。通常情況下，三維(3D)系統是指藉由堆疊晶圓、晶片、或上述兩者並使用通孔將彼等垂直連接而以比傳統的二維製程降低的功率和較小的佔地面積實現性能改良所製造的系統。
一般來說，電漿蝕刻是一種用以製造積體電路的電漿處理的形式。電漿蝕刻通常涉及被射擊在晶圓 的適當氣體混合物的輝光放電(電漿)之高速流。電漿可以含有離子、中性原子及基團。通常情況下，晶片是使用許多的薄膜層製成。這些層中的每一層都可以使用決定該層圖案的遮罩來形成。這個圖案的精確度在製造晶片中十分關鍵。一般來說，硬遮罩被用來蝕刻深的高深寬比(HAR)特徵，這種蝕刻是傳統光阻劑無法承受的。通常情況下，在蝕刻製程期間，自由基與遮罩材料反應並腐蝕遮罩。結果，在蝕刻製程期間無法保持遮罩的完整性，從而對半導體晶片製造中關鍵圖案的精確度產生不利的影響。
為了保持遮罩的完整性，傳統用以蝕刻HAR特徵的技術使用多個硬遮罩層的厚堆疊。傳統的硬遮罩層堆疊缺乏透明度，使得用於遮罩對準的標記變得無法看見，從而影響臨界尺寸的可控性。傳統硬遮罩的沉積和蝕刻需要很長的處理時間，從而影響製程效率，並增加製造成本。
本發明的實施例包括用以蝕刻遮罩以圖案化特徵用於電子元件製造的方法和設備。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。該第一硬遮罩層包含有機遮罩層。在高於室溫的第一溫度下使用第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。該第一電漿包含鹵元素。
在一個實施例中，將包含有機遮罩層的第一硬遮罩層沉積在基板上方的特徵層上。該有機遮罩層包含摻雜劑。在高於室溫的第一溫度下使用第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。該第一電漿包含鹵元素。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。該第一硬遮罩層包含有機遮罩層。在高於室溫的第一溫度下使用包含鹵元素的第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。將第二硬遮罩層沉積在該第一硬遮罩層上。使用第二電漿在該第二硬遮罩層中形成開口。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。該第一硬遮罩層包含有機遮罩層。在高於室溫的第一溫度下使用包含鹵元素的第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。該特徵層包含一個或更多個絕緣層、一個或更多個導電層、一個或更多個半導體層、或上述層之任意組合。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。該第一硬遮罩層包含有機遮罩層。在高於室溫的第一溫度下使用第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。該第一電漿包含鹵元素、氧元素、或上述元素之任意組合。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。該第一硬遮罩層包含有機遮罩層。 在高於室溫的第一溫度下使用包含鹵元素的電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。調整一個或更多個參數來控制該開口之輪廓、該開口之臨界直徑、或者上述兩者。該一個或更多個參數包含該第一溫度、氣體流動速率、偏壓功率、壓力、電源、時間、或上述之任意組合。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。該第一硬遮罩層包含有機遮罩層。在高於室溫的第一溫度下使用第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。該第一電漿包含鹵元素。使用該第一電漿在該開口之側壁上形成鈍化層。
在一個實施例中，將第一氣體供應到腔室。該第一氣體係用以提供包含鹵元素的第一電漿。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。
在一個實施例中，將第一氣體供應到腔室以提供第一電漿。該第一電漿包含鹵元素。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。該第一溫度高於室溫。蝕刻該有機遮罩層包含移除第二氣體，該第二氣體包含與該鹵元素耦合的該摻雜劑。
在一個實施例中，將第一氣體供應到腔室以提供第一電漿，該第一電漿包含鹵元素。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。調整該第一溫度以控制該開口之輪廓、該開口之臨界直徑、或上述兩者。
在一個實施例中，將第一氣體供應到腔室以提供第一電漿，該第一電漿包含鹵元素。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。該絕緣層包含氧化物層、氮化物層、或者上述層之任意組合。
在一個實施例中，將第一氣體供應到腔室以提供第一電漿，該第一電漿包含鹵元素。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。將第二氣體供應到該腔室，以提供第二電漿。在比該第一溫度低的第二溫度下使用該第二電漿在該有機遮罩層上蝕刻抗反射塗層。
在一個實施例中，將第一氣體供應到腔室以提供第一電漿，該第一電漿包含鹵元素。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。使用該第一電漿在該開口之側壁上形成鈍化層。
在一個實施例中，將第一氣體供應到腔室以提供第一電漿，該第一電漿包含鹵元素。在第一溫度下使用該鹵元素蝕刻基板上方的絕緣層上包含摻雜劑的有機遮罩層，以形成開口而暴露出一部分的該絕緣層。將第三氣體供應到該腔室以提供第三電漿。使用該第三電漿蝕刻該絕緣層的暴露部分。
在一個實施例中，一種製造電子元件的系統包含具有台階的處理室，用以定位晶圓，該晶圓在基板上方的特徵層上包含第一硬遮罩層。該第一硬遮罩層包含有機遮罩層。該處理室包含入口，用以輸入第一氣體，以提供第一電漿，該第一電漿包含鹵元素。至少一電源被耦接到該處理室。該處理室具有第一配置，用以在高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成開口，以暴露出一部分的該特徵層。
在一個實施例中，一種製造電子元件的系統包含具有台階的處理室，用以定位晶圓，該晶圓在基板上方的特徵層上包含第一硬遮罩層。該第一硬遮罩層包含有機遮罩層。該處理室包含入口，用以輸入第一氣體，以提供第一電漿，該第一電漿包含鹵元素。至少一電源被耦接到該處理室。該處理室具有第一配置，用以在高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成開口，以暴露出一部分的該特徵層。該有機遮罩層包含硼。該處理室包含出口，用以移除第二氣體，該第二氣體包含與該鹵元素耦合的摻雜劑。
在一個實施例中，一種製造電子元件的系統包含具有台階的處理室，用以定位晶圓，該晶圓在基板上方的特徵層上包含第一硬遮罩層。該第一硬遮罩層包含有機遮罩層。將第二硬遮罩層沉積在該第一硬遮罩層上。該處理室包含入口，用以輸入第一氣體，以提供第一電漿，該第一電漿包含鹵元素。至少一電源被耦接到該處理室。該處理室具有第一配置，用以在高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成開口，以暴露出一部分的該特徵層。該腔室具有第二配置，用以在低於該第一溫度的第二溫度下使用第二電漿在該第二硬遮罩層中形成開口。
在一個實施例中，一種製造電子元件的系統包含具有台階的處理室，用以定位晶圓，該晶圓在基板上方的特徵層上包含第一硬遮罩層。該第一硬遮罩層包含有機遮罩層。該處理室包含入口，用以輸入第一氣體，以提供第一電漿，該第一電漿包含鹵元素。至少一電源被耦接到該處理室。該處理室具有第一配置，用以在高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成開口，以暴露出一部分的該特徵層。該第一電漿包含氧元素。該處理室具有第三配置，用以調整一個或更多個參數，以控制該開口之輪廓、該開口之臨界直徑、或上述二者，該一個或更多個參數包含該第一溫度、氣體流動速率、偏壓功率、壓力、電源、時間、或上述之任意組合。
在一個實施例中，一種製造電子元件的系統包含具有台階的處理室，用以定位晶圓，該晶圓在基板上方的特徵層上包含第一硬遮罩層。該第一硬遮罩層包含有機遮罩層。該處理室包含入口，用以輸入第一氣體，以提供第一電漿，該第一電漿包含鹵元素。至少一電源被耦接到該處理室。該處理室具有第一配置，用以在高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成開口，以暴露出一部分的該特徵層。該處理室具有第四配置，用以使用該第一電漿在該開口之側壁上形成鈍化層。
在一個實施例中，一種製造電子元件的系統包含具有台階的處理室，用以定位晶圓，該晶圓在基板上方的特徵層上包含第一硬遮罩層。該第一硬遮罩層包含有機遮罩層。該處理室包含入口，用以輸入第一氣體，以提供第一電漿，該第一電漿包含鹵元素。至少一電源被耦接到該處理室。該處理室具有第一配置，用以在高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成開口，以暴露出一部分的該特徵層。該特徵層包含一個或更多個絕緣層、一個或更多個導電層、一個或更多個半導體層、或上述層之任意組合。
從附圖和以下的實施方式中，本發明的其他特徵將是顯而易見的。
100‧‧‧晶圓
101‧‧‧基板
102‧‧‧特徵層
103‧‧‧硬遮罩層
104‧‧‧硬遮罩層
105‧‧‧開口
106‧‧‧部分
107‧‧‧摻雜劑
108‧‧‧氣體
109‧‧‧電漿元素
110‧‧‧視圖
111‧‧‧電漿元素
112‧‧‧氣體
113‧‧‧揮發性產物
114‧‧‧鈍化層
115‧‧‧揮發性產物
116‧‧‧側壁
117‧‧‧遮罩元素
118‧‧‧側壁
119‧‧‧開口
120‧‧‧視圖
121‧‧‧底部
122‧‧‧寬度
123‧‧‧深度
124‧‧‧升高溫度
125‧‧‧寬度
126‧‧‧底部部分
127‧‧‧光阻劑層
128‧‧‧角度
129‧‧‧元件特徵
130‧‧‧視圖
131‧‧‧深度
132‧‧‧寬度
133‧‧‧側壁
134‧‧‧側壁
140‧‧‧視圖
141‧‧‧導電層
142‧‧‧導電層
150‧‧‧視圖
151‧‧‧互連件
155‧‧‧開口
160‧‧‧側視圖
161‧‧‧硬遮罩層
162‧‧‧硬遮罩層
163‧‧‧光阻劑層
164‧‧‧開口
170‧‧‧視圖
171‧‧‧開口
172‧‧‧側壁
175‧‧‧角度
200‧‧‧晶圓
201‧‧‧基板
202‧‧‧絕緣層
203‧‧‧氮化物層
204‧‧‧氧化物層
205‧‧‧硬遮罩層
206‧‧‧圖案化硬遮罩層
207‧‧‧開口
208‧‧‧開口
209‧‧‧電漿元素
210‧‧‧視圖
211‧‧‧電漿元素
212‧‧‧開口
213‧‧‧開口
214‧‧‧開口
215‧‧‧開口
216‧‧‧介電層
217‧‧‧導電層
218‧‧‧介電質填料層
220‧‧‧特徵層
230‧‧‧視圖
240‧‧‧視圖
245‧‧‧硬遮罩層
246‧‧‧圖案化硬遮罩層
247‧‧‧開口
248‧‧‧電漿元素
249‧‧‧電漿元素
250‧‧‧視圖
251‧‧‧升高溫度
252‧‧‧開口
260‧‧‧視圖
261‧‧‧共用源極接線區
270‧‧‧視圖
271‧‧‧導電層
272‧‧‧導電層
273‧‧‧上部
274‧‧‧部分
275‧‧‧側部
276‧‧‧底部
280‧‧‧視圖
281‧‧‧介電層
300‧‧‧3D電晶體系統
301‧‧‧位元線(BL)
302‧‧‧串選擇線(SSL)
303‧‧‧字線(WL)303
304‧‧‧接地選擇線(GSL)
305‧‧‧共用源極接線(CSL)
306‧‧‧通道孔結構
307‧‧‧HAR互連件
308‧‧‧接線
400‧‧‧視圖
401‧‧‧表I
410‧‧‧影像
501‧‧‧視圖
600‧‧‧視圖
601‧‧‧影像
602‧‧‧影像
603‧‧‧影像
700‧‧‧曲線圖
701‧‧‧蝕刻溫度
702‧‧‧頂部和底部的尺寸差
703‧‧‧曲線
800‧‧‧視圖
801‧‧‧影像
802‧‧‧影像
900‧‧‧電漿系統
901‧‧‧處理室
902‧‧‧基座
903‧‧‧晶圓
904‧‧‧DC電源
905‧‧‧電漿偏壓功率
906‧‧‧電漿偏壓功率
907‧‧‧射頻匹配
908‧‧‧開口
909‧‧‧壓力控制系統
910‧‧‧RF電源
911‧‧‧質量流量控制器
912‧‧‧製程氣體
913‧‧‧電漿源
914‧‧‧噴頭
915‧‧‧電漿
916‧‧‧排氣出口
917‧‧‧控制系統
918‧‧‧處理器
919‧‧‧溫度控制器
920‧‧‧記憶體
921‧‧‧輸入/輸出裝置
1000‧‧‧透視圖
1001‧‧‧閘極電極
在附圖的圖中藉由舉例而非限制的方式說明本文描述的實施例，其中類似的元件符號表示類似的元件。
第1A圖為依據一個實施例的晶圓之例示性實施例的側視圖。
第1B圖為類似於第1A圖圖示依據一個實施例在硬遮罩層中形成開口的視圖。
第1C圖為依據一個實施例在硬遮罩層中形成開口以暴露出一部分特徵層之後類似於第1B圖的視圖。
第1D圖為依據一個實施例在特徵層中形成開口之後類似於第1C圖的視圖。
第1E圖為依據一個實施例在移除圖案化硬遮罩層及將一個或更多個導電層沉積於該開口中之後類似於第1D圖的視圖。
第1F圖為依據一個實施例在從特徵層的頂部部分移除部分的導電層以形成互連件及將元件特徵沉積在該互連件的頂部部分上之後類似於第1E圖的視圖。
第1G圖為依據另一個實施例的晶圓之例示性實施例的側視圖。
第1H圖為依據另一個實施例在硬遮罩層中形成開口之後類似於第1G圖的視圖。
第2A圖為依據一個實施例用以提供3D系統的晶圓之例示性實施例的側視圖。
第2B圖為依據一個實施例在硬遮罩層中形成開口之後類似於第2A圖的視圖。
第2C圖為依據一個實施例在特徵層中形成開口及移除圖案化硬遮罩層之後類似於第2B圖的視圖。
第2D圖為依據一個實施例將一個或更多個通道孔層沉積於該開口中之後類似於第2C圖的視圖。
第2E圖為依據一個實施例在將硬遮罩層上的圖案化硬遮罩層形成在該特徵層的頂部氧化物層上之後類似於第2D圖的視圖。
第2F圖為依據一個實施例在特徵層中形成開口之後類似於第2E圖的視圖。
第2G圖為依據一個實施例在移除圖案化硬遮罩層和氮化物層及形成共用源極接線區之後類似於第2F圖的視圖。
第2H圖為依據一個實施例形成導電層之後類似於第2G圖的視圖。
第2I圖為依據一個實施例將一個或更多個介電層沉積於該開口中之後類似於第2H圖的視圖。
第3圖為依據一個實施例使用針對第2A-2H圖描述的方法製造的3D電晶體系統之視圖。
第4A圖為顯示依據一個實施例用以蝕刻硬遮罩層的參數的表I之視圖。
第4B圖圖示描繪依據一個實施例形成的複數個HAR開口的影像。
第5圖為表II的視圖，包括依據一個實施例BCl2/Cl2電漿中的電子撞擊反應、及鍵解離能(BDE)、臨限能(Eth)、以及反應截面積(σ)。
第6圖為圖示依據一個實施例調整硬遮罩中的HAR開口之輪廓的影像之視圖。
第7圖為圖示依據一個實施例硬遮罩中開口頂部和底部的尺寸差對比蝕刻溫度的曲線圖。
第8圖為圖示描繪依據一個實施例的硬遮罩HAR開口的影像與描繪傳統硬遮罩HAR開口的影像相比的視圖。
第9圖圖示依據一個實施例用以提供遮罩蝕刻的電漿系統之一個實施例的方塊圖。
第10圖圖示依據一個實施例包含如第2D圖描繪的通道孔層的3D電晶體之一部分的透視圖。
本文中描述用以蝕刻遮罩以圖案化特徵用於電子元件製造的方法和設備。在以下的描述中，提出許多具體的細節，例如單元的具體材料、化學品、尺寸等，以提供對本發明之一個或更多個實施例的透徹瞭解。然而，對於所屬技術領域中具有通常知識者而言顯而易見的是，可以在沒有這些具體細節的情況下實施本發明的一個或更多個實施例。在其他實例中，並沒有很詳細地描述半導體製造製程、技術、材料、設備等，以免不必要地混淆本描述。有了所包括的描述，所屬技術領域中 具有通常知識者將能夠在沒有過多的實驗之下實施適當的功能性。
雖然描述並在附圖中圖示出本發明的某些例示性實施例，但應當瞭解的是，這樣的實施例只是說明而不是限制本發明，而且本發明不限於圖示和描述的具體結構和配置，因為修改可以是所屬技術領域中具有通常知識者輕易思及的。
在整個說明書中，提及「一個實施例」、「另一個實施例」、或「一實施例」意指結合實施例描述的特定特徵、結構或特性被包括在本發明的至少一個實施例中。因此，在整個說明書的不同地方出現的詞語「在一個實施例中」或「在一實施例中」不一定都是指相同的實施例。此外，可以在一個或更多個實施例中以任何適當的方式結合特定的特徵、結構或特性。
此外，發明態樣在於比單個揭示實施例的所有特徵更少的特徵。因此，實施方式之後的申請專利範圍被明確地併入此實施方式中，且每個請求項獨立地作為本發明的個別實施例。雖然已經就幾個實施例描述了本發明，但所屬技術領域中具有通常知識者將認可的是，本發明並不限於所描述的實施例，而是可以在所附申請專利範圍的精神和範圍內使用修改和變更來實施。因此，描述被視為說明性的而不是限制性的。
在一個實施例中，將第一硬遮罩層沉積在基板上方的特徵層上。第一硬遮罩層包含有機遮罩層。在 高於室溫的第一溫度下使用第一電漿在該有機遮罩層中形成開口，以暴露出一部分的該特徵層。該第一電漿包含鹵元素。
本文描述的實施例是關於在蝕刻室中使用蝕刻化學品蝕刻用於圖案化的硬遮罩膜。在一個實施例中，硬遮罩膜是摻雜的先進圖案化膜(APF)。在一個實施例中，硬遮罩膜包含硼和碳。在一個實施例中，硬遮罩膜是由位於美國加州聖克拉拉的應用材料公司(Applied Materials,Inc.,located in Santa Clara,California)生產的Saphira TM膜，與傳統的硬遮罩相比，Saphira TM膜具有優異的蝕刻選擇性。Saphira TM遮罩是可用於任何接觸遮罩應用的下一代硬遮罩。Saphira TM遮罩可被用於例如快閃3DVNAND系統、高深寬比電容器的DRAM存儲節點用於邏輯應用和線/空間應用(例如閘、位元線)。
在一個實施例中，該硬遮罩具有比傳統的硬遮罩優異的蝕刻選擇性。與傳統的技術相比，本文所述用以蝕刻硬遮罩的方法和設備之實施例有利地允許使用大體上較少的硬遮罩材料，同時改良圖案轉移參數，例如臨界尺寸(CD)、圖案輪廓、線寬粗糙度(LWR)及接線邊緣粗糙度(LER)。在一個實施例中，硬遮罩是Saphira TM遮罩。
在另一個實施例中，該硬遮罩具有比傳統的硬遮罩更高的機械強度、更低的應力及更高的透明度。 本文所述用以蝕刻硬遮罩的實施例可被有利地用於先進圖案化應用，例如三維記憶體蝕刻、深接觸蝕刻、及具有比傳統技術更小的CD和更緊密的間距的線/空間圖案化。在一個實施例中，該硬遮罩是Saphira TM遮罩。
在一個實施例中，在電漿環境中使用鹵素蝕刻劑和氧氣蝕刻硬遮罩。本文描述的實施例提供比傳統技術更大的輪廓垂直度和更高的圖案化特徵深寬比、更大的圖案化特徵之底部和頂部的CD控制、相對於介電質抗反射塗層(DARC)、氧化物遮罩、或上述兩者更高的選擇性。圖案化特徵可以是例如VNAND通道孔、DRAM存儲節點、互連件、導線、閘極、或任何其他的圖案化特徵。本文描述的實施例提供共用下層/基板材料(例如氧化矽、氮化矽、多晶矽、金屬、或任何其他下層/基板材料)更高的選擇性，使得與傳統技術相比，在硬遮罩蝕刻期間的圖案侵蝕和基板損失被最小化。本文描述的實施例提高硬遮罩的蝕刻速度以改良產量而成為實用和值得製造的。在一個實施例中，在蝕刻腔室中使用容易取得的蝕刻劑和氣體有利地蝕刻硬遮罩，從而最少化對於「外來」化學品的需求。
在一個實施例中，在電漿環境中一起使用含鹵素蝕刻劑(例如氯(Cl2))與氧(O2)來蝕刻硬遮罩。在一個實施例中，由於高的深寬比並且需要精確的CD控制，在高於室溫的升高溫度下蝕刻硬遮罩，以提高副產物的揮發性。在一個實施例中，調整升高溫度來微 調CD、圖案化特徵的輪廓、或者上述兩者。在一個實施例中，藉由調整靜電夾盤(ESC)的溫度來調整升高溫度。
第1A圖為依據一個實施例的晶圓100之例示性實施例的側視圖。晶圓100包含在基板101上方的特徵層102上的硬遮罩層103。在一實施例中，基板101包括半導體材料，例如，矽(「Si」)、鍺(「Ge」)、矽鍺(「SiGe」)、基於III-V族材料的材料例如砷化鎵(「GaAs」)、或上述之任意組合。在一個實施例中，基板101包括用於積體電路的金屬化互連層。在一個實施例中，基板101包括電子元件，例如電晶體、記憶體、電容器、電阻器、光電元件、開關、及由電絕緣層分開的任何其他主動和被動電子元件，該電絕緣層例如層間介電質、溝槽絕緣層、或電子元件製造之技術領域中具有通常知識者習知的任何其他絕緣層。在至少一些實施例中，基板101包括互連件，例如設以連接金屬化層的通孔。
在一個實施例中，基板101是包括塊體下基板、中間絕緣層、及頂部單晶層的絕緣體上半導體(SOI)基板。頂部單晶層可以包含上列的任何材料，例如矽。在一實施例中，基板包括絕緣層--例如氧化物層，諸如氧化矽、氧化鋁、氮氧化矽、氮化矽層、上述之任意組合、或由電子元件設計決定的其他電絕緣層。在一個實施例中，基板101的絕緣層包含層間介電質(ILD)-- 例如二氧化矽。在一個實施例中，基板101的絕緣層包括聚醯亞胺、環氧樹脂、光可界定材料例如苯併環丁烯(BCB)、及WPR系列材料、或旋塗玻璃。在一實施例中，基板的絕緣層是適合隔絕相鄰元件並防止洩漏的絕緣層。
在一個實施例中，特徵層102包含一個或更多個絕緣層、一個或更多個導電層、一個或更多個半導體層、或上述層之任意組合，以製造一個或更多個微電子元件。在一個實施例中，特徵層102是絕緣層。在一實施例中，特徵層102包含氧化物層例如氧化矽、氧化鋁(「Al2O3」)、氮氧化矽(「SiON」)、氮化物層例如氮化矽、其他電絕緣層、或上述層之任意組合。在另一個實施例中，特徵層102包含氮化物層(例如氮化矽)、或其他氮化物層。在又另一個實施例中，特徵層102包含多晶矽、非晶矽、金屬、或上述之任意組合。在一實施例中，特徵層102是層的堆疊。
在一個實施例中，特徵層102是介電層的堆疊，例如氧化物、氮化物、或上述之任意組合。在一個實施例中，特徵層102是氮化矽層。在一個實施例中，特徵層102是氧化矽層。在又另一個實施例中，特徵層102在氮化矽層上包含氧化矽層。在又另一個實施例中，特徵層102在氧化矽層上包含氮化矽層。在又另一個實施例中，特徵層102包含沉積在彼此之頂部上的氧化物和氮化物層之堆疊。
在一實施例中，特徵層102包含半導體材料-例如單晶矽(「Si」)、多晶Si、非晶Si、鍺(「Ge」)、矽鍺(「SiGe」)、基於III-V族材料的材料(例如砷化鎵(「GaAs」))、或上述材料之任意組合。在一實施例中，特徵層102包含金屬，例如銅(Cu)、鋁(Al)、銦(In)、錫(Sn)、鉛(Pb)、銀(Ag)、銻(Sb)、鉍(Bi)、鋅(Zn)、鎘(Cd)、金(Au)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、鉑(Pt)、多晶矽、電子元件製造技術領域中具有通常知識者習知的其他導電層、或上述之任意組合。
在至少一些實施例中，特徵層102的厚度為約20nm至約5微米(μm)，取決於設計。在一個實施例中，特徵層102的厚度為至少2400nm(24000埃)。在一個實施例中，特徵層102的每個氧化物和氮化物層的厚度在大致從約20奈米(「nm」)至約70nm的範圍內。在一個實施例中，特徵層102的厚度為約2400nm至約4200nm(42000埃)。
特徵層102可以使用一種或更多種沉積技術沉積，例如但不限於化學氣相沉積(「CVD」)例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、 或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
如第1A圖所圖示，硬遮罩層103包含一種或更多種摻雜劑(例如摻雜劑107)及一種或更多種遮罩材料元素(例如遮罩元素117)。在一個實施例中，摻雜劑107是硼並且遮罩元素117是碳。在一個實施例中，硬遮罩層103包含硼、碳及氫。在一個實施例中，硬遮罩層103包含至少50%的硼。在另一個實施例中，硬遮罩層103包含約50重量%至約70重量%的硼。在一個實施例中，硬遮罩層103包含約1重量%的硼至約80重量%的硼。在另一個實施例中，硬遮罩層103包含約50重量%至約70重量%的硼。在一個實施例中，硬遮罩層103包含約30重量%至約70重量%的硼、約25%至約50%的碳、及約5%至約40%的氫。
在替代實施例中，摻雜劑107是其他的摻雜劑元素，例如氮、矽、或其他摻雜劑元素。在替代實施例中，遮罩元素117是其他的遮罩元素，例如多晶矽。在一個實施例中，硬遮罩層103是半導電遮罩層。在一個實施例中，硬遮罩層103比傳統的碳硬遮罩更硬。在一個實施例中，硬遮罩層103的楊氏模數為至少20千兆帕(GPa)。
在一個實施例中，硬遮罩層103是有機遮罩層。在一個實施例中，硬遮罩層103是聚合物硬遮罩。在一個實施例中，硬遮罩層103是碳硬遮罩層。在一個 實施例中，硬遮罩層103是由位於美國加州聖克拉拉的應用材料公司生產的Saphira TM硬遮罩層。在一個實施例中，硬遮罩層103是摻雜硼的非晶碳層。在一個實施例中，硬遮罩層103包含一個或更多個由位於美國加州聖克拉拉的應用材料公司生產的先進圖案化膜(APF)碳硬遮罩。一般來說，硬遮罩層的目的是為了保護被硬遮罩覆蓋的一個或更多個層的特定區域免於不必要的蝕刻。因為光阻劑可能在蝕刻下層的過程中被侵蝕，所以將硬遮罩層沉積在下層與光阻劑層之間。
一般來說，硬遮罩層103的厚度取決於應用。在一個實施例中，硬遮罩層103的厚度為從約100nm至約1700nm。在一個實施例中，硬遮罩層103的厚度小於1300nm。在更具體的實施例中，硬遮罩層的厚度為約500nm至約1000nm。在一個實施例中，使用含硼沉積氣體例如乙硼烷(B2H2)或其他含硼氣體、及含碳沉積氣體例如乙炔(C2H2)或其他含碳氣體沉積硬遮罩層103。
可以使用一種或更多種沉積技術來將硬遮罩層103沉積到特徵層上，該一種或更多種沉積技術例如但不限於化學氣相沉積(「CVD」)例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子 元件製造技術領域中具有通常知識者習知的其他沉積技術。
如第1A圖所圖示，將硬遮罩層104沉積在硬遮罩層103上。將硬遮罩層104圖案化以形成開口105而暴露出硬遮罩層103的部分106。在一個實施例中，硬遮罩層104為抗反射塗層(ARC)。在另一個實施例中，硬遮罩層104是DARC層。在一個實施例中，硬遮罩層104是SiON遮罩層。通常情況下，抗反射塗層被沉積在光阻劑層下方，以在微影過程中吸收散射光，而提高從光阻劑轉移圖案到下層的精確度。在一個實施例中，硬遮罩層104包括被沉積在DARC層上的底部聚合物抗反射塗層(「BARC」)。在另一個實施例中，硬遮罩層104是矽基ARC層在旋塗碳層上又在DARC層上的堆疊。在又另一個實施例中，硬遮罩層104包含碳化矽、碳氧化矽(SiOC)、氮氧化矽、氮化鋁、非晶Si、氧化矽、氮化物層(例如氮化矽)或其他對硬遮罩層103有選擇性的材料層。在一個實施例中，硬遮罩層104的厚度為約50nm至約200nm。在更具體的實施例中，硬遮罩層104的厚度為約80nm至約100nm。
在一個實施例中，開口105的寬度125是由設計所決定。在一個實施例中，寬度125在約2nm至約200nm的近似範圍中。在更具體的實施例中，寬度125為約20nm至約80nm。在至少一些實施例中，使用電子元件製造技術領域中具有通常知識者習知的其中一種 光阻劑沉積和圖案化技術在硬遮罩層104上沉積和圖案化光阻劑層127。在至少一些實施例中，在約20℃至約30℃的室溫下使用含氟的製程氣體(例如CxHzFy，其中x、y可以是不包括零的任意整數，並且z可以是包括零的任意整數，例如CF4、CHF3)、氧及氬通過圖案化光阻劑蝕刻硬遮罩層104。在一實施例中，在如第9圖描繪的電漿腔室或任何其他電漿腔室中使用電子元件製造技術領域中具有通常知識者習知的其中一種電漿蝕刻技術選擇性地蝕刻硬遮罩層104。在至少一些實施例中，在感應耦合電漿(ICP)腔室中蝕刻硬遮罩層104。在至少一些其他的實施例中，在電容耦合電漿(CCP)腔室中蝕刻硬遮罩層104。
第1B圖為類似於第1A圖圖示依據一個實施例在硬遮罩層中形成開口的視圖110。如第1B圖所圖示，在高於室溫的升高溫度124下使用氣體108來產生電漿粒子(元素)(例如電漿元素109和電漿元素111)而通過開口105蝕刻硬遮罩層103的暴露部分106。在一個實施例中，升高溫度124高於30℃。在一個實施例中，升高溫度124是從約160℃至約250℃。如第1B圖所圖示，在蝕刻硬遮罩層103的過程中光阻劑層127被完全蝕刻掉。一般來說，電漿粒子(元素)是指比使用來產生電漿元素的一般分子氣體更具化學反應性的原子、分子基團及正離子。在一個實施例中，氣體108含有鹵素，例如氯(Cl2)、氟、溴、碘、其他鹵素、或 上述鹵素之任意組合、以及氧(O2)。在一個實施例中，電漿元素109表示氧元素，並且電漿元素111表示鹵元素。在另一個實施例中，氣體108包含氯、氧及一種或更多種其他氣體，例如氬氣、氮氣、氦氣、其他氣體、或上述氣體之任意組合。
如第1B圖所圖示，鹵素電漿元素(例如鹵元素111)和氧元素(例如氧電漿元素109)與摻雜劑(例如摻雜劑107)和遮罩材料元素(例如遮罩材料元素117)反應，以產生揮發性副產物(例如揮發性產物113和115)及非揮發性產物。在一個實施例中，揮發性副產物113是與鹵元素耦接的摻雜劑，而揮發性副產物115是與氧元素耦接的遮罩材料元素。如第1B圖所圖示，鈍化層114被形成在開口的側壁116上。在一個實施例中，鈍化層114包含非揮發性產物，例如與氧元素耦接的摻雜劑及與鹵元素耦接的遮罩材料元素。在一個實施例中，揮發性副產物包含氯化硼、氫化硼、溴化硼、氟化硼、CO、CO2、或上述之任意組合。
第5圖為圖示表II的視圖501，表II包括依據一個實施例在BCl2/Cl2電漿中的電子撞擊反應、及鍵解離能(BDE)、臨界能(Eth)、以及反應截面積(σ)。表II顯示通常在BCl3/Cl2電漿中形成的不同反應(A1至A11)。如表II所示，BxCly產物可以在電漿中以低能量輕易地解離，這有部分是因為BCL產物的低蒸氣壓。有各種可輕易形成且高揮發性的BxCly產物。
參照回第1B圖，將包含非揮發性產物的鈍化層114沉積在硬遮罩層104的頂部和側壁部分上及形成於硬遮罩層103中的開口之側壁(例如側壁116)和底部上。在一個實施例中，鈍化層114的厚度為約1埃至約20埃。揮發性產物(例如揮發性產物113和115)作為氣體112的一部分被從晶圓移除，如第1B圖所圖示。在一個實施例中，藉由真空泵從被放在電漿蝕刻腔室中的晶圓移除揮發性產物，如以下針對第9圖進一步詳細描述的。
在一個實施例中，依據下式使用含Cl2和O2氣體蝕刻BxCyHz的硬遮罩層103，其中x、y及z可以是零以外的任意數：BxCyHz+Cl2+O2-->BxCly(氣體)+CO(氣體)+OH(氣體)+CCl(固體)+B2O3(固體)(1)
在一個實施例中，揮發性副產物氣體112包含BxCly、C及OH。在一個實施例中，鈍化層114包含CCl和B2O3。在至少一些實施例中，調整一個或更多個蝕刻參數以控制在硬遮罩層103中的開口之一個或更多個參數，例如輪廓、臨界直徑、或上述兩者。該一個或更多個蝕刻參數包含蝕刻溫度、蝕刻氣體流動速率、施加到上面定位待蝕刻晶圓的靜電夾盤的偏壓功率、供應到蝕刻腔室的壓力、施加到蝕刻腔室的電源、時間、或上述之任意組合。
在至少一些實施例中，使用含Cl2和O2氣體並最佳化高溫靜電夾盤(ESC)電漿腔室中的製程參數，以垂直蝕刻觸點和具有高深寬比(例如大於15：1)的狹縫遮罩，用於圖案化下層3D NAND節點或存儲節點電容器。一般來說，深寬比是指開口深度對開口寬度的比率。在至少一些實施例中，為了蝕刻硬遮罩層103，使用由Cl2與O2或類似氣體組成的氣體化學品來產生BxCly和CxOy副產物，其中x和y可以是零以外的任意整數。BxCly和CxOy蝕刻副產物是揮發性的，並被泵送出蝕刻腔室。非揮發性副產物將充當鈍化層，用以界定圖案化層。使用了Cl2/O2化學品，非揮發性副產物是形成側壁鈍化的BxOy和CxCly。在一個實施例中，調整升高溫度124以控制在硬遮罩層103中的開口之參數，例如輪廓、臨界直徑、或上述兩者。在一個實施例中，遮罩104對蝕刻硬遮罩層103的選擇性是藉由蝕刻溫度124來控制。在一個實施例中，遮罩104對蝕刻硬遮罩層103的選擇性隨著溫度124上升而提高。
第4A圖為顯示依據一個實施例用以蝕刻硬遮罩層的參數的表I(401)之視圖400。硬遮罩層由硬遮罩層103代表。如表401所示，蝕刻硬遮罩層涉及進行分別具有持續時間t1、t2、及t3的蝕刻操作I、II及III，以保持開口的輪廓並避免開口變成錐形。在第一蝕刻操作I，處理室內的壓力P是P1，施加到處理室的電源Ws是Ws1，施加到處理室內的靜電夾盤的偏壓功率Wb 是Wb1，Cl2氣體的流動速率是Fcl21，O2氣體的流動速率是Fo21，蝕刻溫度T是T1。然後在第二蝕刻操作II，處理室內的壓力P是P2，施加到處理室的電源Ws是Ws2，施加到處理室內的靜電夾盤的偏壓功率是Wb2，Cl2氣體的流動速率是Fcl22，O2氣體的流動速率是Fo22，蝕刻溫度是T2。然後在第三蝕刻操作III，處理室內的壓力P是P3，施加到處理室的電源Ws是Ws3，施加到處理室內的靜電夾盤的偏壓功率是Wb3，Cl2氣體的流動速率是Fcl23，O2氣體的流動速率是Fo23，蝕刻溫度是T3。在一個實施例中，P1、P2、及P3是相似的。在另一個實施例中，P1、P2、及P3中至少兩者是不同的。在更具體的實施例中，在每個操作I、II及III將處理室內的壓力P保持在約35毫托(MT)。
在一個實施例中，控制處理室內的電漿元素的密度涉及調整Ws。在一個實施例中，在操作I、II及III Ws大致上是相同的。在更具體的實施例中，每個Ws1、Ws2、及Ws3都是約1700W。在另一個實施例中，Ws1、Ws2、及Ws3中至少兩者是不同的。
在一個實施例中，控制撞擊晶圓的電漿元素之能量和方向中之至少一者涉及調整Wb。在一個實施例中，Wb1、Wb2、及Wb3中至少兩個是不同的。在另一個實施例中，Wb1、Wb2、及Wb3是相似的。在更具體的實施例中，Wb3大於Wb2和Wb1中的每一個。在更具體的實施例中，Wb2和Wb1每個都是約400W，而Wb3 是約500W。在一個實施例中，提高Wb以增加電漿元素到達底部的能量，從而避免HAR開口變成錐形並保持HAR開口的垂直輪廓。
在一個實施例中，控制蝕刻速度涉及調整Cl2氣體的流動速率。在一個實施例中，Fcl21、Fcl22、及Fcl23是相似的。在更具體的實施例中，通過操作I、II及III將處理室中氯氣Cl2的流動速率保持在每分鐘約220標準立方厘米(sccm)。在另一個實施例中，Fcl21、Fcl22、及Fcl23中至少兩個是不同的。
在一個實施例中，控制鈍化層114涉及調整O2的流動速率。在一個實施例中，Fo21、Fo22、及Fo23中至少兩個是不同的。在另一個實施例中，Fo21、Fo22、及Fo23是相似的。在更具體的實施例中，Fo21大於Fo22大於Fo23以減少鈍化來避免HAR開口變成錐形並保持HAR開口的垂直輪廓。在更具體的實施例中，Fo21為約200sccm，Fo22為約120sccm，而Fo23為約90sccm。
在一個實施例中，控制蝕刻溫度T涉及調整上面定位晶圓的ESC的溫度。在一個實施例中，T1、T2、及T3是相似的。在更具體的實施例中，在操作I、II及III將處理室中ESC的溫度T保持在從約160℃至約250℃的近似範圍中。在更具體的實施例中，T1、T2、及T3中每個都是約195℃。在另一個實施例中，T1、T2、及T3中至少兩個是不同的。
在一個實施例中，t1、t2、及t3中至少兩個是不同的。在更具體的實施例中，t2大於t3大於t1。在更具體的實施例中，t1為約15分鐘，t2為約45分鐘，而t3為約40分鐘。在另一個實施例中，t1、t2、及t3是相似的。隨著蝕刻溫度升高，一種或更多種副產物的揮發性提高並且副產物的黏著係數減小，導致殘留在晶圓上的副產物之數量減少。調整升高的蝕刻溫度提供了簡單的輪廓和CD控制及橫跨晶圓的調整。升高的蝕刻溫度在160℃至250℃的近似範圍中。藉由調整升高的蝕刻溫度及本文所述的其他製程參數來調整CD和輪廓的多樣性和簡易性提供了優於傳統技術的更大優勢。在本文所述的升高溫度下蝕刻硬遮罩層的另一個優點是蝕刻速度比傳統技術提高至少兩倍(例如每分鐘7000埃(A/m))。在本文所述的升高溫度下蝕刻BCH之硬遮罩層的又另一個優點是提高SiON硬遮罩層104的選擇性。隨著蝕刻溫度升高，需要的反應氣流較少，從而導致SiON遮罩的更多硬遮罩層104留下。
第4B圖圖示描繪依據一個實施例形成的複數個HAR開口的影像410。如第4B圖所圖示，在頂部的開口寬度類似於在底部的開口寬度，使得HAR開口的輪廓被保持為大體上垂直的。
返回參照第1B圖，在如第9圖描繪的電漿腔室或使用電子元件製造之技術領域中具有通常知識者習知的其中一種電漿蝕刻技術的任何其他電漿腔室中選擇 性地蝕刻硬遮罩層103。在一個實施例中，在CCP腔室中蝕刻硬遮罩層103。在另一個實施例中，在ICP腔室中蝕刻硬遮罩層103。
第1C圖為依據一個實施例在硬遮罩層103中形成開口119以暴露出特徵層102的部分121之後類似於第1B圖的視圖120。如第1C圖所圖示，部分121是開口119的底部部分。開口119具有相對的側壁，例如側壁116和側壁118。鈍化層114被沉積在硬遮罩層104的頂部部分、側壁116和118及底部部分121上。鈍化層114被用來避免底切，使得側壁116和118大體上相對於底部121垂直。在一個實施例中，開口119的垂直輪廓被界定為使得開口119的每個側壁與底部之間的角度(例如角度128)為約90度。在一個實施例中，為了將角度128保持在約90度，在操作III減小鈍化層114的厚度，如上所述。
在一個實施例中，開口119的寬度122是由寬度125決定的。在一個實施例中，開口119的寬度122是從約20nm至約80nm。在一個實施例中，開口119是具有預定直徑的孔。在另一個實施例中，開口119是長度比寬度大得多的溝槽。在一個實施例中，開口119的深度123是由硬遮罩層104的厚度、被蝕刻硬遮罩層103的厚度、或上述厚度之組合決定的。在一個實施例中，深度123是從約100nm至約1300nm。在一個實施例中，深度123小於1300nm。在更具體的實施例中， 深度123是從約500nm至約1000nm。在一個實施例中，開口119的深寬比被定義為深度123對寬度122的比係大於15：1。在另一個實施例中，開口119的深寬比為至少40：1。在又另一個實施例中，開口119的深寬比為約10：1至約70：1。
第1D圖為依據一個實施例在特徵層102中形成開口155之後類似於第1C圖的視圖130。如第1D圖所圖示，第1C圖中描繪的鈍化層114變成特徵層102和圖案化硬遮罩層103的一部分。在一個實施例中，圖案化硬遮罩層104在蝕刻特徵層102的過程中被從硬遮罩層103移除。開口具有相對的側壁133和134及底部部分126。
在一個實施例中，開口155是孔。在另一個實施例中，開口155是溝槽。在一個實施例中，開口155的寬度132是由寬度125決定的。在一個實施例中，開口155的寬度132為約20nm至約80nm。在一個實施例中，開口155的深度131是由硬遮罩層103的厚度、被蝕刻特徵層103的厚度、或上述厚度之組合決定的。在一個實施例中，深度131為約0.5微米(「μm」)至約10μm。在一個實施例中，開口155的深寬比大於15：1。在另一個實施例中，開口155的深寬比大於40：1。在又另一個實施例中，開口155的深寬比在10：1至70：1的近似範圍中。
在一個實施例中，形成開口155涉及使用從含氟氣體產生的電漿通過圖案化硬遮罩層103和圖案化硬遮罩層104蝕刻特徵層102，以暴露出基板101的部分126。在至少一些實施例中，用以蝕刻特徵層的氣體含有碳和氟。在至少一些實施例中，用以蝕刻特徵層的氣體含有碳、氟(例如CxFy，其中x、y可以是任意整數)、氧及氬。在至少一些實施例中，特徵層102在20℃至30℃的近似範圍中的溫度下進行電漿蝕刻。在至少一些實施例中，用以蝕刻層102的壓力在10毫托至約200毫托的近似範圍中。在替代實施例中，特徵層102在CCP腔室、ICP腔室、遠端電漿腔室、或電子元件製造的技術領域中具有通常知識者習知的任何其他電漿腔室中進行蝕刻。
第1E圖為依據一個實施例在移除圖案化硬遮罩層103及將一個或更多個導電層沉積於開口155中之後類似於第1D圖的視圖140。可以使用電子元件製造中具有通常知識者習知的其中一種技術來從絕緣層移除圖案化硬遮罩層103。
在一個實施例中，將導電層141沉積在特徵層102的頂部部分上、開口155的底部部分126和側壁上。將導電層142沉積在導電層14上。可被用於每個層141和142的導電材料之實例包括、但不限於金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛)、金屬合金、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳 化鉭、碳化鋁)、其他導電材料、或上述導電材料之任意組合。在替代實施例中，導電層141是種晶層、阻障層、黏著層、或上述層之任意組合。在一個實施例中，導電層141的厚度小於約200nm。在一個實施例中，導電層141的厚度為約1nm至約150nm。導電層141和導電層142每一層都可以使用一種導電層沉積技術沉積，例如無電電鍍、電鍍、濺射、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、或電子元件製造的技術領域中具有通常知識者習知的任何其他導電層沉積技術。
第1F圖為依據一個實施例在從特徵層102的頂部部分移除部分的導電層142和141以形成互連件151及將元件特徵129沉積在互連件151的頂部部分上之後類似於第1E圖的視圖150。在替代實施例中，元件特徵129可以使用一種元件特徵沉積技術沉積，該元件特徵沉積技術例如電鍍、濺射、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、或電子元件製造技術領域中具有通常知識者習知的任何其他導電層沉積技術。在一個實施例中，元件特徵129是元件觸點。在一個實施例中，元件特徵129是導電接線的一部分。在替代實施例中，元件特徵129是電子元件的一部分，例如電晶體、記憶體、電容器、開關、電阻器、電感器、電壓調節器、放大器、功率管理積體電路、其他電子元件、或上述之任意組合。
第1G圖為依據另一個實施例的晶圓之例示性實施例的側視圖160。第1G圖與第1A圖不同之處在於硬遮罩層的堆疊(例如硬遮罩層162在硬遮罩層161上)被沉積在光阻劑層163與硬遮罩層104之間，而基板101未被圖示出。在一個實施例中，光阻劑層163表示光阻劑層127。圖案化光阻劑層163包含開口164，通過開口164以在硬遮罩層162中形成開口。
在一個實施例中，使用圖案化硬遮罩層162在硬遮罩層161中形成開口。使用圖案化硬遮罩層161在硬遮罩層104中形成開口。在一個實施例中，每個硬遮罩層161和162都可以是電子元件製造技術領域中具有通常知識者習知的其中一種硬遮罩層。在更具體的實施例中，硬遮罩層161是旋塗碳(SOC)層。硬遮罩層162是矽基ARC(Si-ARC)層。硬遮罩層104是DARC層。硬遮罩層103是Saphira TM硬遮罩。特徵層102是介電層。
在一個實施例中，光阻劑層163的厚度為從約100nm至約150nm。在更具體的實施例中，光阻劑層163的厚度為約130nm。在一個實施例中，硬遮罩層162的厚度為約20nm至約50nm。在更具體的實施例中，硬遮罩層162的厚度為約30nm。在一個實施例中，硬遮罩層161的厚度為約130nm至約180nm。在更具體的實施例中，硬遮罩層161的厚度為約160nm。在一個實施例中，硬遮罩層104的厚度為約100nm至 約150nm。在更具體的實施例中，硬遮罩層104的厚度為約130nm。在一個實施例中，硬遮罩層103的厚度為約600nm至約1200nm。在更具體的實施例中，硬遮罩層103的厚度為約900nm。
使用電子元件製造技術領域中具有通常知識者習知的其中一種光阻劑沉積和圖案化技術在硬遮罩層162上沉積和圖案化光阻劑層163。可以使用一種或更多種沉積技術沉積每個硬遮罩層162、161、104、及103，該沉積技術例如但不限於化學氣相沉積(「CVD」)例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
第1H圖為依據另一個實施例在硬遮罩層103中形成開口171之後類似於第1G圖的視圖170。第1H圖與第1D圖不同之處在於圖案化硬遮罩層161是在圖案化硬遮罩層104上。在一個實施例中，藉由蝕刻硬遮罩層161來移除第1G圖中描繪的圖案化光阻劑層163，並藉由蝕刻硬遮罩層104來移除圖案化硬遮罩層162。在一個實施例中，藉由蝕刻硬遮罩層103來移除圖案化硬遮罩層161。在另一個實施例中，藉由蝕刻特徵層102來移除圖案化硬遮罩層161。
在一個實施例中，開口171是藉由在高於室溫的溫度下使用由含鹵素氣體形成的電漿元素至少通過圖案化硬遮罩層104蝕刻硬遮罩層103形成的，如上所述。在一個實施例中，含鹵素氣體包含氯氣和氧氣，如上所述。
在一個實施例中，開口171是孔。在另一個實施例中，開口171是溝槽。在一個實施例中，開口171的深度為約100nm至約1300nm。在一個實施例中，開口171的深度小於1300nm。在更具體的實施例中，開口171的深度為約500nm至約1000nm。在一個實施例中，開口171的深寬比大於15：1。在另一個實施例中，開口171的深寬比為至少40：1。在又另一個實施例中，開口171的深寬比為約10：1至約70：1。如第1H圖所圖示，開口171具有垂直的輪廓，使得側壁172與特徵層102的頂表面之間的角度175為約90度。在一個實施例中，開口171表示開口119。
第2A圖為依據一個實施例用以提供3D系統的晶圓200之例示性實施例的側視圖。晶圓200包含在基板201上方的特徵層220上的硬遮罩層205上的圖案化硬遮罩層206。在一個實施例中，基板201表示基板101。硬遮罩層205表示硬遮罩層103。
如第2A圖所圖示，特徵層220包含沉積在彼此上的氧化物層204和氮化物層203的堆疊。將絕緣層202沉積在基板201與特徵層202之間。在一個實施例 中，絕緣層202充當阻障層，用以防止電遷移。在一個實施例中，絕緣層202是氧化物層，例如氧化鉭(TAO)、氧化矽、氧化鋁(Al2O3)、氧化鈦、或其他氧化物層。在一個實施例中，絕緣層202的厚度為約5nm至約50nm。
在一個實施例中，氧化物層204是氧化矽層。在一個實施例中，氮化物層203是氮化矽層。在另一個實施例中，氧化物層204是氧化鍺、氧化鎵、氧化鉭(TaO)、氧化鋁、氧化鈦、或其他氧化物層。在另一個實施例中，氮化物層203是氮化鈦、氮化鎵、氮化鉭、氮化鋁、氮化鍺、或其他氮化物層。在一個實施例中，每個氧化物層203和氮化物層204的厚度都是從約20nm至約70nm。在一個實施例中，堆疊包含至少36層的氧化物204和氮化物203。
可以使用一種或更多種沉積技術沉積層202、203及204，該沉積技術例如但不限於化學氣相沉積(「CVD」)例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
如第2A圖所圖示，硬遮罩層206被沉積在硬遮罩層205上。硬遮罩層206被圖案化以向下形成開口 207和208到達硬遮罩層205。在一個實施例中，硬遮罩層206表示硬遮罩層104。
在一個實施例中，每個開口207和208的寬度都是由設計決定的。在一個實施例中，每個開口207和208的寬度都在約2nm至約200nm的近似範圍中。在更具體的實施例中，每個開口207和208的寬度都是從約20nm至約80nm。在至少一些實施例中，如以上針對硬遮罩層104所述，通過圖案化光阻劑蝕刻硬遮罩層206以形成開口207和208。
如第2A圖所圖示，在高於室溫的升高溫度212下使用用以產生電漿元素(例如電漿元素209和電漿元素211)的氣體通過開口207和208蝕刻硬遮罩層205，如上所述。在一個實施例中，用以產生電漿元素以蝕刻硬遮罩層205的氣體含有鹵素(例如氯(Cl2)、氟、溴、碘、其他鹵素、或上述鹵素之任意組合)及氧(O2)，如上所述。在一個實施例中，電漿元素211表示氧元素，並且電漿元素209表示鹵元素。在另一個實施例中，用以產生電漿元素以蝕刻硬遮罩層205的氣體包含氯、氧、及一種或更多種其他氣體，例如氬氣、氮氣、氦氣、其他氣體、或上述氣體之任意組合，如上所述。
鹵素和氧電漿元素與摻雜劑和遮罩材料元素反應以產生揮發性副產物和非揮發性產物。在一個實施例中，揮發性副產物是與鹵元素耦接的摻雜劑、及與氧 元素耦接的遮罩材料元素，如上所述。在一個實施例中，用以在硬遮罩層205中的開口之側壁上形成鈍化層的非揮發性產物是與氧元素耦接的摻雜劑、及與鹵元素耦接的遮罩材料元素，如上所述。在一個實施例中，揮發性副產物包含氯化硼、氫化硼、溴化硼、氟化硼、CO、CO2、或上述之任意組合。
第2B圖為依據一個實施例在硬遮罩層205中形成開口212和213之後類似於第2A圖的視圖210。在一個實施例中，使用以上針對第1B圖、第1C圖、第4A圖、第4B圖、及第5圖描述的其中一種技術藉由通過圖案化硬遮罩層206選擇性蝕刻硬遮罩層205而向下形成開口212和213到達特徵層220的頂部氮化物層203。如第2B圖所圖示，每個開口212和213都具有相對的側壁和底部。在一個實施例中，開口212和213是孔。在一個實施例中，每個開口212和213都代表開口119。
第2C圖為依據一個實施例在特徵層220中形成開口214和215及移除圖案化硬遮罩層205之後類似於第2B圖的視圖220。使用圖案化硬遮罩層205作為遮罩在特徵層220中形成開口214和215並通過絕緣層202向下到達基板201，如以上針對第1D圖所述。使用電子元件製造技術領域中具有通常知識者習知的其中一種硬遮罩層移除技術來移除圖案化硬遮罩層205。
在一個實施例中，每個開口214和215都是高深寬比的通道孔。在一個實施例中，每個開口214和215的寬度都是由開口212和213的寬度決定。在一個實施例中，每個開口214和215的寬度都是從約20nm至約80nm。在一個實施例中，每個開口214和215的深度都是從約0.5μm至約10μm。在一個實施例中，每個開口214和215的深寬比都大於15：1。在另一個實施例中，每個開口214和215的深寬比都大於40：1。在又另一個實施例中，每個開口214和215的深寬比都在10：1至70：1的近似範圍中。在一個實施例中，開口214和215之間的間距是約10nm至約200nm。在一個實施例中，每個開口214和215都是使用以上針對第1D圖描述的其中一種技術形成的。
第2D圖為依據一個實施例將一個或更多個通道孔層沉積於開口214和215中之後類似於第2C圖的視圖230。如第2D圖所圖示，通道孔層包含在介電層216上的導電層217、在導電層217上的介電質填料層218。在一個實施例中，導電層217充當第3圖圖示的3D系統之浮置閘極。如第2D圖所圖示，介電層216被沉積到開口214和215的側壁和底部及氮化物層203的頂部部分上。在一個實施例中，介電層216是氮化物層。在更具體的實施例中，介電層是基於氮化矽的介電層。在一個實施例中，介電層216被沉積到約5nm至約20nm的厚度。如第2D圖所圖示，導電層217被保形地沉積在 介電層216上。在一個實施例中，導電層217是多晶矽層。在另一個實施例中，導電層217包含金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛)、金屬合金、金屬碳化物、其他導電材料、或上述導電材料之任意組合。在一個實施例中，導電層217的厚度為約5nm至約20nm。介電質填料層218被沉積在導電層217上。在一個實施例中，介電質填料層218是氧化矽填料層、或其他介電層。
介電層216和介電質填料層218都可以使用一種或更多種介電層沉積技術沉積，該介電層沉積技術例如但不限於化學氣相沉積(「CVD」)例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
導電層217可以使用一種導電層沉積技術沉積，該導電層沉積技術例如但不限於例如無電電鍍、電鍍、濺射、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、或電子元件製造技術領域中具有通常知識者習知的任何其他導電層沉積技術。
第2E圖為依據一個實施例在將硬遮罩層245上的圖案化硬遮罩層246形成在特徵層220的頂部 氧化物層204上之後類似於第2D圖的視圖240。介電質填料層218、導電層217、介電層216及氮化物層203的頂部部分被使用電子元件製造技術領域中具有通常知識者習知的其中一種化學機械研磨(CMP)技術移除。在一個實施例中，硬遮罩層246表示硬遮罩層104。硬遮罩層245表示硬遮罩層103。
如第2E圖所圖示，將硬遮罩層246圖案化以向下形成開口247到達硬遮罩層245。在一個實施例中，開口247是長度比寬度大得多的狹縫。在一個實施例中，開口247的寬度是由設計決定的。在一個實施例中，開口247的寬度為約2nm至約200nm。在更具體的實施例中，開口247的寬度為約20nm至約80nm。在至少一些實施例中，通過圖案化光阻劑蝕刻硬遮罩層246以形成開口247，如以上針對硬遮罩層104所述。
如第2E圖所圖示，在高於室溫的升高溫度251下使用用以產生電漿元素(例如電漿元素249和電漿元素248)的氣體通過開口247蝕刻硬遮罩層245，如上所述。在一個實施例中，用以產生電漿元素以蝕刻硬遮罩層245的氣體含有鹵素(例如氯(Cl2)、氟、溴、碘、其他鹵素、或上述鹵素之任意組合)及氧(O2)，如上所述。在一個實施例中，電漿元素248表示氧元素，並且電漿元素249表示鹵元素。在另一個實施例中，用以產生電漿元素以蝕刻硬遮罩層245的氣體包含氯、氧、及一種或更多種其他氣體，例如氬氣、氮氣、氦氣、 其他氣體、或上述氣體之任意組合，如上所述。鹵素和氧電漿元素與摻雜劑和遮罩材料元素反應而產生揮發性副產物和非揮發性產物，如上所述。
第2F圖為依據一個實施例在特徵層220中形成開口之後類似於第2E圖的視圖250。首先，使用以上針對第1B圖、第1C圖、第4A圖、第4B圖、及第5圖描述的其中一種技術通過圖案化硬遮罩層246選擇性地蝕刻硬遮罩層245而在硬遮罩層245中向下形成開口252到達特徵層220的頂部氧化物層204。
在一個實施例中，開口252是高深寬比的開口。在一個實施例中，開口252是長度比寬度大得多的狹縫。在一個實施例中，開口252具有從約2nm至約200nm的寬度。在更具體的實施例中，開口252具有約10nm至約80nm的寬度和約0.5μm至約100μm的長度。在一個實施例中，開口252的深度為約0.5μm至約10μm。在一個實施例中，開口252的深寬比大於15：1。在另一個實施例中，開口252的深寬比大於40：1。在又另一個實施例中，開口252的深寬比在10：1至70：1的近似範圍中。
接著，使用圖案化硬遮罩層245作為遮罩通過開口252向下蝕刻特徵層220穿過絕緣層202到達基板201，如上文針對第1D圖所述。在一個實施例中，使用上文針對第1D圖描述的其中一種技術在特徵層220中形成開口。
第2G圖為依據一個實施例在移除圖案化硬遮罩層246和245與氮化物層203及形成共用源極接線區261之後類似於第2F圖的視圖260。使用電子元件製造技術領域中具有通常知識者習知的一種或更多種硬遮罩層移除技術移除圖案化硬遮罩層246和245。在替代實施例中，使用濕蝕刻、乾蝕刻、或上述蝕刻技術之任意組合移除氮化物層203。在一個實施例中，藉由濕蝕刻在熱磷酸(H3PO4)浴中移除氮化物層203。在一個實施例中，通過開口252在基板201上形成摻雜劑濃度從約1 x 1019原子/cm3至約1 x 1021原子/cm3的共用源極接線區261。共用源極接線區261可以使用一種離子佈植技術、或電子元件製造技術領域中具有通常知識者習知的其他源極接線形成技術形成。
第2H圖為依據一個實施例形成導電層之後類似於第2G圖的視圖270。如第2H圖所圖示，在部分的氧化物層204上形成導電層271，例如上部273、側部275及底部276、以及介電層216的暴露部分，例如部分274。在一個實施例中，導電層271的厚度為約10埃至約10nm。在氧化物層204之間、導電層271上形成導電層272。如第2H圖所圖示，導電層271上的導電層272取代移除的氮化物層203。在一個實施例中，導電層272上的導電層272充當第3圖描繪的3D系統的控制閘極之一部分。
在一個實施例中，導電層271是充當阻障層的氮化鈦。在一個實施例中，導電層272是鎢層。在替代實施例中，每個導電層272和271都包含金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、錫、鉛)、金屬合金、金屬碳化物、其他導電材料、或上述導電材料之任意組合。每個導電層271和導電層272都可以使用一種導電層沉積技術沉積，該導電層沉積技術例如無電電鍍、電鍍、濺射、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、或電子元件製造技術領域中具有通常知識者習知的任何其他導電層沉積技術。如第2H圖所圖示，從開口252移除導電層272。在一個實施例中，使用一種蝕刻技術藉由蝕刻來從開口252移除導電層272，該蝕刻技術例如電子元件製造中具有通常知識者習知的濕蝕刻、乾蝕刻、或上述兩種技術。
第2I圖為依據一個實施例將一個或更多個介電層沉積於開口252中之後類似於第2H圖的視圖280。通過開口252沉積介電層281到共用源極接線區261上，如第2I圖所圖示。在一個實施例中，介電層281充當第3圖描繪的3D電晶體系統之字線之間的場絕緣層。
在一個實施例中，介電層281為氧化物層，例如氧化矽(SiO)、二氧化矽(SiO2)、氧化鋁、任何其他氧化物介電層、或上述氧化物之任意組合。在另 一個實施例中，介電層281是氮化物層，例如氧化矽氮化物、氮化矽、由電子元件設計決定的其他電絕緣層、或上述之任意組合。介電層281可以使用一種或更多種介電層沉積技術沉積，該介電層沉積技術例如但不限於化學氣相沉積(「CVD」)例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。使用電子元件製造技術領域中具有通常知識者習知的其中一種化學機械研磨(CMP)技術從氧化物層204的頂部部分和介電質填料層218、導電層217及介電層216的頂部部分移除介電層281。
第10圖圖示依據一個實施例包含如第2D圖描繪的通道孔層的3D電晶體之一部分的透視圖1000。介電質填料218是在閘極電極1001中延伸通過開口1002的柱狀物。導電層217包圍介電質填料218。在一個實施例中，導電層217充當浮置閘極。介電層216包圍導電層217。閘極電極1001包圍介電層216。在一個實施例中，閘極電極1001包含在導電層271上的導體層272。
第3圖為依據一個實施例使用針對第2A-2H圖描述的方法製造的3D電晶體系統300之視圖。系統300包含耦接到串選擇線(SSL)302的位元線(BL) 301、控制閘極字線(WL)303、接地選擇線(GSL)304、及共用源極接線(CSL)305。在一個實施例中，字線303被耦接到形成作為上文針對第2A-2D圖和第10圖描述的通道孔結構306之一部分的浮置閘極。在一個實施例，字線305被形成在上文針對第2E-2I圖描述的狹縫中的絕緣層分隔。如第3圖所圖示，形成多個HAR互連件307來接觸BLs 301、SSL 302、WLs 303、GSL 304、CSL 305。連接HAR互連件來接觸接線308。在一個實施例中，使用上文針對第1A-1H圖描述的方法形成HAR互連件307。
第6圖為圖示依據一個實施例調整Saphira TM遮罩中的HAR開口之輪廓的影像之視圖600。影像601顯示具有大致垂直的輪廓的HAR開口。如影像601所示，開口的底部對頂部比大於80%，底部CD約80nm，開口的側壁與底部之間的角度為約90度。影像602顯示具有中等錐形輪廓的HAR開口。如影像602所示，開口的底部對頂部比介於約70%至約80%之間，底部CD約60nm，開口的側壁與底部之間的角度介於約88度和約89.4度之間。影像603顯示具有大致錐形的輪廓的HAR開口。如影像603所示，開口的底部對頂部比小於50%，底部CD約40nm，開口的側壁與底部之間的角度小於89度。藉由調整一個或更多個參數來微調影像601、602及603顯示的開口之輪廓，該一個或更多個 參數包含升高溫度、氣流速率、偏壓功率、壓力、電源、時間、或上述參數之任意組合，如上所述。
第7圖為圖示依據一個實施例硬遮罩中開口頂部和底部的尺寸差702對比蝕刻溫度701的曲線圖700。在一個實施例中，硬遮罩摻雜有硼。在一個實施例中，硬遮罩包含碳和硼。在一個實施例中，硬遮罩是Saphira TM硬遮罩。曲線703表示，隨著溫度701升高，差702減小。在一個實施例中，隨著蝕刻溫度升高，橫向蝕刻速度加快。在一個實施例中，增加遮罩中的硼濃度會升高產生大體上垂直的輪廓的溫度。
第8圖為圖示描繪依據一個實施例的硬遮罩HAR開口的影像802與描繪傳統硬遮罩HAR開口的影像801相比的視圖800。影像802圖示的HAR開口之底部對頂部CD比明顯大於影像801圖示的HAR開口之底部對頂部CD比。在一個實施例中，用以形成影像802圖示的HAR開口的蝕刻速度至少比用以形成影像801圖示的HAR開口的蝕刻速度快兩倍。
第9圖圖示依據一個實施例用以提供遮罩蝕刻的電漿系統900之一個實施例的方塊圖。如第9圖所圖示，系統900具有處理室901。用以固持工件903的可移動基座902被放在處理室901中。基座902包含靜電夾盤(「ESC」)、被嵌入ESC的DC電極、及冷卻/加熱底座。在一實施例中，基座902充當移動陰極。在一實施例中，ESC包含Al2O3材料、Y2O3、或電子元件 製造中具有通常知識者習知的其他陶瓷材料。DC電源904被連接到基座902的DC電極。
如第9圖所圖示，通過開口908載入晶圓903，並將晶圓903放在基座902上。晶圓903表示上述其中一個晶圓。系統900包含入口，用以通過質量流量控制器911輸入一種或更多種製程氣體912到電漿源913。包含噴頭914的電漿源913被耦接到處理室901，以接收一種或更多種氣體912來產生電漿元素(粒子)，如上所述。電漿源913被耦接到RF電源910。電漿源913通過噴頭914在處理室901中使用高頻電場從一種或更多種製程氣體911產生電漿915。電漿915包含電漿粒子，例如離子、電子、基團、或上述粒子之任意組合，如上所述。在一實施例中，電源910以約13.56MHz至約162MHz的頻率供應約100W至約3000W的功率來產生電漿915。
電漿偏壓功率905經由射頻匹配907耦接到基座902(例如陰極)，以激發電漿。在一實施例中，電漿偏壓功率905以預定頻率提供偏壓功率。還可以提供電漿偏壓功率906，例如用以以預定頻率提供另一種偏壓功率。電漿偏壓功率906和偏壓功率905被連接到射頻匹配907，以提供雙頻偏壓功率。在一實施例中，施加於基座902的總偏壓功率為約10W至約3000W。
如第9圖所圖示，壓力控制系統909提供壓力到處理室901。如第9圖所圖示，腔室901具有一個或更 多個排氣出口916，用以抽空處理過程中在腔室中產生的揮發性產物。在一實施例中，電漿系統900是ICP系統。在一實施例中，電漿系統900是CCP系統。
控制系統917耦接到腔室901。控制系統917包含處理器918、耦接到處理器918的溫度控制器919、耦接到處理器918的記憶體920、以及耦接到處理器918的輸入/輸出裝置921，用以控制本文所述的執行方法。
電漿系統900可以是所屬技術領域中習知的任何類型的高性能半導體處理電漿系統，例如但不限於蝕刻機、清洗機、火爐、或用以製造電子元件的任何其他電漿系統。在一實施例中，系統900可以表示一種電漿系統，例如由位於美國加州聖克拉拉的應用材料公司製造的Producer、Centura、Mesa或Capa電漿系統、或任何其他電漿系統。
在前述的說明書中，已經參照具體的例示性實施例描述了本發明的實施例。將明顯的是，可以在不偏離以下申請專利範圍闡述的發明實施例之更寬的精神和範疇下對該等實施例進行各種修改。因此，應將說明書和圖式視為說明性的意義而非限制性的意義。
100‧‧‧晶圓
101‧‧‧基板
102‧‧‧特徵層
103‧‧‧硬遮罩層
104‧‧‧硬遮罩層
105‧‧‧開口
106‧‧‧部分
107‧‧‧摻雜劑
117‧‧‧遮罩元素
125‧‧‧寬度
127‧‧‧光阻劑層

Claims (20)

  1. 一種製造一電子元件的方法，包含以下步驟：在一基板上方的一特徵層上沉積一第一硬遮罩層，該第一硬遮罩層包含一有機遮罩層；以及在高於室溫的一第一溫度下使用包含一鹵元素的一第一電漿在該第一硬遮罩層中形成一開口，以暴露出一部分的該特徵層。
  2. 如請求項1所述之方法，其中該有機遮罩層包含一摻雜劑。
  3. 如請求項1所述之方法，進一步包含在該第一硬遮罩層上沉積一第二硬遮罩層；以及使用一第二電漿在該第二硬遮罩層中形成一開口。
  4. 如請求項1所述之方法，其中該特徵層包含一個或更多個絕緣層、一個或更多個導電層、一個或更多個半導體層、或上述層之任意組合。
  5. 如請求項1所述之方法，其中該第一電漿包含一氧元素。
  6. 如請求項1所述之方法，進一步包含調整一個或更多個參數來控制該開口之輪廓、該開口之臨界直徑、或者上述兩者，該一個或更多個參數包含該第一溫度、一氣體流動速率、一偏壓功率、一壓 力、一電源、時間、或上述之任意組合。
  7. 如請求項1所述之方法，進一步包含使用該第一電漿在該開口之側壁上形成一鈍化層。
  8. 一種製造一電子元件的方法，包含以下步驟：供應一第一氣體到一腔室，該第一氣體用以提供包含一鹵元素的一第一電漿；在一第一溫度下使用該鹵元素蝕刻一有機遮罩層，以形成一開口而暴露出該絕緣層之一部分，該有機遮罩層在一基板上方的一絕緣層上包含一摻雜劑。
  9. 如請求項8所述之方法，其中該第一溫度高於室溫，並且其中蝕刻該有機遮罩層包含移除一第二氣體，該第二氣體包含與該鹵元素耦合的該摻雜劑。
  10. 如請求項8所述之方法，進一步包含調整該第一溫度以控制該開口之輪廓、該開口之臨界直徑、或上述兩者。
  11. 如請求項8所述之方法，其中該絕緣層包含一氧化物層、一氮化物層、或者上述層之任意組合。
  12. 如請求項8所述之方法，進一步包含供應一第二氣體，以提供一第二電漿到該腔室；以及在比該第一溫度低的第二溫度下使用該第二電漿在該有機遮罩層上蝕刻一抗反射塗層。
  13. 如請求項8所述之方法，進一步包含使用該第一電漿在該開口之側壁上形成一鈍化層。
  14. 如請求項8所述之方法，進一步包含供應一第三氣體以提供一第三電漿進入該腔室；以及使用該第三電漿蝕刻該絕緣層的暴露部分。
  15. 一種製造一電子元件的系統，包含：一處理室，具有一台階，用以定位一晶圓，該晶圓在一基板上方的一特徵層上包含一第一硬遮罩層，該第一硬遮罩層包含一有機遮罩層，並且該處理室包含一入口，用以輸入一第一氣體，以提供一第一電漿，該第一電漿包含一鹵元素；以及至少一電源，被耦接到該處理室，其中該處理室具有一第一配置，用以在一高於室溫的第一溫度下使用該第一電漿在該第一硬遮罩層中形成一開口，以暴露出一部分的該特徵層。
  16. 如請求項15所述之系統，其中該有機遮罩層包含硼，而且其中該處理室包含一出口，用以移除一第二氣體，該第二氣體包含與該鹵元素耦合的摻雜劑。
  17. 如請求項15所述之系統，其中一第二硬遮罩層被沉積在該第一硬遮罩層上，而且其中該腔室具有一第二配置，用以在一低於該第一溫度的第二溫 度下使用一第二電漿在該第二硬遮罩層中形成一開口。
  18. 如請求項15所述之系統，其中該第一電漿包含一氧元素，而且其中該處理室具有一第三配置，用以調整一個或更多個參數，以控制該開口之輪廓、該開口之臨界直徑、或上述二者，該一個或更多個參數包含該第一溫度、一氣體流動速率、一偏壓功率、一壓力、一電源、時間、或上述之任意組合。
  19. 如請求項15所述之系統，其中該處理室具有一第四配置，用以使用該第一電漿在該開口之側壁上形成一鈍化層。
  20. 如請求項15所述之系統，其中該特徵層包含一個或更多個絕緣層、一個或更多個導電層、一個或更多個半導體層、或上述層之任意組合。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718597B (zh) * 2018-08-06 2021-02-11 日商日立全球先端科技股份有限公司 電漿處理方法及電漿灰化裝置
TWI734876B (zh) * 2016-12-26 2021-08-01 日商東京威力科創股份有限公司 基板處理方法、基板處理裝置、基板處理系統、基板處理系統的控制裝置、半導體基板的製造方法及半導體基板
TWI781309B (zh) * 2018-04-05 2022-10-21 日商東京威力科創股份有限公司 被加工物之處理方法
TWI805644B (zh) * 2017-11-17 2023-06-21 美商蘭姆研究公司 針對pecvd金屬摻雜碳硬遮罩之均質介面的沉積系統和方法
TWI817318B (zh) * 2021-10-28 2023-10-01 南亞科技股份有限公司 製作半導體的方法
TWI821859B (zh) * 2021-04-23 2023-11-11 南韓商三星電子股份有限公司 包括硬遮罩結構的半導體裝置
US11875978B2 (en) 2020-06-16 2024-01-16 Hitachi High-Tech Corporation Plasma processing apparatus and plasma processing method

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9852923B2 (en) * 2015-04-02 2017-12-26 Applied Materials, Inc. Mask etch for patterning
US9870915B1 (en) * 2016-10-01 2018-01-16 Applied Materials, Inc. Chemical modification of hardmask films for enhanced etching and selective removal
KR102456820B1 (ko) * 2016-12-26 2022-10-19 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 기판 처리 장치, 기판 처리 시스템, 기판 처리 시스템의 제어 장치, 반도체 기판의 제조 방법 및 반도체 기판
US20180261620A1 (en) * 2017-03-09 2018-09-13 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
JP7071850B2 (ja) * 2017-05-11 2022-05-19 東京エレクトロン株式会社 エッチング方法
JP7190450B2 (ja) * 2017-06-02 2022-12-15 アプライド マテリアルズ インコーポレイテッド 炭化ホウ素ハードマスクのドライストリッピング
JP7203515B2 (ja) * 2017-06-06 2023-01-13 アプライド マテリアルズ インコーポレイテッド 連続した堆積－エッチング－処理方法を使用した酸化ケイ素及び窒化ケイ素のボトムアップ成長
US11062897B2 (en) * 2017-06-09 2021-07-13 Lam Research Corporation Metal doped carbon based hard mask removal in semiconductor fabrication
US10514605B2 (en) * 2017-08-04 2019-12-24 International Business Machines Corporation Resist multilayer film-attached substrate and patterning process
CN109698274B (zh) 2017-10-23 2021-05-25 联华电子股份有限公司 电容的制作方法
US11127599B2 (en) * 2018-01-12 2021-09-21 Applied Materials, Inc. Methods for etching a hardmask layer
US11372332B2 (en) * 2018-10-26 2022-06-28 Tokyo Electron Limited Plasma treatment method to improve photo resist roughness and remove photo resist scum
US11049728B2 (en) * 2018-10-31 2021-06-29 Entegris, Inc. Boron-doped amorphous carbon hard mask and related methods
CN109671715B (zh) * 2018-11-22 2021-04-23 长江存储科技有限责任公司 3d存储器件及其制造方法
US11270890B2 (en) 2018-12-14 2022-03-08 Lam Research Corporation Etching carbon layer using doped carbon as a hard mask
KR102029127B1 (ko) * 2019-02-08 2019-10-07 영창케미칼 주식회사 반도체 제조 공정에 있어서 실리콘 또는 실리콘 화합물 패턴을 형성하기 위한 신규 방법
US11069819B2 (en) * 2019-10-30 2021-07-20 Globalfoundries U.S. Inc. Field-effect transistors with channel regions that include a two-dimensional material on a mandrel
CN115349165A (zh) * 2020-03-31 2022-11-15 东丽株式会社 无机固体物图案的制造方法及无机固体物图案
CN113808929A (zh) * 2020-06-12 2021-12-17 中微半导体设备(上海)股份有限公司 一种半导体结构的形成方法
JP2023535388A (ja) * 2020-07-19 2023-08-17 アプライド マテリアルズ インコーポレイテッド ホウ素がドープされたシリコン材料を利用した集積プロセス
US11721541B2 (en) 2021-03-03 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement formation
JP2022137982A (ja) 2021-03-09 2022-09-22 東京エレクトロン株式会社 タングステン膜を成膜する方法、及びシステム
CN115274488B (zh) * 2022-09-27 2023-02-10 浙江大学杭州国际科创中心 碳化硅裸片与碳化硅掩膜层刻蚀深度选择比预测方法
US20240112887A1 (en) * 2022-09-30 2024-04-04 Tokyo Electron Limited: In-Situ Adsorbate Formation for Plasma Etch Process
US20240112888A1 (en) * 2022-09-30 2024-04-04 Tokyo Electron Limited In-Situ Adsorbate Formation for Dielectric Etch

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400770B2 (ja) 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6492279B1 (en) 2000-01-27 2002-12-10 Micron Technology, Inc. Plasma etching methods
US6833322B2 (en) * 2002-10-17 2004-12-21 Applied Materials, Inc. Apparatuses and methods for depositing an oxide film
JP2004031892A (ja) * 2002-12-27 2004-01-29 Fujitsu Ltd アモルファスカーボンを用いた半導体装置の製造方法
TWI338921B (en) * 2005-12-16 2011-03-11 Oerlikon Usa Inc Improved method for etching photolithographic substrates
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高ｋ材料ゲート構造の高温エッチング方法
JP2009076661A (ja) * 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US20110079918A1 (en) * 2009-10-01 2011-04-07 Applied Materials, Inc. Plasma-based organic mask removal with silicon fluoride
US8603921B2 (en) 2011-07-25 2013-12-10 Applied Materials, Inc. Maintaining mask integrity to form openings in wafers
US8778207B2 (en) * 2011-10-27 2014-07-15 Applied Materials, Inc. Plasma etch processes for boron-doped carbonaceous mask layers
JP2014007370A (ja) * 2012-06-01 2014-01-16 Tokyo Electron Ltd プラズマエッチング方法
US9129911B2 (en) * 2013-01-31 2015-09-08 Applied Materials, Inc. Boron-doped carbon-based hardmask etch processing
US8853085B1 (en) * 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
CN103441071B (zh) * 2013-08-02 2016-03-23 上海华力微电子有限公司 多晶硅栅干法刻蚀中收缩关键尺寸的方法
US9287124B2 (en) 2013-08-30 2016-03-15 Applied Materials, Inc. Method of etching a boron doped carbon hardmask
US9018103B2 (en) 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
US9852923B2 (en) * 2015-04-02 2017-12-26 Applied Materials, Inc. Mask etch for patterning

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI734876B (zh) * 2016-12-26 2021-08-01 日商東京威力科創股份有限公司 基板處理方法、基板處理裝置、基板處理系統、基板處理系統的控制裝置、半導體基板的製造方法及半導體基板
TWI805644B (zh) * 2017-11-17 2023-06-21 美商蘭姆研究公司 針對pecvd金屬摻雜碳硬遮罩之均質介面的沉積系統和方法
TWI781309B (zh) * 2018-04-05 2022-10-21 日商東京威力科創股份有限公司 被加工物之處理方法
TWI718597B (zh) * 2018-08-06 2021-02-11 日商日立全球先端科技股份有限公司 電漿處理方法及電漿灰化裝置
US11456183B2 (en) 2018-08-06 2022-09-27 Hitachi High-Tech Corporation Plasma processing method and plasma ashing apparatus
US11875978B2 (en) 2020-06-16 2024-01-16 Hitachi High-Tech Corporation Plasma processing apparatus and plasma processing method
TWI821859B (zh) * 2021-04-23 2023-11-11 南韓商三星電子股份有限公司 包括硬遮罩結構的半導體裝置
US11901187B2 (en) 2021-04-23 2024-02-13 Samsung Electronics Co., Ltd. Semiconductor device including hard mask structure with repeating spin-on hard mask layers
TWI817318B (zh) * 2021-10-28 2023-10-01 南亞科技股份有限公司 製作半導體的方法

Also Published As

Publication number Publication date
US9852923B2 (en) 2017-12-26
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