CN1985363A - 半导体器件的制造方法 - Google Patents

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Abstract

在半导体衬底上隔着栅极绝缘膜用的绝缘膜形成了多晶硅膜(5)(步骤S1)后，在多晶硅膜(5)上形成有机类的防反射膜(21)(步骤S2)，在防反射膜(21)上形成抗蚀剂图案(22)(步骤S3)。然后，一边向半导体衬底施加偏压，一边利用使用了氟碳类气体的等离子，以覆盖抗蚀剂图案(22)的方式在防反射膜(21)上淀积保护膜(23)(步骤S4)。然后，利用使用了包含氧气的气体的等离子，对保护膜(23)和防反射膜(21)进行蚀刻(步骤S5)。之后，将减少了边缘粗糙度的抗蚀剂图案(22)用作蚀刻掩模，对多晶硅膜(5)进行蚀刻，形成栅极电极(步骤S6)。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法，尤其涉及应用于将抗蚀剂图案用作蚀刻掩模对被加工层进行蚀刻的步骤的半导体器件的制造方法有效的技术。
背景技术
作为形成半导体器件中的MISFET的栅极电极的方法，存在将抗蚀剂图案用作蚀刻掩模的干蚀刻方法。该干蚀刻方法为以下这样的技术，即，通过利用从外部施加的高频功率，使导入到真空容器内的处理气体形成等离子，使在等离子中生成的反应性原子团(radical)、离子在晶片上进行高精度的反应，对以抗蚀剂为代表的掩模材料、栅极绝缘膜，有选择地加工作为被加工膜的硅膜。
在日本特开2002-289592号公报(专利文献1)中，记载有以下技术，即，形成利用包含碳氢化合物的卤素置换体成分的蚀刻气体进行蚀刻除去抗蚀剂的开口部的防反射膜的结构，由此，碳氢化合物的卤素置换体的碳成分，在进行防反射膜的蚀刻时，在离子轰击少的抗蚀剂的开口部的侧壁、和防反射膜被蚀刻了的开口部的侧壁，形成碳质淀积物，作为侧壁保护膜发挥作用，因此，能够抑制抗蚀剂的开口部和防反射膜的开口部由于蚀刻而向横方向扩展，对防反射膜进行各向异性蚀刻。
在日本特开2000-164571号公报(专利文献2)中，记载有以下的涉及接触孔形成方法的技术，该方法包括：在导电体层(半导体衬底)上形成绝缘膜(层间绝缘膜)的步骤；在绝缘膜上对抗蚀剂进行成膜的步骤；进行抗蚀剂的曝光、显影，在抗蚀剂设置开口的步骤；以抗蚀剂为掩模进行第1蚀刻，一边在抗蚀剂表面淀积蚀刻气体的反应物，一边除去绝缘膜的至少一部分的步骤；以及进行蚀刻条件不同的第2蚀刻，对到达导电体层的接触孔进行开口的步骤。
在日本特开平10-4084号公报(专利文献3)中，记载有以下技术，即，在第1步骤中，在衬底上的金属类膜上形成抗蚀剂膜后，利用平版印刷技术将该抗蚀剂膜图形化，形成抗蚀剂图案，在第2步骤中，利用使用了氟碳类气体的等离子处理，在抗蚀剂图案的表面形成了保护膜后，在第3步骤中，将形成了保护膜的抗蚀剂图案用作蚀刻掩模，对金属类膜进行蚀刻，由此来实现各向异性优良的蚀刻。
在日本特开平11-195641号公报(专利文献4)中，记载有以下的技术，即，多次交替进行使用了SF6气体的蚀刻步骤和使用了C4F8的沉积(deposition)步骤，以氧化硅为掩模，对硅的深沟高速地进行蚀刻。
专利文献1：日本特开2002-289592号公报
专利文献2：日本特开2000-164571号公报
专利文献3：日本特开平10-4084号公报
专利文献4：日本特开平11-195641号公报
发明内容
根据本发明者的研究，发现存在以下的问题。
近年，伴随着对半导体器件的小型化、高集成化的要求，也要求半导体元件的微型化，例如栅极电极等的微型化。例如，在90nm结点之后的高集成·高速逻辑器件制造步骤中，为了形成布线宽度50nm以下的微型栅极电极，使用利用了光源波长为193nm的ArF准分子激光(excimer laser)的平版印刷(ArF平版印刷)。该ArF平版印刷用抗蚀剂，与以往的使用了KrF准分子激光的平版印刷(KrF平版印刷)用抗蚀剂相比，容易产生以下的问题，即，由于其材质的强度下降而难以变薄，由于耐蚀刻性下降造成抗蚀剂形状异常、抗蚀剂选择比下降，以及由作为抗蚀剂的材质的有机聚合物引起的边缘粗糙度。
图71～图75是用于说明本发明的课题的说明图。所谓边缘粗糙度，如图71的俯视图所示，指在从上部观测形成于基底层101上的抗蚀剂图案102时的抗蚀剂图案102的图案边缘的凹凸，以图案边缘的凹凸的偏差(3σ)作为指标。但是，边缘粗糙度以抗蚀剂材料的聚合物尺寸的偏差为成因，因此，如图72的剖视图所示，在从剖面观察抗蚀剂图案102时，在原理上也能在抗蚀剂图案102的侧壁发现凹凸。而且，如图73所示，可知在利用傅立叶变换对边缘粗糙度进行波长分析时，包含各种各样的波长成分。抗蚀剂图案102被用作栅极电极加工时的蚀刻掩模，因此，在原理上抗蚀剂图案102的边缘粗糙度被转印至栅极电极。
反映了抗蚀剂图案102的边缘粗糙度而生成的栅极电极的边缘粗糙度，成为设备性能下降、和由设备性能的偏差造成的生产力下降(制造成品率下降)的原因。其影响的程度因边缘粗糙度的波长长度而不同。例如，如图74所示，在产生于栅极电极103的边缘粗糙度的波长(λ)小于形成半导体衬底的源极/漏极的活性区域104的大小(W1)时(即λ＜W1时)，漏泄电流在栅极长较短处增大。为此，待机功率增大，成为晶体管性能下降的原因之一。而且，如图75所示，在产生于栅极电极103的边缘粗糙度的波长(λ)大于形成半导体衬底的源极/漏极的活动区域104的大小(W1)时(即λ＞W1时)，每个晶体管的栅极长产生偏差，由此导致晶体管的性能产生偏差，成为生产力下降(制造成品率下降)的原因。
为此，最好能够减少栅极电极等的边缘粗糙度。例如，90nm结点中的布线宽度为37nm的栅极电极，优选边缘粗糙度在3nm以下。而且，在形成使用了利用ArF平版印刷形成的抗蚀剂图案的栅极电极时，这种减少边缘粗糙度的技术尤其重要。
另外，在日本特开2002-289592号公报、日本特开2000-164571号公报中，记述了使用淀积性的保护膜，控制抗蚀剂图案的尺寸的方法，但这些方法都只是控制图案的加工尺寸，而没有考虑减少边缘粗糙度。
在日本特开平10-4084号公报中，记述了在金属布线加工步骤中，在抗蚀剂图案的表面形成保护膜，将形成了该保护膜的抗蚀剂图案用做蚀刻掩模，对金属类膜进行蚀刻，由此形成金属布线，但该方法只是将该保护膜用作蚀刻掩模，而没有考虑减少边缘粗糙度。
在日本特开平11-195641号公报中，记述了以下方法，即、在将氧化硅作为掩模，加工纵横比(aspect ratio)高的硅的沟的方法中，通过多次交替进行沉积步骤的保护膜的形成、和蚀刻步骤的硅的加工，高速地对硅进行蚀刻，但该保护膜是用于作为掩模的氧化硅膜的保护、和用于抑制出现硅的底切这样的异常形状的保护膜，而没有考虑减少边缘粗糙度。
本发明的目的在于提供一种能够提高半导体器件的性能的技术。
本发明的上述目的、其他目的、以及新的特征，可以从本说明书的描述和附图得到明确。
以下对本申请所公开的发明中，代表性的内容的概要进行简单的说明。
本发明是一种半导体器件的制造方法，包括：在具有被加工层的半导体衬底的上述被加工层上形成抗蚀剂图案的步骤；在上述被加工层上覆盖上述抗蚀剂图案地形成第1材料膜的步骤；除去上述第1材料膜的至少一部分的步骤；之后，将上述抗蚀剂图案和上述第1材料膜的残存部分作为蚀刻掩模，对上述被加工层进行蚀刻的步骤。
以下，对由本申请所公开的发明中代表性的内容所取得的效果进行简单的说明。
本发明能够提高半导体器件的性能。
附图说明
图1是表示本发明的一个实施方式的半导体器件的制造步骤中的要部剖视图。
图2是接着图1的半导体器件的制造步骤中的要部剖视图。
图3是接着图2的半导体器件的制造步骤中的要部剖视图。
图4是接着图3的半导体器件的制造步骤中的要部剖视图。
图5是接着图4的半导体器件的制造步骤中的要部剖视图。
图6是接着图5的半导体器件的制造步骤中的要部剖视图。
图7是本发明的实施方式1的栅极电极形成步骤的步骤流程图。
图8是本发明的实施方式1的栅极电极形成步骤中的要部剖视图和要部俯视图。
图9是接着图8的栅极电极形成步骤中的要部剖视图和要部俯视图。
图10是接着图9的栅极电极形成步骤中的要部剖视图和要部俯视图。
图11是接着图10的栅极电极形成步骤中的要部剖视图和要部俯视图。
图12是在保护膜的淀积步骤中未向半导体衬底(晶片)施加偏压时的说明图。
图13是在保护膜的淀积步骤中向半导体衬底(晶片)施加了偏压时的说明图。
图14是在保护膜的淀积步骤中向半导体衬底(晶片)施加了偏压时的说明图。
图15是第1比较例的栅极电极形成步骤中的要部剖视图。
图16是接着图15的栅极电极形成步骤中的要部剖视图。
图17是接着图16的栅极电极形成步骤中的要部剖视图。
图18是示意性地表示在第1比较例中，不仅防反射膜被蚀刻，并且抗蚀剂图案也被蚀刻而细化的状态的说明图。
图19是表示在第1比较例中抗蚀剂图案自初始尺寸的变化量与抗蚀剂图案的边缘粗糙度的关系的曲线图。
图20是示意性地表示在本实施方式中，在形成了抗蚀剂图案后，进行保护膜的淀积，然后再对保护膜和防反射膜进行蚀刻，抗蚀剂图案被细线化的状态的说明图。
图21是表示在本实施方式中抗蚀剂图案自初始尺寸的变化量与抗蚀剂图案的边缘粗糙度的关系的曲线图。
图22是表示在半导体器件的制造步骤中半导体衬底的温度分布的一例的曲线图。
图23是表示在半导体器件的制造步骤中半导体衬底的温度分布的一例的曲线图。
图24是表示在半导体器件的制造步骤中半导体衬底的温度分布的一例的曲线图。
图25是表示在抗蚀剂图案形成步骤、保护膜淀积步骤、保护膜和防反射膜的蚀刻步骤、以及多晶硅膜的蚀刻步骤中的栅极长和处理速率在半导体衬底的面内分布的曲线图。
图26是本发明的实施方式4的栅极电极形成步骤的步骤流程图。
图27是本发明的实施方式4的栅极电极形成步骤中的要部剖视图。
图28是接着图27的栅极电极形成步骤中的要部剖视图。
图29是接着图28的栅极电极形成步骤中的要部剖视图。
图30是接着图29的栅极电极形成步骤中的要部剖视图。
图31是接着图30的栅极电极形成步骤中的要部剖视图。
图32是本发明的实施方式5的栅极电极形成步骤的步骤流程图。
图33是本发明的实施方式5的栅极电极形成步骤中的要部剖视图。
图34是接着图33的栅极电极形成步骤中的要部剖视图。
图35是接着图34的栅极电极形成步骤中的要部剖视图。
图36是接着图35的栅极电极形成步骤中的要部剖视图。
图37是本发明的实施方式6的栅极电极形成步骤的步骤流程图。
图38是本发明的实施方式6的栅极电极形成步骤中的要部剖视图。
图39是接着图38的栅极电极形成步骤中的要部剖视图。
图40是接着图39的栅极电极形成步骤中的要部剖视图。
图41是接着图40的栅极电极形成步骤中的要部剖视图。
图42是接着图41的栅极电极形成步骤中的要部剖视图。
图43是接着图42的栅极电极形成步骤中的要部剖视图。
图44是本发明的实施方式7的栅极电极形成步骤的步骤流程图。
图45是本发明的实施方式7的栅极电极形成步骤中的要部剖视图。
图46是接着图45的栅极电极形成步骤中的要部剖视图。
图47是接着图46的栅极电极形成步骤中的要部剖视图。
图48是接着图47的栅极电极形成步骤中的要部剖视图。
图49是本发明的实施方式8的元件分离沟形成步骤的步骤流程图。
图50是本发明的实施方式8的元件分离沟形成步骤中的要部剖视图。
图51是接着图50的元件分离沟形成步骤中的要部剖视图。
图52是接着图51的元件分离沟形成步骤中的要部剖视图。
图53是接着图52的元件分离沟形成步骤中的要部剖视图。
图54是接着图53的元件分离沟形成步骤中的要部剖视图。
图55是本发明的实施方式9的布线形成步骤的步骤流程图。
图56是本发明的实施方式9的布线形成步骤中的要部剖视图。
图57是接着图56的布线形成步骤中的要部剖视图。
图58是接着图57的布线形成步骤中的要部剖视图。
图59是接着图58的布线形成步骤中的要部剖视图。
图60是本发明的实施方式10的开口部形成步骤的步骤流程图。
图61是本发明的实施方式10的开口部形成步骤中的要部剖视图。
图62是接着图61的开口部形成步骤中的要部剖视图。
图63是接着图62的开口部形成步骤中的要部剖视图。
图64是接着图63的开口部形成步骤中的要部剖视图。
图65是本发明的实施方式11的半导体器件的制造步骤中的要部剖视图。
图66是接着图65的半导体器件的制造步骤中的要部剖视图。
图67是接着图66的半导体器件的制造步骤中的要部剖视图。
图68是接着图67的半导体器件的制造步骤中的要部剖视图。
图69是接着图68的半导体器件的制造步骤中的要部剖视图。
图70是接着图69的半导体器件的制造步骤中的要部剖视图。
图71是本发明的课题的说明图。
图72是本发明的课题的说明图。
图73是本发明的课题的说明图。
图74是本发明的课题的说明图。
图75是本发明的课题的说明图。
具体实施方式
以下，基于附图详细说明本发明的实施方式。另外，在用于说明实施方式的全部附图中，对具有相同功能的部件赋予相同的标号，省略重复的说明。而且，在以下的实施方式中，除了必须要说明的情况之外，原则上不对相同或者等效的部分进行重复说明。
在用于实施方式的附图中，为了使附图更容易看清，剖视图有时也省略剖面线(hatching)。同样为了使附图更容易看清，俯视图有时也附加剖面线。
(实施方式1)
参照附图说明本实施方式的半导体器件的制造步骤。图1～图6是本发明的一个实施方式的半导体器件，例如MISFET(MetalInsulator Semiconductor Field Effect Transistor)的制造步骤中的要部剖视图。
如图1所示，例如，准备具有1～10Ωcm左右电阻率的由p型单晶硅等构成的半导体衬底(半导体晶片)1，在半导体衬底1的主面形成元件分离区域2。元件分离区域2，例如由嵌入形成于半导体衬底1的元件分离沟2a的氧化硅膜等绝缘膜构成，例如可以利用STI(Shallow Trench Isolation)法等来形成。而且，也可以利用LOCOS(Local Oxidization of Silicon)法等形成元件分离区域2。
接着，在半导体衬底1的形成n沟道型MISFET的区域，形成p型阱3。p型阱3，例如通过离子注入硼(B)等p型杂质形成。
接着，在p型阱3的表面形成栅极绝缘膜形成用的绝缘膜4a。绝缘膜4a，例如由薄的氧化硅膜等构成，例如可以通过热氧化法等形成。作为栅极绝缘膜形成用的绝缘膜4a，也可以使用氮氧化硅膜。而且，作为栅极绝缘膜形成用的绝缘膜4a，例如，还可以使用氧化铪(HfO2)、铝酸铪(HfAlOx)、硅酸铪(HfSiOx)、氧化锆(ZrO2)、铝酸锆(ZrAlOx)、硅酸锆(ZrSiOx)、氧化镧(La2O3)、硅化镧(LaSiOx)等所谓High-k膜(高介电常数膜)等。
接着，在p型阱3的绝缘膜4a上形成栅极电极5a。例如可以如以下这样形成栅极电极5a。
首先，如图2所示，在半导体衬底1上，即绝缘膜4a上，例如利用CVD(Chemical Vapor Deposition)法等，形成作为栅极电极形成用的导电体膜的多晶硅膜(硅膜、掺杂多晶硅膜)5。多晶硅膜5优选掺杂(导入)了磷(P)等n型杂质的多晶硅膜。n型杂质，例如可以在多晶硅膜5成膜后通过离子注入等方法导入至多晶硅膜5中，也可以通过调整多晶硅膜5的成膜气体，在多晶硅膜5的成膜步骤中导入。也可以代替多晶硅膜5而使用非晶硅膜，在这种情况下，形成的非晶硅膜可以通过之后的各种高温步骤(例如进行了离子注入的杂质的活化退火步骤等)，成为多晶硅膜。
然后，如图3所示，通过使用平版印刷技术和干蚀刻技术将该多晶硅膜5图形化，由被图形化了的多晶硅膜5构成的栅极电极5a，隔着绝缘膜4a形成于p型阱3的表面。栅极电极5a的下方的绝缘膜4a，成为MISFET的栅极绝缘膜4。关于该栅极电极5a的形成步骤，将在后文进行更详细的说明。
接着，如图4所示，通过在p型阱3的栅极电极5a的两侧的区域离子注入磷(P)或者氟(As)等n型杂质，形成(一对)n-型半导体区域6。
接着，在栅极电极5a的侧壁上，形成例如由氧化硅、氮化硅、或者它们的层叠膜等构成的侧壁间隔物或者侧壁(side wall)7。侧壁7，例如可以通过在半导体衬底1上淀积氧化硅膜(或者氮化硅膜、或者它们的层叠膜)，对该氧化硅膜(或者氮化硅膜、或者它们的层叠膜)进行各向异性蚀刻而形成。
在形成侧壁7后，通过向例如p型阱3的栅极电极5a和侧壁7的两侧的区域，离子注入磷(P)或者氟(As)等n型杂质，形成(一对)n+型半导体区域8(源极、漏极)。在离子注入后，也可以进行用于使导入的杂质活化的退火处理(热处理)。n+型半导体区域8的杂质浓度高于n-型半导体区域6。由此，通过n+型半导体区域8和n-型半导体区域6，形成作为n沟道型MISFET的源极或者漏极发挥作用的n型半导体区域(杂质扩散层)。
接着，如图5所示，使栅极电极5a和n+型半导体区域8的表面露出，例如通过淀积钴(Co)并进行热处理，分别在栅极电极5a和和n+型半导体区域8的表面形成金属硅化物膜(例如硅化钴(CoSi2)膜)9。由此，能够使n+型半导体区域8等的扩散电阻、接触电阻成为低电阻。之后，除去未反应的钴膜。图5表示除去了未反应的钴膜的状态。
如此，在p型阱3上形成n沟道型的MISFET(Metal InsulatorSemiconductor Field Effect Transistor)10。另外，也可以将n型和p型的导电型相互对调，形成p沟道型的MISFET。
接着，如图6所示，在半导体衬底1上，例如使用CVD法等覆盖栅极电极5a地形成绝缘膜(层间绝缘膜)11。形成绝缘膜11后，根据需要进行CMP(Chemical Mechanical Polishing)处理等，使绝缘膜11的表面变得平坦。绝缘膜11，例如由相对较薄的氮化硅膜11a和位于该氮化硅膜11a的上方的相对较厚的氧化硅膜11b构成，下层侧的氮化硅膜11a，可以作为后述的形成接触孔12时的蚀刻阻止(stopper)膜发挥作用。此外，作为绝缘膜11，也可以使用氧化硅膜等单体膜。
接着，通过以使用平版印刷法在绝缘膜11上形成的光致抗蚀剂图案(未图示)为蚀刻掩模，对绝缘膜11进行干蚀刻，在n+型半导体区域(源极、漏极)8的上部等形成接触孔(开口部)12。在接触孔12的底部，半导体衬底1的主面的一部分，例如n+型半导体区域8(的表面上的硅化物膜9)的一部分、栅极电极5a(的表面上的硅化物膜9)的一部分等露出。
接着，在接触孔12内，形成由钨(W)等构成的插塞13。插塞13，例如可以通过在包含接触孔12的内部的绝缘膜11上，形成了阻挡(barrier)膜(例如氮化钛膜)13a后，在阻挡膜13a上利用CVD法等以填埋接触孔12的方式形成钨膜，利用CMP法或者回蚀法等除去绝缘膜11上不需要的钨膜和阻挡膜13a来形成。
接着，在嵌入了插塞13的绝缘膜11上，形成布线(第1布线层)14。例如，可以通过利用溅射法等按顺序依次形成钛膜14a、氮化钛膜14b、铝膜14c、钛膜14d、以及氮化钛膜14e，使用光刻法和干蚀刻法等进行图形化，形成布线44。铝膜14c是铝(Al)单体或者铝合金等以铝为主要成分的导电体膜。布线14经由插塞13与n沟道型MISFET10的源极或者漏极用n+型半导体区域8、栅极电极5a等进行电连接。布线14不限于上述那样的铝布线，可以进行各种变更，例如也可以是钨布线、铜布线(例如用镶嵌法形成的嵌入铜布线)。之后，进一步形成层间绝缘膜、上层的布线层等，在此省略这些的说明。也可以是第2层布线以后为利用镶嵌法形成的嵌入铜布线。
接着，对本实施方式的半导体器件的制造步骤中栅极电极5a的形成步骤进行更详细的说明。图7是栅极电极5a的形成步骤的步骤流程图(说明图)。图8～图11是本实施方式的半导体器件的制造步骤中的要部剖视图和要部俯视图(要部顶视图)，表示在形成(加工)栅极电极5a的步骤中栅极电极附近区域的要部剖视图和要部俯视图(顶视图)。图8～图11中，(a)对应于剖视图，(b)对应于俯视图(顶视图)。图8(b)的A-A线的剖面对应于图8(a)，图9(b)的A-A线的剖面对应于图9(a)，图10(b)的A-A线的剖面对应于图10(a)，图11(b)的A-A线的剖面对应于图11(a)。
在形成栅极电极5a时，首先，如上述那样，在半导体衬底1(p型阱3)上隔着栅极绝缘膜用的绝缘膜4a形成了多晶硅膜5(步骤S1)后，如图8所示，在多晶硅膜5上形成有机类的防反射膜21(步骤S2)。防反射膜21，为了抑制由曝光用的激光的反射干扰形成异常图案的目的而形成，由包含碳的有机材料(有机类的绝缘膜)构成。然后，在防反射膜21上形成光致抗蚀剂层，通过对该光致抗蚀剂层进行曝光(此处，进行使用了光源波长为193nm的ArF准分子激光的曝光)、显影，即通过利用平版印刷(光刻)技术，形成抗蚀剂图案(光致抗蚀剂图案)22(步骤S3)。抗蚀剂图案22，是适应于ArF平版印刷(使用ArF准分子激光进行曝光的平版印刷技术)的抗蚀剂图案。
通过进行淀积(形成)保护膜23的步骤(步骤S4)，对保护膜23(和防反射膜21)进行蚀刻的步骤(步骤S5)，以及对多晶硅膜5进行蚀刻的步骤(S6)，加工像这样的膜结构，形成栅极电极5a。作为用于进行步骤S4～S6的半导体制造，例如，可以使用UHF-ECR蚀刻装置(栅极蚀刻装置)。关于步骤S4～S6，以下将进行详细说明。
在步骤S3中形成了抗蚀剂图案22后，如图9所示，在步骤S4中，在防反射膜21上，覆盖抗蚀剂图案22地淀积(形成)保护膜23。保护膜23含有碳，在步骤S4中利用使用了包含氟碳(碳氟化合物)类气体(例如CHF3)的气体的等离子形成。例如，可以使用上述UHF-ECR蚀刻装置，例如以以下这样的条件A1来进行步骤S4中的保护膜23的淀积步骤。
条件A1：UHF功率＝800W，晶片偏压(向半导体衬底(半导体晶片)1施加的偏压功率或者偏压电压)＝10W，CHF3气体流量＝50sccm。
通过该步骤S4，如图9所示，能够覆盖抗蚀剂图案22地形成均匀的保护膜23。在本实施方式中，一边向半导体衬底1(晶片)施加偏压，一边进行步骤S4的保护膜23的淀积步骤。
图12是在步骤S4的保护膜23的淀积步骤中未向半导体衬底1(晶片)施加偏压时的说明图，图13和图14是在步骤S4的保护膜23的淀积步骤中，如本实施方式这样向半导体衬底1(晶片)施加了偏压时的说明图。另外，图12的上部的(a)，表示概念性的要部剖视图，图12的下部的(b)，表示概念性的要部俯视图。而且，图13表示概念性的要部剖视图。图14的上部的(a)，表示概念性的要部剖视图，图12的下部的(b)，表示概念性的要部俯视图。
在步骤S4中未向半导体衬底1施加偏压时，如图12所示，以反映了抗蚀剂图案22的形状的状态淀积保护膜23，因此，反映了抗蚀剂图案22的边缘粗糙度的形状显现在保护膜23的表面，边缘粗糙度几乎不减少。但是，如本实施方式这样，在步骤S4中向半导体衬底1施加了偏压时，高能量离子入射到半导体衬底1，因此，能够借助于以下2个作用(第1作用和第2作用)减少边缘粗糙度。
第1作用(效果)，是利用入射离子对成为边缘粗糙度的凸部进行选择性蚀刻。其机理在于，如图13所示，图案侧壁的凸部被从等离子入射的离子20直接轰击，因此形成被选择性蚀刻。由此，半导体衬底上垂直方向的抗蚀剂图案的粗糙度(覆盖抗蚀剂图案22的保护膜23的表面的粗糙度)减少。
第2作用(效果)的机理在于，如图14所示，是淀积于抗蚀剂图案22的上部的保护膜23，被离子20加热而流动性增加，从而填埋了作为边缘粗糙度的凹部。尤其是借助于该第2作用的机理，淀积了保护膜23的抗蚀剂图案22的边缘粗糙度(即覆盖抗蚀剂图案22的保护膜23的表面的粗糙度)减少。
如此，在本实施方式中，通过一边向半导体衬底1施加偏压，一边进行步骤S4的保护膜的淀积步骤，使得不易在保护膜23的表面出现反映了抗蚀剂图案22的边缘粗糙度的形状，与形成抗蚀剂图案22时的抗蚀剂图案22本身的边缘粗糙度比较，能够减少淀积保护膜23时的覆盖抗蚀剂图案22的保护膜23的表面的边缘粗糙度，能够减少将抗蚀剂图案22及其表面的保护膜23合在一起的图案的边缘粗糙度。
而且，在步骤S4的保护膜23的淀积步骤中使用的气体(处理气体)，使用氟碳类的气体(即CxHyFz气体)，优选为CxHyFz(x＝1～10，y＝0～10，z＝1～10)，进一步优选为CH2F2气体或者CHF3气体，最优选为CHF3气体。如果CxHyFz气体中碳(C)元素、氢元素(H)的比率过高，淀积性变得过高，容易使保护膜23淀积得不均匀，通过进一步优选使用CH2F2气体或者CHF3气体、最优选使用CHF3气体，来淀积保护膜23，能够更均匀地淀积保护膜23。
此外，在步骤S4中，配置了半导体衬底1(晶片)的处理室(舱)的压力，优选在3Pa以下，进一步优选在0.5Pa以下。当压力大于3Pa时，容易使保护膜23淀积得不均匀，通过以优选3Pa以下、更优选0.5Pa以下的压力进行步骤S4的保护膜23的淀积步骤，能够更均匀地淀积保护膜23。在本实施方式中，例如以0.2Pa的压力进行步骤S4的保护膜23的淀积。
在步骤S4中淀积了保护膜23后，在步骤S5中对保护膜23进行蚀刻(除去)。在步骤S5的保护膜23的蚀刻步骤中，使用包含O2(氧)气的气体，例如，使用Ar气和HBr气以及O2气的混合气体。使这些气体形成等离子，对保护膜23进行蚀刻(等离子蚀刻、干蚀刻)。即，利用使用了包含氧气的气体的等离子，对保护膜23进行蚀刻。例如，可以使用上述UHF-ECR蚀刻装置，例如以以下这样的条件B1来进行步骤S5的保护膜23的蚀刻步骤。
条件B1：UHF功率＝900W，晶片偏压(向半导体衬底1施加的偏压功率或者偏压电压)＝10W，Ar气体的流量＝200sccm，HBr气体的流量＝60sccm，O2气体的流量＝30sccm。
在本实施方式中，将有机类的防反射膜用作防反射膜21，因此，在利用使用了包含氧气的气体的等离子进行的步骤S5的保护膜23的蚀刻步骤，能够蚀刻(除去)防反射膜21。因此，通过步骤S5，能够如图10所示那样，对包含碳的保护膜23和有机类的防反射膜21进行蚀刻。另外，在步骤S5中，抗蚀剂图案22能够作为防反射膜21的蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21被选择性地蚀刻而被除去。
而且，在本实施方式中，一边向半导体衬底1(晶片)施加偏压(晶片偏压)，一边进行步骤S5的保护膜23(和防反射膜21)的蚀刻步骤。为此，在步骤S5中，如上述第1作用那样，覆盖抗蚀剂图案22的保护膜23表面的成为边缘粗糙度的凸部被入射离子选择性蚀刻，因此，随着对保护膜23的蚀刻的进行，边缘粗糙度(覆盖抗蚀剂图案22的保护膜23的表面的粗糙度)逐渐减少。因此，与步骤S4的刚淀积了保护膜23后的边缘粗糙度(覆盖抗蚀剂图案22的保护膜23的表面的粗糙度)相比，能够减少步骤S5的保护膜23的蚀刻步骤后的边缘粗糙度。
而且，在步骤S5中，处理气体中包含氧(O2)气，因此，在除去保护膜23露出了抗蚀剂图案22时，该抗蚀剂图案22也能被蚀刻。由此，抗蚀剂图案22细化。此时，通过上述第1作用，成为边缘粗糙度的凸部被入射离子选择性蚀刻，因此，能够进一步减少抗蚀剂图案22的边缘粗糙度。
在本实施方式中，虽然将分别进行保护膜23的淀积步骤(步骤S4)和除去步骤(步骤S5)的蚀刻举为例子，但多次交替进行保护膜23的淀积步骤和除去步骤时，也同样能取得减少边缘粗糙度的效果。在这种情况下，步骤S5的条件B1，是用于对保护膜23和抗蚀剂图案22进行蚀刻的，而且，保护膜23与多晶硅膜5之间的蚀刻选择比足够高，因此，并不对多晶硅膜5进行蚀刻。在日本特开平11-195641号公报(上述专利文献4)中，记述了通过交替进行使用了C4F8的淀积步骤和使用了SF6的蚀刻步骤，在保护作为掩模的氧化硅的同时，高速地对硅进行蚀刻的技术。像这样的日本特开平11-195641号公报的技术，在对位于氧化硅掩模的下层的硅进行蚀刻时，交替进行使用了C4F8的淀积步骤和使用了SF6的蚀刻步骤，上述技术与像本实施方式这样不对抗蚀剂图案22和防反射膜21的下层的多晶硅膜5进行蚀刻地多次交替进行保护膜23和淀积步骤和除去步骤来减少抗蚀剂图案22的边缘粗糙度的技术存在本质上的差异，日本特开平11-195641号公报的技术，无法取得减少边缘粗糙度的效果。在本实施方式中，通过向抗蚀剂图案22淀积保护膜23的步骤，和除去保护膜23的步骤，能够取得减少边缘粗糙度的效果，通过多次交替进行保护膜23的淀积步骤，和除去保护膜23的步骤，能够进一步取得减少边缘粗糙度的效果。
而且，在步骤S5中，配置了半导体衬底1的处理室(舱)的压力，优选在2Pa以上，更优选在10Pa以上。在压力小于2Pa时，容易在疏的图案与密的图案之间产生蚀刻速率的差，通过以优选2Pa以上，更优选10Pa以上的压力进行步骤S5的保护膜23和防反射膜21的蚀刻步骤，能够防止在疏的图案与密的图案之间产生蚀刻速率的差，能够在半导体衬底1的面内以更均匀的蚀刻速率进行保护膜23和防反射膜21的蚀刻。在本实施方式中，例如，以10Pa的压力进行步骤S5的保护膜23和防反射膜21的蚀刻。
在步骤S5中对保护膜23和防反射膜21进行了蚀刻后，如图11所示，在步骤S6中，将减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对多晶硅膜5进行蚀刻(除去)。
在步骤S6的多晶硅膜5的蚀刻步骤中，例如使用Cl2(氯)气和HBr气以及O2(氧)气的混合气体。使这些气体形成等离子，对多晶硅膜5进行蚀刻。即，对多晶硅膜5进行等离子蚀刻(干蚀刻)。例如，可以使用上述UHF-ECR蚀刻装置，例如以以下这样的条件C1来进行步骤S6的多晶硅膜5的蚀刻步骤。
条件C1：UHF功率＝500W，晶片偏压(向半导体衬底1施加的偏压功率或者偏压电压)＝15W，Cl2气的流量＝20sccm，HBr气的流量＝80sccm，O2气的流量＝5sccm。
将通过步骤S4和步骤S5减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，进行步骤S6的多晶硅膜5的蚀刻步骤，在该步骤S6的蚀刻步骤中被图形化的多晶硅膜5成为栅极电极5a，因此，能够减少栅极电极5a的边缘粗糙度。在本实施方式中，例如，能够形成边缘粗糙度为2nm左右，尺寸变化量为-10nm左右的栅极电极5a。
在本实施方式中，作为在步骤S4的向抗蚀剂图案22淀积保护膜23的步骤中使用的气体(处理气体)，将使用氟碳类气体(即CxHyFz气体)的方法举为例子，例如在使用了氯碳类的气体(即CxHyClz气体)，例如像CH4、NH3、NF3这样具有淀积性的气体时，也能取得同样的效果。
而且，在本实施方式中，将步骤S4的向抗蚀剂图案22淀积保护膜23的步骤、步骤S5的除去保护膜23的步骤、以及步骤S6的多晶硅膜5的蚀刻步骤，在同一蚀刻舱进行连续加工的方法举为例子，而将所有的步骤或者一部分步骤在不同的蚀刻舱处理时，也能取得本实施方式的效果，这种情况也包含在本实施方式内。
此外，在本实施方式中，将使用蚀刻舱进行步骤S4的向抗蚀剂图案22淀积保护膜23的步骤的方法举为例子，而例如通过使用CVD装置、PVD装置、或者P-VCD装置这样的成膜装置淀积淀积膜23，之后使用蚀刻舱，向半导体衬底1施加偏压，使高能量离子入射到半导体衬底1，由此促进上述第1作用和第2作用，也能减少边缘粗糙度。
而且，在本实施方式中，将在步骤S6中使用单一的条件C1对多晶硅膜5进行蚀刻的步骤举为例子，而减少边缘粗糙度的效果，主要在于步骤S4的向抗蚀剂图案22淀积保护膜23的步骤、和步骤S5的除去保护膜的步骤，在将步骤S6的对多晶硅膜5进行蚀刻的步骤分割成多个步骤进行蚀刻时，也能取得本实施方式的效果，这种情况也包含在本实施方式内。
还能够想到与本实施方式不同的、省略步骤S4的保护膜23的淀积步骤以与步骤S5同样的条件进行抗蚀剂图案22的细化(减小宽度)(第1比较例)。图15～图17是第1比较例的栅极电极形成步骤中的要部剖视图，上述第1比较例与本实施方式不同，省略了步骤S4的保护膜23的淀积步骤。在第1比较例中，在如图15所示那样形成了抗蚀剂图案22后，不形成保护膜23，如图16所示对防反射膜21进行蚀刻。之后，将光致抗蚀剂图案22用作蚀刻掩模，对多晶硅膜5进行干蚀刻，形成栅极电极5a。
在第1比较例中，在形成了抗蚀剂图案22后，不形成保护膜23，以与步骤S5大致同样的条件对防反射膜21进行蚀刻，在该防反射膜21的蚀刻步骤中，进行将包含氧的等离子用作处理气体的干蚀刻，因此，不仅有机类的防反射膜21被蚀刻，而且由有机类材料构成的抗蚀剂图案22也被蚀刻，不仅抗蚀剂图案22的膜厚减少，而且抗蚀剂图案22被细化(即抗蚀剂图案22的宽度L1变细)。
图18是示意性地表示在第1比较例中，在形成了抗蚀剂图案22后，不仅防反射膜21被蚀刻，而且抗蚀剂图案22也被蚀刻而被细化的状态的说明图。图18的左侧对应于形成了抗蚀剂图案22的状态，图18的右侧对应于不仅防反射膜21被蚀刻而且抗蚀剂图案22也被蚀刻而被细化的状态。另外，图18的上部的(a)，表示概念性的要部剖视图，图18的下部的(b)，表示概念性的要部俯视图。此外，图19是表示在第1比较例中抗蚀剂图案22自初始尺寸L0的变化量ΔL(此处ΔL＝L1-L0)与抗蚀剂图案22的边缘粗糙度的关系的曲线图。
在第1比较例中，在防反射膜21的蚀刻步骤中，利用基于氧原子团的各向同性蚀刻，如图18和图19所示，进行抗蚀剂图案22的边缘粗糙度凸部的蚀刻，因此，不仅使抗蚀剂图案22细化(宽度L1减少)，而且能够减少抗蚀剂图案22的边缘粗糙度。例如，如图19所示，通过使抗蚀剂图案细化50nm左右以上(即，使抗蚀剂图案22的宽度L1从初始尺寸L0减少50nm以上)，能够使抗蚀剂图案22的边缘粗糙度达到3nm以下。但是，随着抗蚀剂图案22被细化，抗蚀剂图案22的膜厚也减少，因此，当过度使抗蚀剂图案22细化时，导致抗蚀剂图案22的膜厚变薄，当在之后的步骤S6中对多晶硅膜5进行蚀刻时，有可能造成抗蚀剂图案22的残存膜厚不足。这将可能导致所形成的栅极电极5a的加工精度下降，使半导体器件的制造成品率下降。而且，在为了准确地进行多晶硅膜5的蚀刻，想要确保一定程度的抗蚀剂图案22的残存膜厚时，就必须抑制抗蚀剂图案22的细化(宽度L1的减少)，无法减少抗蚀剂图案22的边缘粗糙度。为此，在使用抗蚀剂图案的细化以减少边缘粗糙度的第1比较例中，难以独立地对边缘粗糙度的减少量与抗蚀剂图案尺寸进行控制，加工(形成)边缘粗糙度小的栅极电极，例如边缘粗糙度为3nm左右以下的栅极电极非常困难。
图20是示意性地表示在步骤S3形成了抗蚀剂图案22后，如本实施方式这样进行了步骤S4的保护膜23的淀积步骤，然后再在步骤S5对保护膜23和防反射膜21进行蚀刻而将抗蚀剂图案细化的状态的说明图。图20的左侧对应于在步骤S3形成了抗蚀剂图案22的状态，图20的左侧对应于在步骤S3中形成了抗蚀剂图案22的状态，图20的中央对应于在步骤S4进行了保护膜23的淀积的状态，图20的右侧对应于在步骤S5进行了保护膜23和防反射膜21的蚀刻的状态。另外，图20的上部的(a)，表示概念性的要部剖视图，图20的下部的(b)，表示概念性的要部俯视图。图21是表示在本实施方式中的抗蚀剂图案22自初始尺寸L0的变化量ΔL(ΔL＝L1-L0：i＝2，3)与抗蚀剂图案22的边缘粗糙度的关系的曲线图。
另外，在本实施方式中，抗蚀剂图案的尺寸(宽度)L1，当未在抗蚀剂图案22的表面形成保护膜23时，对应于抗蚀剂图案22本身的尺寸(宽度)，当在抗蚀剂图案22的表面形成了保护膜23时，该保护膜23也能与抗蚀剂图案22同样地作为蚀刻掩模发挥作用，因此，对应于将抗蚀剂图案22和保护膜23合在一起的图案的尺寸(宽度)。
在如本实施方式这样，一并使用了步骤S4和步骤S5时，如图20和图21所示，在步骤S4淀积了保护膜23的时刻，抗蚀剂图案的尺寸L2(将抗蚀剂图案22和保护膜23合在一起的图案的尺寸L2)增加保护膜23的部分，但能够借助于上述第1和第2作用减少边缘粗糙度。进而，通过在步骤S5对保护膜23进行蚀刻，使从刚淀积保护膜23后的尺寸L2细化成尺寸L3，而且，与仅进行步骤S4的情况(即，不进行步骤S5的情况)相比，能够进一步减少边缘粗糙度。
本实施方式的特征，在于通过淀积保护膜23的步骤S4(的条件A1)，和对保护膜23、防反射膜21进行蚀刻的步骤S5(的条件B1)，能够独立地控制该抗蚀剂图案的尺寸变化量ΔL和边缘粗糙度减少量。例如，通过优化步骤S4(的条件A1)和步骤S5(的条件B1)，也能够不改变自初始抗蚀剂图案的尺寸，仅减少边缘粗糙度。即，即便在使步骤S5的保护膜23的蚀刻步骤后的抗蚀剂图案尺寸L3与初始尺寸L0相等时(L3＝L0时、即ΔL＝0时)，与在步骤S3刚形成了抗蚀剂图案22后的边缘粗糙度比较，也能减少边缘粗糙度。而且，在使步骤S5的保护膜23的蚀刻步骤后的抗蚀剂图案尺寸L3比初始尺寸L0细时(L3＝＜L0时，即ΔL＜0时)，与第1比较例比较，也能进一步减少边缘粗糙度。
在日本特开平10-4084号公报(上述专利文献3)中，记述了如下的技术，即，在第1步骤在衬底上的金属类膜上形成抗蚀剂图案，在第2步骤利用使用了氟碳类的气体的等离子处理在抗蚀剂图案的表面形成了保护膜后，在第3步骤将形成了保护膜的光致抗蚀剂图案用作蚀刻掩模，对金属类膜进行蚀刻。不进行形成于抗蚀剂图案的表面的保护膜的蚀刻步骤，完全残留保护膜，在第3步骤中，将形成了保护膜的光致抗蚀剂图案用作蚀刻掩模，对金属类膜进行蚀刻。如此，在日本特开平10-4084号公报的技术中，以在抗蚀剂图案淀积了保护膜的状态，不进行该保护膜的蚀刻步骤地对作为被加工膜的金属类膜进行蚀刻，因此，变成在形成了保护膜的抗蚀剂图案的边缘粗糙度比较大的状态下，对作为被加工膜的金属类膜进行蚀刻，导致所加工的金属类膜的边缘粗糙度比较大。
而在本实施方式中，在步骤S4，在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23，在步骤S5主动地对该保护膜23进行蚀刻后，在步骤S6将光致抗蚀剂图案22用作蚀刻掩模对作为被加工层的多晶硅膜5进行蚀刻。通过进行步骤S5的保护膜23的蚀刻步骤，如在图20和图21中表示的那样，与在步骤4中刚淀积保护膜23后的保护膜23的表面的边缘粗糙度相比，能够进一步减少光致抗蚀剂图案22在步骤S5的保护膜23的蚀刻步骤后的边缘粗糙度，能够将该进一步减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，在步骤S6对作为基底层的被加工层的多晶硅膜5进行蚀刻。为此，能够进一步减少所加工的多晶硅膜5、即栅极电极5a的边缘粗糙度。
如此，在本实施方式中，先覆盖抗蚀剂图案22地临时淀积保护膜23，使加工尺寸变宽，之后在除去保护膜23的同时使抗蚀剂图案22的尺寸变细。为此，在本实施方式中，能够如加工栅极电极那样，将未能通过蚀刻除去的部分的尺寸控制得较细。进而，在本实施方式中，能够在步骤S4的保护膜23的淀积步骤、和步骤S5的保护膜23的除去步骤中，分别独立地控制抗蚀剂图案的尺寸变动量。而且，在步骤S4的保护膜的淀积步骤、和步骤S5的保护膜23的蚀刻步骤中，分别具有减少边缘粗糙度的效果，因此，能够实现进一步减少了边缘粗糙度的抗蚀剂图案，由此，能够进一步减少利用将该抗蚀剂图案用作了蚀刻掩模的干蚀刻所加工的被加工层的边缘粗糙度。像这样，在本实施方式中，能够独立地控制抗蚀剂图案加工尺寸和边缘粗糙度的减少量。
在本实施方式中，即便在步骤S3中形成的抗蚀剂图案22产生了边缘粗糙度，也能够通过在步骤S4中将碳氟类气体用作处理气体，覆盖抗蚀剂图案22地淀积包含碳的保护膜23，来减少边缘粗糙度，在步骤S5中通过蚀刻除去保护膜23的至少一部分，进一步减少边缘粗糙度，而且，通过控制步骤S4中的保护膜23的淀积量和步骤S5中的抗蚀剂图案的细化量，能够充分确保抗蚀剂残膜量，实现对边缘粗糙度的减少量、和图案尺寸的独立控制。
在本实施方式中，能够减少抗蚀剂图案的边缘粗糙度，因此，能够形成减少了边缘粗糙度的栅极电极。例如，能够形成边缘粗糙度3nm左右以下的栅极电极。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，可以充分确保抗蚀剂残膜量，因此，能够高精度地控制减少了边缘粗糙度的栅极电极(例如边缘粗糙度3nm以下的栅极电极)的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
而且，在使用了ArF准分子激光的平版印刷(ArF平版印刷)技术中所使用的抗蚀剂膜(抗蚀剂图案)，与在使用了KrF准分子激光的平版印刷(KrF平版印刷)用的抗蚀剂膜(抗蚀剂图案)相比，容易产生边缘粗糙度，因此，在像本实施方式这样，使用适应于ArF平版印刷的抗蚀剂图案22(使用ArF平版印刷形成的抗蚀剂图案)时，只要应用本发明，即便是适应于ArF平版印刷的抗蚀剂图案22，也能够减少边缘粗糙度，效果尤其显著。
在步骤S5的保护膜23的蚀刻步骤中，从减少边缘粗糙度的效果的角度出发，优选利用蚀刻除去全部保护膜23。通过以除去全部保护膜23的方式进行步骤S5的保护膜23的蚀刻步骤，能够进一步减少在步骤S5的保护膜23的蚀刻步骤后残存的光致抗蚀剂图案22的边缘粗糙度，能够使该进一步减少了边缘粗糙度的抗蚀剂图案22作为蚀刻掩模发挥作用，进行步骤S6的多晶硅膜5的蚀刻步骤，因此，能够进一步减少由被图形化的多晶硅膜5构成的栅极电极5a的边缘粗糙度。而且，也能够实现抗蚀剂图案22的细化，因此，有利于栅极电极5a的微型化。但是，以在步骤S5中利用蚀刻除去保护膜23的一部分、使保护膜23的其他部分残存在抗蚀剂图案22的表面的状态进行步骤S6的多晶硅膜5的蚀刻步骤时，也能够取得本实施方式的效果，这种情况也包含在本实施方式内。
即，即便在步骤S5中利用蚀刻除去保护膜23的一部分而残存保护膜23的其他部分的情况下，也能使将抗蚀剂图案22和保护膜23合在一起的图案的边缘粗糙度比在步骤S4淀积保护膜23时减少，能够使抗蚀剂图案22表面的保护膜23的残存部分和抗蚀剂图案22在步骤S6的多晶硅膜5的蚀刻步骤中作为蚀刻掩模发挥作用。因此，即便在步骤S5中利用蚀刻除去保护膜23的一部分而残存保护膜23的其他部分的情况下，也能使减少了边缘粗糙度的蚀刻掩模图案(即由保护膜23的残存部分和抗蚀剂图案22构成的蚀刻掩模图案)作为蚀刻掩模发挥作用，进行步骤S6的多晶硅膜5的蚀刻步骤，因此，能够减少由被图形化的多晶硅膜5构成的栅极电极5a的边缘粗糙度。
如此，在本实施方式中，可以通过在步骤S3中形成了抗蚀剂图案22后，在步骤S4覆盖抗蚀剂图案22地淀积保护膜23，来减少将抗蚀剂图案22和保护膜23合在一起的图案的边缘粗糙度(与在步骤S3的形成抗蚀剂图案22时的抗蚀剂图案22的边缘粗糙度相比)，通过在步骤S5利用蚀刻除去保护膜23的至少一部分，进一步减少将抗蚀剂图案22和保护膜23合在一起的图案的边缘粗糙度，之后，通过在步骤S6将抗蚀剂图案22和保护膜23的残存部分作为蚀刻掩模对被加工层(此处为多晶硅膜5)进行蚀刻，来减少所加工的被加工层(此处为栅极电极5a)的边缘粗糙度。然后，只需在步骤S5的保护膜23的蚀刻步骤中利用蚀刻除去全部保护膜23，在步骤S6将抗蚀剂图案22作为蚀刻掩模对被加工层(此处为多晶硅膜5)进行蚀刻，就能使所加工的被加工层(此处为栅极电极5a)的边缘粗糙度进一步减少，因此是更为理想的。
当栅极电极的边缘粗糙度较大时，会产生器件性能的下降和由器件性能的偏差带来的生产力下降(制造成品率下降)，因此，像本实施方式这样，将本发明应用于栅极电极的形成步骤，形成减少了边缘粗糙度的栅极电极尤其有效，本发明的特征在于，包括覆盖抗蚀剂图案地淀积(形成)保护膜，除去(蚀刻)该保护膜的步骤，因此，从原理上能够应用于所有包括将抗蚀剂图案用作蚀刻掩模而对被加工膜进行蚀刻的步骤的干蚀刻方法，对于这种例子，将在以下的实施方式中说明。
(实施方式2)
在本实施方式中，能够与上述实施方式1同样地形成栅极电极5a，并在上述步骤S4、S5、S6的各步骤中控制半导体衬底1的温度和温度分布。另外，步骤S4～S6的各步骤，除了半导体衬底1的温度和温度分布之外，其他与上述实施方式1相同，因此，在此省略相关的说明。
图22～图24是表示本实施方式的半导体器件的制造步骤中半导体衬底1的温度分布的一例的曲线图。图22对应于步骤S4的保护膜23的淀积步骤中的半导体衬底1的温度分布，图23对应于步骤S5的保护膜23(和防反射膜21)的蚀刻步骤中的半导体衬底1的温度分布，图24对应于步骤S6的多晶硅膜5的蚀刻步骤中的半导体衬底1的温度分布。
在本实施方式中，在步骤S4的保护膜23的淀积步骤中，如图22的曲线图所示，将半导体衬底1的面内的温度差ΔT(半导体衬底1的主面的最高温度和最低温度的差)例如控制在5℃以下，使用例如上述条件A1等，覆盖抗蚀剂图案22地将保护膜23淀积在防反射膜21上。
接着，在步骤S5的保护膜23(和防反射膜21)的蚀刻步骤中，如图23的曲线图所示，将半导体衬底1的面内的温度差ΔT控制在10℃左右，使用例如上述条件B1等，对保护膜23和有机类的防反射膜21进行蚀刻。
接着，在步骤S6的多晶硅膜5的蚀刻步骤中，如图24的曲线图所示，控制半导体衬底1的面内的温度差ΔT例如在20℃以上，使用例如上述条件C1等，对多晶硅膜5进行蚀刻，加工栅极电极5a。
如此，通过也考虑半导体衬底1的温度分布，能够形成例如边缘粗糙度为2nm左右、尺寸变化量为-10nm左右、半导体衬底1的面内均匀性为1nm以下的程度的栅极电极5a。
控制半导体衬底1的温度和温度分布的目的，在于步骤S4～S6的各步骤中的反应机理不同。一般而言，蚀刻是在等离子中生成的离子、和原子团入射到半导体衬底，与作为被加工物的硅(Si)、有机材料的表面反应来进行加工。而且，蚀刻时产生的反应生成物，也再次入射到半导体衬底，阻碍蚀刻反应。该表面反应和原子团、反应生成物对表面的附着，极大地取决于半导体衬底温度。为此，加工尺寸和加工形状，不仅取决于入射到半导体衬底的离子、原子团、反应生成物的流量(flux)，还因半导体衬底温度的不同而不同。通常，可以通过控制等离子的分布，来控制入射到半导体衬底的离子、原子团的流量的面内分布，而反应生成物基本上是扩散分布的，控制反应生成物的分布较为困难。为此，通过控制半导体衬底的温度分布来控制加工尺寸和加工形状的方法，在提高加工精度的半导体衬底面内均匀性方面，是非常有效的方法。
在淀积保护膜23的步骤S4中，作为主要的表面反应，在等离子中均匀地生成的碳类反应物附着于抗蚀剂图案22的反应非常重要，因此，优选半导体衬底1的面内的温度分布是均匀的。
另一方面，在步骤S6中，入射到多晶硅膜5的离子、原子团和Si反应生成物与多晶硅膜5之间的复杂的反应占据主导地位，因此，需要进行考虑了各入射粒子的半导体衬底面内分布的温度分布控制。例如，反应生成物的再附着，倾向于在半导体衬底1的主面的中心附近比在半导体衬底1的主面的端部附近大，因此，通过使半导体衬底1的温度在半导体衬底1的主面的中心附近比在半导体衬底1的主面的端部附近高，能够使反应生成物的再附着在半导体衬底1的主面的面内变得均匀。由此，能够使在半导体衬底1的主面面内的多晶硅膜5的蚀刻率更为均匀。
因此，在本实施方式中，在步骤S4中，与步骤S6比较，使半导体衬底1的温度分布更为均匀，使半导体衬底1的主面的面内的温度差ΔT更小。而且，在步骤S6中，与步骤S4比较，使半导体衬底1产生温度分布，使半导体衬底1的主面的面内的温度差ΔT更高。即，以使步骤S4中的半导体衬底1的面内温度差，变得比步骤S5和步骤S6中的半导体衬底1的面内温度差小的方式，控制各步骤中的半导体衬底1的温度分布。
另外，在图22～图24中表示的半导体衬底面内的温度分布(面内温度差)只是一例，本发明不限于此，重要的是在步骤S4～S6的每一个步骤中，控制半导体衬底1的温度和温度分布。而且，作为控制半导体衬底1的温度和温度分布的方法，有使用配置半导体衬底1的晶片载物台(wafer stage)的多种制冷剂、控制背面He压力、以及使用加热器等各种方法。
如此，在本实施方式中，可以通过控制步骤S4～S6各步骤的半导体衬底的温度分布，在晶片面内改变蚀刻表面反应的平衡，结果是能够取得提高栅极电极的形状和栅极长的面内(晶片面内，半导体衬底面内)均匀性的效果。因此，能够防止半导体器件的性能出现偏差，能够提高半导体器件的性能和制造成品率。
(实施方式3)
在本实施方式中，能够与上述实施方式1同样地形成栅极电极5a，并通过控制上述步骤S4的保护膜23的淀积速率、步骤S5的保护膜23(和防反射膜21)的蚀刻速率、以及步骤S6的多晶硅膜5的蚀刻速率的半导体衬底面内分布，来控制栅极电极5a的栅极长的半导体衬底面内分布。另外，步骤S4～S6的各步骤，除了保护膜23的淀积速率、保护膜23(和防反射膜21)的蚀刻速率、以及多晶硅膜5的蚀刻速率的半导体衬底面内分布之外，其他与上述实施方式1相同，因此，在此省略相关的说明。
图25是表示在(A)步骤S3的抗蚀剂图案22的形成步骤、(B)步骤S4的保护膜23的淀积步骤、(C)步骤S5的保护膜23和有机类的防反射膜21的蚀刻步骤、以及(D)步骤S6的多晶硅膜5的蚀刻步骤中的、栅极长和处理速率(淀积速率和蚀刻速率)在半导体衬底的面内分布的曲线图。
首先，作为步骤S4，在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23。此时，当在保护膜23的淀积速率存在面内分布(半导体衬底的主面的面内分布)时，在淀积速率较快的晶片外周部(晶片端、半导体衬底外周部)，淀积膜厚变厚，因此，栅极长变粗。接着，在步骤S5中对保护膜23和有机类的防反射膜21进行蚀刻，当此时的蚀刻速率在面内(半导体衬底1的主面的面内)为均匀的时，将反映步骤S4中的栅极长，在晶片外周部的栅极长还是有可能变粗。一般而言，蚀刻速率快的，栅极长变细。为此，在本实施方式中，使在步骤S5的蚀刻速率的面内分布如图25(C)所示那样，在晶片外周部相对变高，在晶片中心部相对变低。即，在本实施方式中，按照步骤S4中的保护膜23的淀积膜厚在半导体衬底1的面内分布，来控制步骤S5中的保护膜23的蚀刻速率在半导体衬底1的面内分布。由此，能够通过对应于步骤S3中的栅极长的分布，来优化步骤S4的蚀刻速率的面内分布，重新使栅极长的面内分布变得均匀。如此，作为控制淀积速率、蚀刻速率的面内分布的方法，能够想到添加惰性气体、利用由外部线圈施加磁场来控制等离子分布的方法，通过从多个方向导入气体来控制反应生成物的面内分布的方法，以及控制施加于电极的偏压的面内分布的方法等。而且，上述实施方式2中阐述的控制电极的温度分布的方法也有效。
如以上这样，通过控制步骤S4～S6的每一个步骤的淀积速率、蚀刻速率的面内分布，能够形成例如边缘粗糙度为2nm左右、尺寸变化量为-10nm左右、面内均匀性为1nm程度以下的栅极电极。
如此，在本实施方式中，通过控制上述步骤S4的保护膜23的淀积速率、步骤S5的保护膜23(和防反射膜21)的蚀刻速率、以及步骤S6的多晶硅膜5的蚀刻速率的半导体衬底面内分布，能够改善栅极电极的形状和栅极长的面内(晶片面内，半导体衬底面内)均匀性。因此，可以防止半导体器件的性能出现偏差，能够提高半导体器件的性能、制造成品率。
(实施方式4)
在上述实施方式1中，使用了有机类的防反射膜21，而在本实施方式中，代替有机类的防反射膜21而使用无机类的防反射膜21a。因此，在上述实施方式1中，防反射膜21由含有碳的有机材料构成，而在本实施方式中，防反射膜21a由不含有碳的无机材料(无机类的绝缘材料，例如氮氧化硅膜等)构成。
图26是本实施方式的栅极电极5a的形成步骤的步骤流程图(说明图)。图27～图31，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示栅极电极5a形成(加工)步骤中的栅极电极附近区域的要部剖视图。
在本实施方式中，与上述实施方式1同样地在半导体衬底1(p型阱3)上隔着栅极绝缘膜用的绝缘膜4a形成了多晶硅膜5(步骤S1)后，如图27所示，在多晶硅膜5上形成无机类的防反射膜21a(步骤S2a)。防反射膜21a，为了抑制由激光的反射干扰形成异常图案的目的而形成，由不含有碳(C)的无机材料构成。然后，在防反射膜21a上，与上述实施方式1同样地形成抗蚀剂图案22(步骤S3)。抗蚀剂图案22，为适应于ArF平版印刷的抗蚀剂图案。
接着，如图28所示，与上述实施方式同样，在防反射膜21a上，覆盖抗蚀剂图案22地淀积保护膜23(步骤S4)。例如可以利用上述条件A1等淀积保护膜23。
接着，如图29所示，对保护膜23进行蚀刻(除去)(步骤S5a)。在该步骤S5a的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，作为处理气体，包含氧(O2)，因此，基底的无机类的防反射膜21a几乎未被蚀刻(除去)。为此，在步骤S4a对保护膜23进行了蚀刻后，如图30所示，对无机类的防反射膜21a进行蚀刻(除去)(步骤S5b)。此时，抗蚀剂图案22作为蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21a残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21a被选择性地蚀刻而并被除去。
之后，如图31所示，作为步骤S6，与上述实施方式1同样，例如利用上述条件C1，将抗蚀剂图案22用作蚀刻掩模对多晶硅膜5进行蚀刻(除去)，加工栅极电极5a。
在本实施方式中，也与上述实施方式1同样，通过进行步骤S4的保护膜23的淀积步骤和步骤S5a的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对多晶硅膜5进行干蚀刻，形成栅极电极5a，因此，能够减少栅极电极5a的边缘粗糙度。
通过像这样形成栅极电极5a，能够形成减少了边缘粗糙度的栅极电极。能够形成例如边缘粗糙度为2nm左右、尺寸变化量为0nm左右的栅极电极。
在本实施方式中，也能取得与上述实施方式1大致同样的效果。例如，能够减少抗蚀剂图案的边缘粗糙度，因此，能够形成减少了边缘粗糙度的栅极电极。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，充分确保抗蚀剂残膜量，能够高精度地控制减少了边缘粗糙度的栅极电极的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
(实施方式5)
在上述实施方式1中，作为抗蚀剂图案22，使用了适应于ArF平版印刷的抗蚀剂图案，而在本实施方式中，代替适应于ArF平版印刷的抗蚀剂图案22，使用利用了电子束平版印刷的抗蚀剂图案22a。而且，在本实施方式中，使用电子束平版印刷形成抗蚀剂图案22a，因此，可以省略形成防反射膜21的步骤。
图32是本实施方式的栅极电极5a的形成步骤的步骤流程图(说明图)。图33～图36，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示栅极电极5a形成(加工)步骤中的栅极电极附近区域的要部剖视图。
在本实施方式中，与上述实施方式1同样地在半导体衬底1(p型阱3)上隔着栅极绝缘膜用的绝缘膜4a形成了多晶硅膜5(步骤S1)后，省略防反射膜的形成，如图33所示，在多晶硅膜5上形成抗蚀剂图案22a(步骤S3a)。抗蚀剂图案22a，为使用电子束平版印刷形成的抗蚀剂图案。例如，可以通过在多晶硅膜5上形成光致抗蚀剂层，并用电子束对该抗蚀剂层进行曝光、显影，来形成抗蚀剂图案22a。
接着，如图34所示，与上述实施方式1同样地在多晶硅膜5上以覆盖抗蚀剂图案22a的方式淀积保护膜23(步骤S4)。例如可以利用上述条件A1等淀积保护膜23。
接着，如图35所示，对保护膜23进行蚀刻(除去)(步骤S5c)。在该步骤S5c的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，作为处理气体，包含氧(O2)，因此，基底的多晶硅膜5几乎未被蚀刻(除去)。
之后，如图36所示，作为步骤S6，与上述实施方式1同样，例如利用上述条件C1，将抗蚀剂图案22a用作蚀刻掩模对多晶硅膜5进行蚀刻(除去)，加工栅极电极5a。
在本实施方式中，也与上述实施方式1同样，通过进行步骤S4的保护膜23的淀积步骤和步骤S5c的保护膜23的蚀刻步骤，来减少抗蚀剂图案22a的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22a用作蚀刻掩模，对多晶硅膜5进行干蚀刻，形成栅极电极5a，因此，能够减少栅极电极5a的边缘粗糙度。
通过像这样形成栅极电极5a，能够形成减少了边缘粗糙度的栅极电极，例如形成边缘粗糙度为2nm左右，尺寸变化量为0nm左右的栅极电极。
在本实施方式中，也能取得与上述实施方式1大致同样的效果。例如，能够减少抗蚀剂图案的边缘粗糙度，因此，能够形成减少了边缘粗糙度的栅极电极。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，充分确保抗蚀剂残膜量，能够高精度地控制减少了边缘粗糙度的栅极电极的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
(实施方式6)
在上述实施方式1中，在多晶硅膜5上形成有防反射膜21和抗蚀剂图案22，而在本实施方式中，在多晶硅膜5上形成有硬掩模用的绝缘膜24，在绝缘膜24上形成有防反射膜21和抗蚀剂图案22。
图37是本实施方式的栅极电极5a的形成步骤的步骤流程图(说明图)。图38～图43，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示栅极电极5a形成(加工)步骤中的栅极电极附近区域的要部剖视图。
在本实施方式中，如图38所示，与上述实施方式1同样地在半导体衬底1(p型阱3)上隔着栅极绝缘膜用的绝缘膜4a形成了多晶硅膜5(步骤S1)后，在多晶硅膜5上形成硬掩模形成用的绝缘膜24(步骤S11)。绝缘膜24，例如由氧化硅膜等构成。然后，在绝缘膜24上形成防反射膜21(步骤S2)。防反射膜21，为了抑制由激光的反射干扰形成异常图案的目的而形成，例如由含有碳(C)的有机材料构成。然后，在防反射膜21上，与上述实施方式1同样地形成抗蚀剂图案22(步骤S3)。
接着，如图39所示，与上述实施方式1同样地在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23(步骤S4)。例如可以利用上述条件A1等淀积保护膜23。
接着，对保护膜23进行蚀刻(除去)(步骤S5)。在该步骤S5的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，由于作为处理气体包含氧(O2)，基底的有机类的防反射膜21也能被蚀刻(除去)。因此，可以通过步骤S5，如图40所示那样，对包含碳的保护膜23和有机类的防反射膜21进行蚀刻。另外，在步骤S5中，抗蚀剂图案22能够作为防反射膜21的蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21a残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21被选择性地蚀刻而被除去。
接着，如图41所示，将抗蚀剂图案22用作蚀刻掩模对绝缘膜24进行蚀刻(除去，干蚀刻)，加工(形成)由被图形化的绝缘膜24构成的硬掩模24a(步骤S12)。与上述实施方式1同样，通过进行步骤S4的保护膜23的淀积步骤和步骤S5的保护膜23的蚀刻步骤，来减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对绝缘膜24进行干蚀刻，形成硬掩模24a，因此，能够减少硬掩模24a的边缘粗糙度。
接着，如图42所示，利用灰化等除去抗蚀剂22和防反射膜21(步骤S13)。
之后，如图43所示，将硬掩模24a(即绝缘膜24)作为蚀刻掩模，对多晶硅膜5进行蚀刻(除去)，加工(形成)栅极电极5a(步骤S14)。如上述这样，减少了硬掩模24a的边缘粗糙度，将该边缘粗糙度小的硬掩模24a用作蚀刻掩模对多晶硅膜5进行干蚀刻，形成栅极电极5a，因此，能够减少栅极电极5a的边缘粗糙度。
像这样，在本实施方式中，通过在加工硬掩模24a时应用本发明，减小硬掩模24a的边缘粗糙度，结果是能够减少将硬掩模24a用作蚀刻掩模加工的栅极电极5a的边缘粗糙度。而且，虽然在本实施方式中，以在加工硬掩模24a后利用灰化除去抗蚀剂图案22的步骤为例进行了说明，但不除去抗蚀剂图案22，一直连续加工至多晶硅膜5a为止的情况，也能取得同样的效果。
在本实施方式中，也能取得与上述实施方式1大致同样的效果。例如，使用减少了边缘粗糙度的抗蚀剂图案形成硬掩模，使用该硬掩模形成栅极电极，因此，能够形成减少了边缘粗糙度的栅极电极。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，充分确保抗蚀剂残膜量，能够高精度地控制减少了边缘粗糙度的栅极电极的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
(实施方式7)
在上述实施方式1中，是将多晶硅膜5图形化，形成栅极电极5a，而在本实施方式中，代替多晶硅膜5，使用金属膜25，将该金属膜25图形化，形成作为金属栅极电极的栅极电极5b。
图44是本实施方式的栅极电极5b的形成步骤的步骤流程图(说明图)。图45～图48，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示栅极电极5b形成(加工)步骤中的栅极电极附近区域的要部剖视图。
在本实施方式中，如图45所示，在半导体衬底1(p型阱3)上隔着栅极绝缘膜用的绝缘膜4a，代替上述实施方式1的多晶硅膜5，形成金属膜25(步骤S1a)。金属膜25，例如由硅酸钛膜等构成。而且，在本实施方式中，绝缘膜4a，例如优选使用氧化铪(HfO2)等所谓High-k膜(高介电常数膜)。
接着，在金属膜25上形成防反射膜21(步骤S2)。防反射膜21，为了抑制由激光的反射干扰形成异常图案的目的而形成，例如由含有碳(C)的有机材料构成。然后，在防反射膜21上，与上述实施方式1同样地形成抗蚀剂图案22(步骤S3)。抗蚀剂图案22，为适应于ArF平版印刷的抗蚀剂图案。
接着，如图46所示，与上述实施方式1同样地在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23(步骤S4)。例如可以利用上述条件A1等淀积保护膜23。
接着，对保护膜23进行蚀刻(除去)(步骤S5)。在该步骤S5的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，作为处理气体，包含氧(O2)，因此，基底的有机类的防反射膜21也能被蚀刻(除去)。因此，通过步骤S5，能够如图47所示那样，对包含碳的保护膜23和有机类的防反射膜21进行蚀刻。另外，在步骤S5中，抗蚀剂图案22能够作为防反射膜21的蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21被选择性地蚀刻而被除去。
接着，如图48所示，将抗蚀剂图案22用作蚀刻掩模对金属膜25进行蚀刻(除去)，加工(形成)由被图形化的金属膜25构成的栅极电极5b(步骤S6a)。在上述实施方式1中，是形成了由被图形化的多晶硅膜5构成的栅极电极5a，而在本实施方式中，代替栅极电极5a，形成由被图形化的金属膜25构成的栅极电极5b，即形成作为金属栅极电极的栅极电极5b。
在本实施方式中，也与上述实施方式1同样，通过进行步骤S4的保护膜23的淀积步骤和步骤S5的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对金属膜25进行干蚀刻，形成栅极电极5b，因此，能够减少栅极电极5b的边缘粗糙度。通过像这样形成栅极电极5b，能够形成减少了边缘粗糙度的栅极电极(金属栅极电极)。
在本实施方式中，也能取得与上述实施方式1大致同样的效果。例如，可以减少抗蚀剂图案的边缘粗糙度，因此，能够形成减少了边缘粗糙度的栅极电极。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，充分确保抗蚀剂残膜量，能够高精度地控制减少了边缘粗糙度的栅极电极的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
而且，虽然在本实施方式中，以作为金属栅极5b(金属膜25)使用了硅酸钛膜，作为栅极绝缘膜(绝缘膜4a)使用了氧化铪膜的结构为例进行了说明，但本发明不限于此，例如，作为金属栅极电极5b(金属膜25)使用了硅化镍等其他的材料的情况，或者作为金属栅极电极5b(金属膜25)，使用了像硅酸钨膜和多晶硅膜的层叠膜这样，不同材质的层叠结构的情况，也能取得同样的效果。
(实施方式8)
在上述实施方式1中，是将本发明应用于栅极电极的形成步骤，而在本实施方式中，将本发明应用于形成元件分离区域2用的元件分离沟2a的步骤。
图49是本实施方式的元件分离沟(Si沟)2a的形成步骤的步骤流程图(说明图)。图50～图54，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示元件分离沟(Si沟)2a的形成步骤中的元件分离沟(Si沟)2a附近区域的要部剖视图。
在本实施方式中，可以像以下这样形成元件分离区域2用的元件分离沟(Si沟)2a。
首先，如图50所示，在半导体衬底1上形成氮化硅膜26(步骤S21)。接着，在氮化硅膜26上形成有机类的防反射膜21(步骤S22)。防反射膜21，为了抑制由激光的反射干扰形成异常图案的目的而形成，例如由含有碳(C)的有机材料构成。然后，在防反射膜21上，与上述实施方式1同样地形成抗蚀剂图案22(步骤S23)。抗蚀剂图案22，为适应于ArF平版印刷的抗蚀剂图案。
接着，如图51所示，与上述实施方式1的步骤S4同样地在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23(步骤S24)。例如可以利用上述条件A1等淀积保护膜23。
接着，与上述实施方式1的步骤S5同样，对保护膜23进行蚀刻(除去)(步骤S25)。在该步骤S25的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，作为处理气体，包含氧(O2)，因此，基底的有机类的防反射膜21也能被蚀刻(除去)。因此，可以通过步骤S25，如图52所示那样，对包含碳的保护膜23和有机类的防反射膜21进行蚀刻。另外，在步骤S25中，抗蚀剂图案22能够作为防反射膜21的蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21被选择性地蚀刻而被除去。
接着，如图53所示，将抗蚀剂图案22用作蚀刻掩模对氮化硅膜26进行蚀刻(除去，干蚀刻)，并进行图形化(步骤S26)。然后，如图54所示，以抗蚀剂图案22为掩模蚀刻掩模对半导体衬底1进行蚀刻(除去，干蚀刻)，在半导体衬底1上形成元件分离沟2a(步骤S27)。之后，通过向元件分离沟2a嵌入氧化硅膜等，对该氧化硅膜进行CMP处理等，能够形成由嵌入元件分离沟2a的绝缘膜构成的元件分离区域2。
在本实施方式中，也与上述实施方式1同样，通过进行步骤S24的保护膜23的淀积步骤和步骤S25的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对氮化硅膜26和半导体衬底1进行干蚀刻，形成元件分离沟2a，因此，能够减少元件分离沟2a的边缘粗糙度。
像这样，在本实施方式中，通过应用本发明，能够进行减少了边缘粗糙度的Si沟(元件分离沟2a)的加工，能提高利用了Si沟(元件分离沟2a)的元件分离层(元件分离区域2)的加工精度，结果是可以期待器件性能的提高。而且，在本实施方式中，以将抗蚀剂图案22作为掩模，对氮化硅膜26和半导体衬底1进行连续加工，形成Si沟(元件分离沟2a)的方法为例进行了说明，而作为其他实施方式，也可以在步骤S26的氮化硅膜26的加工(蚀刻)后，除去抗蚀剂图案22和有机类的防反射膜21，之后，将被图形化的氮化硅膜26作为蚀刻掩模(硬掩模)，对半导体衬底1进行蚀刻，形成元件分离沟2a，在这种情况下，也能取得同样的效果。而且，也可以将上述实施方式2～6与本实施方式进行组合。
(实施方式9)
在上述实施方式1中，是将本发明应用于栅极电极的形成步骤，而在本实施方式中，将本发明适用于形成布线14的步骤。
图55是本实施方式的布线14的形成步骤的步骤流程图(说明图)。图56～图59，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示布线14形成步骤中的布线14附近区域的要部剖视图。
在本实施方式中，可以像以下这样形成布线14。
首先，如图56所示，在绝缘膜(层间绝缘膜)11上形成导电体膜(金属膜)27(步骤S31)。导电体膜27，例如由以铝为主体的金属材料膜构成，例如由从下至上按顺序形成了钛膜(对应于上述钛膜14a)、氮化钛膜(对应于上述氮化钛膜14b)、铝膜(对应于上述铝膜14c)、钛膜(对应于上述钛膜14d)、以及氮化钛膜(对应于上述氮化钛膜14e)的层叠膜构成。作为导电体膜27，也可以使用钨膜等。
接着，在导电体膜27上形成有机类的防反射膜21(步骤S32)。防反射膜21，为了抑制由激光的反射干扰形成异常图案的目的而形成，例如由含有碳(C)的有机材料构成。然后，在防反射膜21上，与上述实施方式1同样地形成抗蚀剂图案22(步骤S33)。抗蚀剂图案22，为适应于ArF平版印刷的抗蚀剂图案。
接着，如图57所示，与上述实施方式1的步骤S4同样地在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23(步骤S34)。例如可以利用上述条件A1等淀积保护膜23。
接着，与上述实施方式1的步骤S5同样地对保护膜23进行蚀刻(除去)(步骤S35)。在该步骤S35的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，由于作为处理气体包含氧(O2)，基底的有机类的防反射膜21也能被蚀刻(除去)。因此，可以通过步骤S35，如图58所示那样，对包含碳的保护膜23和有机类的防反射膜21进行蚀刻。另外，在步骤S35中，抗蚀剂图案22能够作为防反射膜21的蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21被选择性地蚀刻而被除去。
接着，如图59所示，将抗蚀剂图案22用作蚀刻掩模对导电体膜27进行蚀刻(除去，干蚀刻)，进行图形化(步骤S46)。由此，形成由被图形化的导电体膜27构成的布线14。
在本实施方式中，也与上述实施方式1同样，通过进行步骤S34的保护膜23的淀积步骤和步骤S35的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对导电体膜27进行干蚀刻，形成布线14，因此，能够减少布线14的边缘粗糙度。通过像这样形成布线14，能够形成减少了边缘粗糙度的布线。
在本实施方式中，也能取得与上述实施方式1大致同样的效果。例如，可以减少抗蚀剂图案的边缘粗糙度，因此，能够形成减少了边缘粗糙度的布线。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，充分确保抗蚀剂残膜量，能够高精度地控制减少了边缘粗糙度的布线的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
(实施方式10)
在上述实施方式1中，是将本发明应用于栅极电极的形成步骤，而在本实施方式中，将本发明应用于对绝缘膜的开口部(孔或者沟)的形成步骤。
图60是本实施方式的对绝缘膜的开口部(孔或者沟)的形成步骤的步骤流程图(说明图)。图61～图64，是本实施方式的半导体器件的制造步骤中的要部剖视图，表示对绝缘膜的开口部形成步骤中的开口部附近区域的要部剖视图。
首先，如图61所示，在半导体衬底1上形成绝缘膜28(步骤S41)，绝缘膜28，例如对应于上述实施方式1的绝缘膜(层间绝缘膜)11等。
接着，在绝缘膜28上形成有机类的防反射膜21(步骤S42)。防反射膜21，为了抑制由激光的反射干扰形成异常图案的目的而形成，例如由含有碳(C)的有机材料构成。然后，在防反射膜21上，与上述实施方式1同样地形成抗蚀剂图案22(步骤S43)。抗蚀剂图案22，为适应于ArF平版印刷的抗蚀剂图案。
接着，如图62所示，与上述实施方式1的步骤S4同样地在防反射膜21上覆盖抗蚀剂图案22地淀积保护膜23(步骤S44)。例如可以利用上述条件A1等淀积保护膜23。
接着，与上述实施方式1的步骤S5同样地对保护膜23进行蚀刻(除去)(步骤S45)。在该步骤S45的保护膜23的蚀刻步骤中，可以利用与上述实施方式1的步骤S5(保护膜23和防反射膜21的蚀刻步骤)同样的蚀刻条件，例如上述条件B1，对保护膜23进行蚀刻。此时，由于作为处理气体包含氧(O2)，基底的有机类的防反射膜21也能被蚀刻(除去)。因此，可以通过步骤S45，如图63所示那样，对包含碳的保护膜23和有机类的防反射膜21进行蚀刻。另外，在步骤S35中，抗蚀剂图案22能够作为防反射膜21的蚀刻掩模发挥作用，因此，抗蚀剂图案22的下部的防反射膜21残存下来，未被抗蚀剂图案22覆盖的区域的防反射膜21被选择性地蚀刻而被除去。
接着，如图64所示，将抗蚀剂图案22用作蚀刻掩模对绝缘膜28进行蚀刻(除去，干蚀刻)，在绝缘膜28形成开口部(孔或者沟)29(步骤S36)。形成于绝缘膜28的开口部29，例如，对应于上述接触孔12等。而且，在绝缘膜上形成嵌入铜线用的孔或者沟时，也可以应用该开口部29的形成步骤。之后，可以对开口部29嵌入导电体膜(金属膜)，对该导电体膜进行CMP处理，由此形成插塞、嵌入铜布线等。
在本实施方式中，也与上述实施方式1同样，通过进行步骤S44的保护膜23的淀积步骤和步骤S45的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对绝缘膜28进行干蚀刻，形成开口部29，因此，能够减少开口部29的边缘粗糙度。
在本实施方式中，也能够减少抗蚀剂图案的边缘粗糙度，因此，可以形成减少了边缘粗糙度的开口部，能够减少在该开口部嵌入导体而形成的插塞、嵌入铜布线的边缘粗糙度。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
(实施方式11)
在上述实施方式1中，是通过将像多晶硅膜5这样的导电体膜图形化来形成栅极电极5a，而在本实施方式中，在开口部(沟)中嵌入导电体膜，形成嵌入型的栅极电极5d，其中，上述开口部(沟)通过将像多晶硅膜5这样的导电体膜图形化来形成虚设栅极电极5c，之后除去虚设栅极电极5c而形成。
图65～图70，是本实施方式的半导体器件的制造步骤中的要部剖视图。
在本实施方式中，进行与上述实施方式1同样的步骤，得到相当于图4的图65的结构。另外，上述实施方式1中的栅极电极5a，在本实施方式中，对应于虚设栅极电极5c。该虚设栅极电极5c，与上述实施方式1的栅极电极5a同样地通过将多晶硅膜5图形化而形成。即，通过上述实施方式1的步骤S1～S6，形成相当于栅极电极5a的虚设栅极电极5c。虚设栅极电极5c的形成步骤，与栅极电极5a的形成步骤一样，因此，在此省略对其的说明。如上述实施方式1那样，通过进行步骤S4的保护膜23的淀积步骤和步骤S5c的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对多晶硅膜5进行干蚀刻，形成虚设栅极电极5c，因此，能够减少虚设栅极电极5c的边缘粗糙度。
接着，如图66所示，在半导体衬底1上覆盖虚设栅极电极5c地形成绝缘膜31，对该绝缘膜31进行CMP处理等，在绝缘膜31的上面使虚设栅极电极5c的上面露出。绝缘膜31，例如由氧化硅膜等构成。
接着，如图67所示，通过蚀刻除去从绝缘膜31露出的虚设栅极电极5c。由此，在绝缘膜31形成开口部32。在该虚设栅极电极5c的除去步骤或者在这之后的步骤中，除去开口部32的底部的绝缘膜4a。像上述那样虚设栅极电极5c的边缘粗糙度被减小，因此，开口部32的边缘粗糙度也小。
接着，如图68所示，在开口部32的底部的半导体衬底1(p型阱)上形成绝缘膜形成用的绝缘膜4b。绝缘膜4b，例如由氧化硅膜构成。作为栅极绝缘膜形成用的绝缘膜4b，也可以使用上述High-k膜(高介电常数膜)等。
接着，在绝缘膜31上，以填埋开口部32内的方式形成导电体膜33。导电体膜33，例如由金属材料构成。
接着，如图69所示，对导电体膜33进行CMP处理，在开口部32内残留导电体膜33，除去除此之外的导电体膜33。由被嵌入开口部32内的导电体膜33形成栅极电极5d。栅极电极5d，例如为金属栅极电极。栅极电极5d的下部的绝缘膜4b成为栅极绝缘膜。
如上述这样，由于开口部32的边缘粗糙度小，因此，由嵌入该开口部32的导电体膜33构成的栅极电极5d的边缘粗糙度也变小。
之后，如图70所示，在嵌入了栅极电极5d的绝缘膜31上，例如形成由氧化硅膜等构成的绝缘膜34。以后的步骤，与上述实施方式1相同，形成接触孔12、插塞13、以及布线14等。
在本实施方式中，如上述实施方式1那样，通过进行步骤S4的保护膜23的淀积步骤和步骤S5c的保护膜23的蚀刻步骤，减少抗蚀剂图案22的边缘粗糙度，将该减少了边缘粗糙度的抗蚀剂图案22用作蚀刻掩模，对多晶硅膜5进行干蚀刻，形成虚设栅极电极5c，因此，能够减少虚设栅极电极5c的边缘粗糙度。在通过除去该减少了边缘粗糙度的虚设栅极电极5c而形成的开口部32内，嵌入导电体膜33而形成栅极电极5d，因此，能够形成减少了边缘粗糙度的栅极电极5d。而且，能够独立地控制抗蚀剂图案的尺寸和边缘粗糙度的减少量，充分确保抗蚀剂残膜量，能够高精度地控制减少了边缘粗糙度的栅极电极的加工尺寸。因此，能够提高半导体器件的性能。而且，能够提高半导体器件的生产力，提高半导体器件的制造成品率。
本发明作为实施方式，主要将抗蚀剂图案用作蚀刻掩模加工栅极电极的情况举为例子，而本发明不限于此，可以适用于将抗蚀剂图案作为蚀刻掩模对被加工层进行蚀刻的各种各样的半导体器件的制造方法。例如，能够适用于形成硬掩模、形成金属布线、形成Si沟、形成绝缘膜的开口部(孔或者沟、例如接触孔、通孔或者布线沟等)等所有将抗蚀剂图案用作蚀刻掩模的干蚀刻方法。
例如，在上述实施方式6的硬掩模形成中，通过应用本发明，能够控制硬掩模的加工尺寸和边缘粗糙度减少量，结果是即便在使用了硬掩模的栅极电极形成中，也能独立控制加工尺寸和边缘粗糙度减少量。同样，在上述实施方式8的Si沟形成中，由于能够减少边缘粗糙度，可以期待诸如基于Si沟的元件分离层的加工精度也得到提高，泄电流得到降低等器件性能的提高。而且，在上述实施方式9的金属布线形成中，能够独立控制加工尺寸和边缘粗糙度减少量，因此，可以期待由边缘粗糙度减少带来的局部电场集中的缓和、和由对断线的抑制等带来的器件性能的提高。而且，在上述实施方式10的绝缘膜的开口部形成中，通过应用本发明，能够控制开口部的加工尺寸和边缘粗糙度减少量。结果是在之后的步骤中，在开口部内形成了嵌入铜布线时，可以期待电特性的提高。而且，在将上述实施方式10的开口部的形成应用于接触孔时，能够控制接触孔径和接触孔形状的边缘粗糙度减少量，因此，可以期待由边缘粗糙度减少带来的局部电场集中的缓和等电特性的提高。
如此，通过具有作为本发明的中心的，覆盖抗蚀剂图案地形成保护膜的步骤、除去(蚀刻)保护膜的至少一部分的步骤、以及将上述抗蚀剂图案和保护膜的残存部分(残膜)作为蚀刻掩模而对被加工层进行蚀刻的步骤，对于形成栅极电极自不待言，而且在形成硬掩模、形成金属布线、形成Si沟、形成绝缘膜的开口部(孔或者沟，例如接触孔、布线沟)等步骤中，也能独立控制加工尺寸和边缘粗糙度减少量。
以上，基于本发明的实施方式对本发明者所做的发明进行了具体的说明，显然本发明不限于上述实施方式，在不脱离本发明的中心思想的范围内可以进行各种变更。
在上述实施方式中，对具有MISFET的半导体器件进行了说明，而本发明不限于此，本发明可以适用于包括使用抗蚀剂图案对被加工层进行蚀刻的步骤的各种半导体器件的制造方法。
工业上的可利用性
本发明适用于包括将抗蚀剂图案用作蚀刻掩模对被加工层进行蚀刻的步骤的半导体器件的制造方法。

Claims (9)

1.一种半导体器件的制造方法，其特征在于：
包括以下的步骤，
(a)准备具有被加工层的半导体衬底的步骤，
(b)在上述被加工层上形成抗蚀剂图案的步骤，
(c)在上述被加工层上覆盖上述抗蚀剂图案地形成第1材料膜的步骤，
(d)除去上述第1材料膜的至少一部分的步骤，
(e)在上述(d)步骤后，将上述抗蚀剂图案和上述第1材料膜的残存部分作为蚀刻掩模，对上述被加工层进行蚀刻的步骤。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(d)步骤中，除去全部上述第1材料膜，
在上述(e)步骤中，将上述抗蚀剂图案作为蚀刻掩模，对上述被加工层进行蚀刻。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(c)步骤中，利用使用了包含氟碳类气体的气体的等离子形成上述第1材料膜。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(c)步骤中，在上述半导体衬底施加偏压。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(d)步骤中，在上述半导体衬底施加偏压。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于：
上述(c)步骤中的上述半导体衬底面内的温度差，小于上述(e)步骤中的上述半导体衬底面内的温度差。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于：
按照上述(c)步骤中的上述第1材料膜的淀积膜厚在上述半导体衬底的面内分布，在上述(d)步骤中控制上述第1材料膜的蚀刻速率在上述半导体衬底的面内分布。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于：上述被加工层，由硅层、金属材料层、或者绝缘层构成。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于：为了形成栅极电极，进行上述(b)～(e)步骤。
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