JPH11145144A - 導電層形成法 - Google Patents
導電層形成法Info
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- JPH11145144A JPH11145144A JP32209497A JP32209497A JPH11145144A JP H11145144 A JPH11145144 A JP H11145144A JP 32209497 A JP32209497 A JP 32209497A JP 32209497 A JP32209497 A JP 32209497A JP H11145144 A JPH11145144 A JP H11145144A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 少なくとも最上層がＷＳｉ2 等の高融点金属
シリサイドからなる微細パターンの導電層を寸法精度よ
く形成する。 【解決手段】 ゲート絶縁膜３４Ａの上にＷＳｉ2 ／ポ
リＳｉ積層からなる電極材層３６と＜２００＞配向のＴ
ｉＮ（又はＴｉＯＮ）からなる反射防止用の導電材層と
を順次に堆積する。レジスト層４０Ａをマスクとするド
ライエッチング処理により導電材層をパターニングして
導電材層の一部３８Ａを残存させる。レジスト層４０
は、導電材層をパターニングできる程度に薄くてよい。
レジスト層４０Ａを除去した後、導電材層３８Ａをマス
クとするドライエッチング処理により電極材層３６をパ
ターニングして電極材層３６の一部を残存させる。電極
材層３６の残存部と導電材層３８Ａとの積層をゲート電
極層として用いる。導電材層３８Ａとレジスト層４０Ａ
との積層をマスクとして用いてもよい。
シリサイドからなる微細パターンの導電層を寸法精度よ
く形成する。 【解決手段】 ゲート絶縁膜３４Ａの上にＷＳｉ2 ／ポ
リＳｉ積層からなる電極材層３６と＜２００＞配向のＴ
ｉＮ（又はＴｉＯＮ）からなる反射防止用の導電材層と
を順次に堆積する。レジスト層４０Ａをマスクとするド
ライエッチング処理により導電材層をパターニングして
導電材層の一部３８Ａを残存させる。レジスト層４０
は、導電材層をパターニングできる程度に薄くてよい。
レジスト層４０Ａを除去した後、導電材層３８Ａをマス
クとするドライエッチング処理により電極材層３６をパ
ターニングして電極材層３６の一部を残存させる。電極
材層３６の残存部と導電材層３８Ａとの積層をゲート電
極層として用いる。導電材層３８Ａとレジスト層４０Ａ
との積層をマスクとして用いてもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置等の
電極又は配線として用いられる微細パターンの導電層を
形成する方法に関し、特に少なくとも最上層がタングス
テンシリサイド（ＷＳｉ2 ）等の高融点金属シリサイド
からなる導電材層をミラー指数表記で＜２００＞配向の
ＴｉＮ又はＴｉＯＮ層をマスクとしてドライエッチング
することにより微細パターンの導電層を寸法精度よく形
成可能としたものである。
電極又は配線として用いられる微細パターンの導電層を
形成する方法に関し、特に少なくとも最上層がタングス
テンシリサイド（ＷＳｉ2 ）等の高融点金属シリサイド
からなる導電材層をミラー指数表記で＜２００＞配向の
ＴｉＮ又はＴｉＯＮ層をマスクとしてドライエッチング
することにより微細パターンの導電層を寸法精度よく形
成可能としたものである。
【０００２】
【従来の技術】従来、ＷＳｉ2 ／ポリＳｉ積層（ポリＳ
ｉ層にＷＳｉ2 層を重ねた積層）等のポリサイド層をＴ
ｉＮ又はＴｉＯＮからなる反射防止層をマスクとしてド
ライエッチングすることによりポリサイドからなる微細
パターンのゲート電極層を形成することは知られている
（例えば、特開平８−１７７５８号公報参照）。
ｉ層にＷＳｉ2 層を重ねた積層）等のポリサイド層をＴ
ｉＮ又はＴｉＯＮからなる反射防止層をマスクとしてド
ライエッチングすることによりポリサイドからなる微細
パターンのゲート電極層を形成することは知られている
（例えば、特開平８−１７７５８号公報参照）。
【０００３】
【発明が解決しようとする課題】発明者の研究による
と、上記した従来技術には、ＷＳｉ2 層又はＷＳｉ2 ／
ポリＳｉ積層をドライエッチングする際にＴｉＮ（又は
ＴｉＯＮ）層がエッチングされ、マスクとして十分に機
能しないという問題点があることが判明した。
と、上記した従来技術には、ＷＳｉ2 層又はＷＳｉ2 ／
ポリＳｉ積層をドライエッチングする際にＴｉＮ（又は
ＴｉＯＮ）層がエッチングされ、マスクとして十分に機
能しないという問題点があることが判明した。
【０００４】すなわち、ポリＳｉ層をＴｉＮ層をマスク
としてＣｌ2 ＋Ｏ2 のプラズマによりドライエッチング
するときは、次の数１の反応が起こる。
としてＣｌ2 ＋Ｏ2 のプラズマによりドライエッチング
するときは、次の数１の反応が起こる。
【０００５】
【数１】２Ｓｉ＋Ｏ2 ＋２Ｃｌ2 →２ＳｉＯＣｌ2 ＴｉＮ＋Ｏ→ＴｉＯ＋Ｎ この反応によりＴｉＮ層の表面に酸化膜が生ずるため、
ＴｉＮ層のエッチレートが低下する。従って、ＴｉＮ層
をマスクとして用いることができる。
ＴｉＮ層のエッチレートが低下する。従って、ＴｉＮ層
をマスクとして用いることができる。
【０００６】一方、ＷＳｉ2 ／ポリＳｉ積層をＴｉＮ層
をマスクとしてＣｌ2 ＋Ｏ2 のプラズマによりドライエ
ッチングするときは、次の数２の反応が起こる。
をマスクとしてＣｌ2 ＋Ｏ2 のプラズマによりドライエ
ッチングするときは、次の数２の反応が起こる。
【０００７】
【数２】 ＷＳｉ＋Ｏ2 ＋３Ｃｌ2 →ＷＯＣｌ4 ＋ＳｉＯＣｌ2 ＴｉＮ＋Ｏ2 →ＴｉＯ2 ＋Ｎ この場合、ポリＳｉ層の場合と比較すると、必要酸素量
が多い。従って、Ｔｉ−Ｎ結合を切るための酸素供給量
としては不十分となり、エッチング進行を抑制する酸化
膜が十分に生成されない。
が多い。従って、Ｔｉ−Ｎ結合を切るための酸素供給量
としては不十分となり、エッチング進行を抑制する酸化
膜が十分に生成されない。
【０００８】この発明の目的は、少なくとも最上層が高
融点金属シリサイドからなる微細パターンの導電層を寸
法精度よく形成することができる新規な導電層形成法を
提供することにある。
融点金属シリサイドからなる微細パターンの導電層を寸
法精度よく形成することができる新規な導電層形成法を
提供することにある。
【０００９】
【課題を解決するための手段】この発明に係る導電層形
成法は、基板を覆う絶縁膜の上に少なくとも最上層が高
融点金属シリサイドからなる第１の導電材層を形成した
後、該第１の導電材層の上に＜２００＞配向のＴｉＮ又
はＴｉＯＮからなる反射防止用の第２の導電材層を形成
する工程と、フォトリソグラフィ処理により前記第２の
導電材層の上に所望のパターンを有するレジスト層を形
成する工程と、前記レジスト層をマスクとするドライエ
ッチング処理により前記第２の導電材層をパターニング
して前記第２の導電材層の一部を残存させる工程と、前
記レジスト層を除去した後、前記第２の導電材層の残存
部をマスクとするドライエッチング処理により前記第１
の導電材層をパターニングすることにより前記第１の導
電材層の一部を残存させる工程とを含み、前記第１の導
電材層の残存部と前記第２の導電材層の残存部との積層
を電極用又は配線用の導電層として用いるようにしたも
のである。
成法は、基板を覆う絶縁膜の上に少なくとも最上層が高
融点金属シリサイドからなる第１の導電材層を形成した
後、該第１の導電材層の上に＜２００＞配向のＴｉＮ又
はＴｉＯＮからなる反射防止用の第２の導電材層を形成
する工程と、フォトリソグラフィ処理により前記第２の
導電材層の上に所望のパターンを有するレジスト層を形
成する工程と、前記レジスト層をマスクとするドライエ
ッチング処理により前記第２の導電材層をパターニング
して前記第２の導電材層の一部を残存させる工程と、前
記レジスト層を除去した後、前記第２の導電材層の残存
部をマスクとするドライエッチング処理により前記第１
の導電材層をパターニングすることにより前記第１の導
電材層の一部を残存させる工程とを含み、前記第１の導
電材層の残存部と前記第２の導電材層の残存部との積層
を電極用又は配線用の導電層として用いるようにしたも
のである。
【００１０】このような導電層形成法にあっては、レジ
スト層の厚さを第２の導電材層をパターニングするには
足りるが第１の導電材層をパターニングするには足りな
い程度に設定してもよい。そして、第２の導電材層のパ
ターニングの後レジスト層を除去せずに、レジスト層と
第２の導電材層の残存部との積層をマスクとするドライ
エッチング処理により第１の導電材層をパターニングす
ることにより第１の導電材層の一部を残存させると共に
レジスト層を除去するようにしてもよい。
スト層の厚さを第２の導電材層をパターニングするには
足りるが第１の導電材層をパターニングするには足りな
い程度に設定してもよい。そして、第２の導電材層のパ
ターニングの後レジスト層を除去せずに、レジスト層と
第２の導電材層の残存部との積層をマスクとするドライ
エッチング処理により第１の導電材層をパターニングす
ることにより第１の導電材層の一部を残存させると共に
レジスト層を除去するようにしてもよい。
【００１１】この発明の方法によれば、少なくとも最上
層がＷＳｉ2 等の高融点金属シリサイドからなる第１の
導電材層の上には＜２００＞配向のＴｉＮ又はＴｉＯＮ
からなる反射防止用の第２の導電材層が形成され、第２
の導電材層の上にはフォトリソグラフィ処理により所望
のパターンを有するレジスト層が形成される。そして、
レジスト層をマスクとするドライエッチングにより第２
の導電材層がパターニングされ、第２の導電材層の一部
が残される。
層がＷＳｉ2 等の高融点金属シリサイドからなる第１の
導電材層の上には＜２００＞配向のＴｉＮ又はＴｉＯＮ
からなる反射防止用の第２の導電材層が形成され、第２
の導電材層の上にはフォトリソグラフィ処理により所望
のパターンを有するレジスト層が形成される。そして、
レジスト層をマスクとするドライエッチングにより第２
の導電材層がパターニングされ、第２の導電材層の一部
が残される。
【００１２】第２の導電材層は、ホトリソグラフィ処理
において反射防止層として作用することにより微細なレ
ジストパターンの形成を可能にするもので、例えば３０
〜５０ｎｍ程度の厚さとすればよい。また、レジスト層
は、第２の導電材層をパターニングできる程度に薄くて
よいので、フォトリソグラフィ処理では、焦点深度を向
上させることができ、微細なレジストパターンの形成が
可能となる。従って、第２の導電材層を微細なパターン
層としてパターニングすることができる。
において反射防止層として作用することにより微細なレ
ジストパターンの形成を可能にするもので、例えば３０
〜５０ｎｍ程度の厚さとすればよい。また、レジスト層
は、第２の導電材層をパターニングできる程度に薄くて
よいので、フォトリソグラフィ処理では、焦点深度を向
上させることができ、微細なレジストパターンの形成が
可能となる。従って、第２の導電材層を微細なパターン
層としてパターニングすることができる。
【００１３】レジスト層を除去した後、第２の導電材層
の残存部をマスクとするドライエッチング処理により第
１の導電材層がパターニングされ、第１の導電材層の一
部が残される。このときのドライエッチング処理では、
第２の導電材層の残存部からなるエッチングマスクが薄
いので、マイクロローディング効果が低減され、パター
ニングの際の寸法精度が向上する。
の残存部をマスクとするドライエッチング処理により第
１の導電材層がパターニングされ、第１の導電材層の一
部が残される。このときのドライエッチング処理では、
第２の導電材層の残存部からなるエッチングマスクが薄
いので、マイクロローディング効果が低減され、パター
ニングの際の寸法精度が向上する。
【００１４】従って、電極用又は配線用の導電層として
は、第１の導電材層の残存部と第２の導電材層の残存部
との積層からなる微細パターンの導電層を寸法精度よく
形成することができる。
は、第１の導電材層の残存部と第２の導電材層の残存部
との積層からなる微細パターンの導電層を寸法精度よく
形成することができる。
【００１５】この発明では、第１の導電材層をパターニ
ングする際のエッチングマスクとして＜２００＞配向の
ＴｉＮ又はＴｉＯＮ層を用いる。これは、次のような理
由によるものである。
ングする際のエッチングマスクとして＜２００＞配向の
ＴｉＮ又はＴｉＯＮ層を用いる。これは、次のような理
由によるものである。
【００１６】＜２００＞配向のＴｉＮ層については、＜
１１１＞配向のＴｉＮ層に比べて反応性が低く、エッチ
レートが低いことが知られている（例えば、Jpn.J.App
l.Phys.Vol.36 p.21586 Tab.1,2参照）。従って、エッ
チングマスクとして好適である。
１１１＞配向のＴｉＮ層に比べて反応性が低く、エッチ
レートが低いことが知られている（例えば、Jpn.J.App
l.Phys.Vol.36 p.21586 Tab.1,2参照）。従って、エッ
チングマスクとして好適である。
【００１７】一方、＜２００＞配向のＴｉＯＮ層につい
ては、Ｔｉ−Ｎ，Ｔｉ−Ｏ，Ｔｉ−Ｃｌの結合エネルギ
ーの大小関係がＴｉ−Ｏ＞Ｔｉ−Ｎ＞Ｔｉ−Ｃｌとなっ
ていることから、Ｔｉ−Ｏ結合をもつ層ほどエッチレー
トが低くなることが予想される。ＴｉＯＮ層は、Ｔｉ−
Ｏ結合を含んでおり、Ｔｉ−Ｏ結合の殆どがＴｉＯ2と
して存在しているものと考えられる。結合エネルギーの
比較（Ｔｉ−Ｏ＞Ｔｉ−Ｎ＞Ｔｉ−Ｃｌ）から、ＴｉＯ
2 は、Ｃｌラジカルによって自発的にエッチングされる
ことがない。従って、ＴｉＯＮ層は、エッチレートが低
く、エッチングマスクとして好適である。
ては、Ｔｉ−Ｎ，Ｔｉ−Ｏ，Ｔｉ−Ｃｌの結合エネルギ
ーの大小関係がＴｉ−Ｏ＞Ｔｉ−Ｎ＞Ｔｉ−Ｃｌとなっ
ていることから、Ｔｉ−Ｏ結合をもつ層ほどエッチレー
トが低くなることが予想される。ＴｉＯＮ層は、Ｔｉ−
Ｏ結合を含んでおり、Ｔｉ−Ｏ結合の殆どがＴｉＯ2と
して存在しているものと考えられる。結合エネルギーの
比較（Ｔｉ−Ｏ＞Ｔｉ−Ｎ＞Ｔｉ−Ｃｌ）から、ＴｉＯ
2 は、Ｃｌラジカルによって自発的にエッチングされる
ことがない。従って、ＴｉＯＮ層は、エッチレートが低
く、エッチングマスクとして好適である。
【００１８】一例として、酸素含有量が２０［ａｔ％］
のＴｉＯＮ層にあっては、酸素として２０［ａｔ％］な
ので、層中のＴｉのうち１０［％］がＴｉＯ2 になって
おり、９０［％］がＴｉ−Ｎとして存在していると考え
られる。従って、ＴｉＯＮ層とはいうものの、組成的に
はＴｉＮ層に近いものであり、ＴｉＮ層と同様に反応性
が低く、エッチレートが低いともいえる。
のＴｉＯＮ層にあっては、酸素として２０［ａｔ％］な
ので、層中のＴｉのうち１０［％］がＴｉＯ2 になって
おり、９０［％］がＴｉ−Ｎとして存在していると考え
られる。従って、ＴｉＯＮ層とはいうものの、組成的に
はＴｉＮ層に近いものであり、ＴｉＮ層と同様に反応性
が低く、エッチレートが低いともいえる。
【００１９】
【発明の実施の形態】図１〜図１５は、この発明の一実
施形態に係るＭＯＳ型ＩＣの製法を示すもので、各々の
図に対応する工程（１）〜（１５）を順次に説明する。
施形態に係るＭＯＳ型ＩＣの製法を示すもので、各々の
図に対応する工程（１）〜（１５）を順次に説明する。
【００２０】（１）例えばシリコンからなる半導体基板
３０の表面に周知の選択酸化処理によりシリコンオキサ
イドからなるフィールド絶縁膜３２を形成する。絶縁膜
３２は、アクティブ領域を配置するための孔３２Ａ，３
２Ｂを有する。孔３２Ａ，３２Ｂ内の基板表面を酸化し
てシリコンオキサイドからなるゲート絶縁膜３４Ａ，３
４Ｂを形成する。絶縁膜３４Ａ，３４Ｂとしては、Ｓｉ
3 Ｎ4 膜を用いてもよい。
３０の表面に周知の選択酸化処理によりシリコンオキサ
イドからなるフィールド絶縁膜３２を形成する。絶縁膜
３２は、アクティブ領域を配置するための孔３２Ａ，３
２Ｂを有する。孔３２Ａ，３２Ｂ内の基板表面を酸化し
てシリコンオキサイドからなるゲート絶縁膜３４Ａ，３
４Ｂを形成する。絶縁膜３４Ａ，３４Ｂとしては、Ｓｉ
3 Ｎ4 膜を用いてもよい。
【００２１】（２）基板上面に絶縁膜３２，３４Ａ，３
４Ｂを覆ってゲート電極用の電極材層３６を堆積した
後、電極材層３６の上に反射防止用兼エッチングマスク
用の導電材層３８を堆積する。電極材層３６としては、
ＷＳｉ2 ／ポリＳｉ積層をＣＶＤ（ケミカル・ベーパー
・デポジション）法により形成し、導電材層３８として
は、＜２００＞配向のＴｉＯＮ層を反応性スパッタ法に
より形成する。導電材層３８としては、＜２００＞配向
のＴｉＮ層を形成することもでき、例えば高周波イオン
プレーティング装置を用いて堆積したＴｉＮ膜を真空中
で１０００℃程度の熱処理を行なうことにより＜２００
＞配向とする例が報告されている（昭和６３年電子情報
通信学会春季全国大会予稿集第２−１６０頁等参照）。
４Ｂを覆ってゲート電極用の電極材層３６を堆積した
後、電極材層３６の上に反射防止用兼エッチングマスク
用の導電材層３８を堆積する。電極材層３６としては、
ＷＳｉ2 ／ポリＳｉ積層をＣＶＤ（ケミカル・ベーパー
・デポジション）法により形成し、導電材層３８として
は、＜２００＞配向のＴｉＯＮ層を反応性スパッタ法に
より形成する。導電材層３８としては、＜２００＞配向
のＴｉＮ層を形成することもでき、例えば高周波イオン
プレーティング装置を用いて堆積したＴｉＮ膜を真空中
で１０００℃程度の熱処理を行なうことにより＜２００
＞配向とする例が報告されている（昭和６３年電子情報
通信学会春季全国大会予稿集第２−１６０頁等参照）。
【００２２】導電材層３８の厚さは、反射防止効果が得
られる最小の厚さとすることができ、例えばＴｉＮ層又
はＴｉＯＮ層を用いると共に露光にｉ線又はｇ線の光を
用いる場合、３０〜５０ｎｍ程度あればよい。
られる最小の厚さとすることができ、例えばＴｉＮ層又
はＴｉＯＮ層を用いると共に露光にｉ線又はｇ線の光を
用いる場合、３０〜５０ｎｍ程度あればよい。
【００２３】一例として、反応性スパッタ法により＜２
００＞配向のＴｉＯＮ層を形成した。比較のために、反
応性スパッタ法により＜１１１＞配向のＴｉＮ層を形成
した。図１６は、このように形成されたＴｉＮ層及びＴ
ｉＯＮ層についてＸ線回折パターンを示すもので、
（Ａ）がＴｉＮ層（酸素含有量５［ａｔ％］）のもの、
（Ｂ）がＴｉＯＮ層（酸素含有量２０［ａｔ％］）のも
のである。前述したように、酸素含有量が２０［ａｔ
％］のＴｉＯＮ層は、Ｔｉのうち１０［％］がＴｉＯ2
として存在し且つ９０［％］がＴｉ−Ｎとして存在して
おり、組成的にＴｉＮ層に近いものである。図１６
（Ｂ）のＴｉＯＮ層のＸ線回折パターンは、ＴｉＮの結
晶構造を反映しているといっても差し支えない。
００＞配向のＴｉＯＮ層を形成した。比較のために、反
応性スパッタ法により＜１１１＞配向のＴｉＮ層を形成
した。図１６は、このように形成されたＴｉＮ層及びＴ
ｉＯＮ層についてＸ線回折パターンを示すもので、
（Ａ）がＴｉＮ層（酸素含有量５［ａｔ％］）のもの、
（Ｂ）がＴｉＯＮ層（酸素含有量２０［ａｔ％］）のも
のである。前述したように、酸素含有量が２０［ａｔ
％］のＴｉＯＮ層は、Ｔｉのうち１０［％］がＴｉＯ2
として存在し且つ９０［％］がＴｉ−Ｎとして存在して
おり、組成的にＴｉＮ層に近いものである。図１６
（Ｂ）のＴｉＯＮ層のＸ線回折パターンは、ＴｉＮの結
晶構造を反映しているといっても差し支えない。
【００２４】（３）図３〜５の工程では、フォトリソグ
ラフィ処理により所望のレジストパターンを形成する。
まず、回転塗布法等により基板上面に導電材層３８を覆
ってレジスト層４０を形成する。
ラフィ処理により所望のレジストパターンを形成する。
まず、回転塗布法等により基板上面に導電材層３８を覆
ってレジスト層４０を形成する。
【００２５】（４）次に、露光処理を行なう。すなわ
ち、所望のゲート電極形成パターンを有する遮光性マス
クＭA ，ＭB を介してレジスト層４０に露光用の光ＵＶ
を照射する。このとき、導電材層３８は、反射防止層と
して作用する。
ち、所望のゲート電極形成パターンを有する遮光性マス
クＭA ，ＭB を介してレジスト層４０に露光用の光ＵＶ
を照射する。このとき、導電材層３８は、反射防止層と
して作用する。
【００２６】（５）次に、レジスト層４０に現像処理を
施し、所望のパターンを有するレジスト層４０Ａ，４０
Ｂを残存させる。レジスト層４０Ａ，４０Ｂの厚さは、
導電材層３８をパターニングするには足りるが電極材層
３６をパターニングするには足りない程度に薄くてよ
く、例えば０．５μｍにすることができる。従って、微
細なレジストパターンを形成可能となる。
施し、所望のパターンを有するレジスト層４０Ａ，４０
Ｂを残存させる。レジスト層４０Ａ，４０Ｂの厚さは、
導電材層３８をパターニングするには足りるが電極材層
３６をパターニングするには足りない程度に薄くてよ
く、例えば０．５μｍにすることができる。従って、微
細なレジストパターンを形成可能となる。
【００２７】（６）レジスト層４０Ａ，４０Ｂをマスク
とするドライエッチング処理により導電材層３８をパタ
ーニングして導電材層３８Ａ，３８Ｂ（いずれも導電材
層３８の一部）を残存させる。このとき、エッチングガ
スとしては、Ｃｌ2 を用いるとよい。
とするドライエッチング処理により導電材層３８をパタ
ーニングして導電材層３８Ａ，３８Ｂ（いずれも導電材
層３８の一部）を残存させる。このとき、エッチングガ
スとしては、Ｃｌ2 を用いるとよい。
【００２８】一例として、図１７に示すようなＥＣＲ
（エレクトロン・サイクロトロン・レゾナンス）型プラ
ズマエッチャを用いて導電材層３８をドライエッチング
した。
（エレクトロン・サイクロトロン・レゾナンス）型プラ
ズマエッチャを用いて導電材層３８をドライエッチング
した。
【００２９】図１７のエッチャにおいて、プラズマチャ
ンバ６０の周囲にはソレノイドコイル６２が設けられる
と共にチャンバ６０には石英窓６４を介して２．４５
［ＧＨｚ］のマイクロ波ＭＷが供給される。チャンバ６
０内には、被処理ウエハ（基板）ＷＦを保持する電極６
６が設けられ、電極６６には、１３．５６［ＭＨｚ］の
高周波源ＲＦが接続される。チャンバ６０内には、ガス
管６８を介してエッチングガスＧが供給されると共に、
チャンバ６０の下部は、排気手段ＶＡＣに接続される。
チャンバ６０内では、マイクロ波と磁場の相乗作用によ
り広範囲の圧力下で均一・高密度のプラズマを発生可能
である。また、電極６６へ供給される高周波電力を調整
することによりウエハＷＦに入射するイオンエネルギー
を制御可能である。
ンバ６０の周囲にはソレノイドコイル６２が設けられる
と共にチャンバ６０には石英窓６４を介して２．４５
［ＧＨｚ］のマイクロ波ＭＷが供給される。チャンバ６
０内には、被処理ウエハ（基板）ＷＦを保持する電極６
６が設けられ、電極６６には、１３．５６［ＭＨｚ］の
高周波源ＲＦが接続される。チャンバ６０内には、ガス
管６８を介してエッチングガスＧが供給されると共に、
チャンバ６０の下部は、排気手段ＶＡＣに接続される。
チャンバ６０内では、マイクロ波と磁場の相乗作用によ
り広範囲の圧力下で均一・高密度のプラズマを発生可能
である。また、電極６６へ供給される高周波電力を調整
することによりウエハＷＦに入射するイオンエネルギー
を制御可能である。
【００３０】図１７のエッチャを用いて導電材層３８を
ドライエッチングする際のエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：６００［Ｗ］ 高周波電力：６０［Ｗ］ ガス流量：Ｃｌ2 ＝２５［ｓｃｃｍ］ とした。導電材層３８としては、図２の工程で反応性ス
パッタ法により形成した＜２００＞配向のＴｉＯＮ層を
ドライエッチングした。また、比較のために、図２の工
程で形成した＜１１１＞配向のＴｉＮ層もドライエッチ
ングした。これらの層のＯ2 （酸素）含有量、密度及び
エッチレートを次の表１に示す。
ドライエッチングする際のエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：６００［Ｗ］ 高周波電力：６０［Ｗ］ ガス流量：Ｃｌ2 ＝２５［ｓｃｃｍ］ とした。導電材層３８としては、図２の工程で反応性ス
パッタ法により形成した＜２００＞配向のＴｉＯＮ層を
ドライエッチングした。また、比較のために、図２の工
程で形成した＜１１１＞配向のＴｉＮ層もドライエッチ
ングした。これらの層のＯ2 （酸素）含有量、密度及び
エッチレートを次の表１に示す。
【００３１】
【表１】 （７）アッシング処理によりレジスト層４０Ａ，４０Ｂ
を除去する。別の方法としては、有機溶剤を用いる洗浄
処理等によりレジスト層４０Ａ，４０Ｂを除去してもよ
い。
を除去する。別の方法としては、有機溶剤を用いる洗浄
処理等によりレジスト層４０Ａ，４０Ｂを除去してもよ
い。
【００３２】（８）導電材層３８Ａ，３８Ｂをマスクと
するドライエッチング処理により電極材層３６をパター
ニングして電極材層３６Ａ，３６Ｂ（いずれも電極材層
３６の一部）を残存させる。電極材層３６Ａ及び導電材
層３８Ａの積層は、ゲート電極層４２Ａを構成し、電極
材層３６Ｂ及び導電材層３８Ｂの積層は、ゲート電極層
４２Ｂを構成する。
するドライエッチング処理により電極材層３６をパター
ニングして電極材層３６Ａ，３６Ｂ（いずれも電極材層
３６の一部）を残存させる。電極材層３６Ａ及び導電材
層３８Ａの積層は、ゲート電極層４２Ａを構成し、電極
材層３６Ｂ及び導電材層３８Ｂの積層は、ゲート電極層
４２Ｂを構成する。
【００３３】一例として、図１７のエッチャを用いて電
極材層３６をドライエッチングした。膜構造は、ＴｉＯ
Ｎ（Ｏ2 含有量２０［ａｔ％］）／ＷＳｉ2 ／ポリＳｉ
／ＳｉＯ2 ＝４０／１５０／１５０／１５［ｎｍ］であ
った。また、ＷＳｉ2 のエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／１１［ｓｃｃｍ］ とし、ポリＳｉのエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／９［ｓｃｃｍ］ とし、オーバーエッチングの条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／９［ｓｃｃｍ］ とした。
極材層３６をドライエッチングした。膜構造は、ＴｉＯ
Ｎ（Ｏ2 含有量２０［ａｔ％］）／ＷＳｉ2 ／ポリＳｉ
／ＳｉＯ2 ＝４０／１５０／１５０／１５［ｎｍ］であ
った。また、ＷＳｉ2 のエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／１１［ｓｃｃｍ］ とし、ポリＳｉのエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／９［ｓｃｃｍ］ とし、オーバーエッチングの条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／９［ｓｃｃｍ］ とした。
【００３４】このようなドライエッチング処理におい
て、＜２００＞配向のＴｉＯＮからなる導電材層３８
Ａ，３８Ｂは、殆どエッチングされず、エッチングマス
クとしての機能を十分に果たした。
て、＜２００＞配向のＴｉＯＮからなる導電材層３８
Ａ，３８Ｂは、殆どエッチングされず、エッチングマス
クとしての機能を十分に果たした。
【００３５】（９）電極層４２Ａ，４２Ｂ及び絶縁膜３
２をマスクとして基板表面に導電型決定不純物のイオン
ＩＯＮを選択的に注入することにより低不純物濃度のソ
ース領域及びドレイン領域を形成する。そして、電極層
４２Ａ，４２Ｂにそれぞれサイドスペーサ４４Ａ，４４
Ｂを設けた後再び上記したと同様に選択的イオン注入処
理を行なうことにより高不純物濃度のソース領域及びド
レイン領域を形成する。この結果、いずれも低濃度部を
有するソース領域４６Ｓ1 ，４６Ｓ2 及びドレイン領域
４６Ｄ1 ，４６Ｄ2 が得られる。ＭＯＳ型トランジスタ
ＴA は、電極層４２Ａ、ソース領域４６Ｓ1 及びドレイ
ン領域４６Ｄ1 を含むものであり、ＭＯＳ型トランジス
タＴB は、電極層４２Ｂ、ソース領域４６Ｓ2 及びドレ
イン領域４６Ｄ2 を含むものである。
２をマスクとして基板表面に導電型決定不純物のイオン
ＩＯＮを選択的に注入することにより低不純物濃度のソ
ース領域及びドレイン領域を形成する。そして、電極層
４２Ａ，４２Ｂにそれぞれサイドスペーサ４４Ａ，４４
Ｂを設けた後再び上記したと同様に選択的イオン注入処
理を行なうことにより高不純物濃度のソース領域及びド
レイン領域を形成する。この結果、いずれも低濃度部を
有するソース領域４６Ｓ1 ，４６Ｓ2 及びドレイン領域
４６Ｄ1 ，４６Ｄ2 が得られる。ＭＯＳ型トランジスタ
ＴA は、電極層４２Ａ、ソース領域４６Ｓ1 及びドレイ
ン領域４６Ｄ1 を含むものであり、ＭＯＳ型トランジス
タＴB は、電極層４２Ｂ、ソース領域４６Ｓ2 及びドレ
イン領域４６Ｄ2 を含むものである。
【００３６】（１０）ＣＶＤ法等により基板上面にトラ
ンジスタＴA ，ＴB 及び絶縁膜３２を覆って層間絶縁膜
４８を形成する。絶縁膜４８としては、シリコンオキサ
イド膜、シリコンナイトライド膜、ＰＳＧ（リンケイ酸
ガラス）膜、ＢＰＳＧ（ボロン・リンケイ酸ガラス）膜
等を用いることができる。
ンジスタＴA ，ＴB 及び絶縁膜３２を覆って層間絶縁膜
４８を形成する。絶縁膜４８としては、シリコンオキサ
イド膜、シリコンナイトライド膜、ＰＳＧ（リンケイ酸
ガラス）膜、ＢＰＳＧ（ボロン・リンケイ酸ガラス）膜
等を用いることができる。
【００３７】（１１）フォトリソグラフィ処理により絶
縁膜４８の上に所望の接続孔形成パターンを有するレジ
スト層５０を形成する。絶縁膜４８が透明性を有する場
合、各々ゲート電極層を構成する導電材層３８Ａ，３８
Ｂは、レジスト層５０に露光処理を施す際に反射防止膜
として働くので、ゲート電極層の上方ではレジストパタ
ーンの寸法精度が良好である。
縁膜４８の上に所望の接続孔形成パターンを有するレジ
スト層５０を形成する。絶縁膜４８が透明性を有する場
合、各々ゲート電極層を構成する導電材層３８Ａ，３８
Ｂは、レジスト層５０に露光処理を施す際に反射防止膜
として働くので、ゲート電極層の上方ではレジストパタ
ーンの寸法精度が良好である。
【００３８】（１２）レジスト層５０をマスクとするド
ライエッチング処理により絶縁膜４８にソース用の接続
孔４８ａ、ゲート用の接続孔４８ｂ，４８ｃを形成す
る。導電材層３８Ａ，３８Ｂの表面に酸化チタン等の絶
縁膜が形成される場合は、良好な電気接触を得るために
接続孔４８ｂ，４８ｃを導電材層３８Ａ，３８Ｂをそれ
ぞれ介して電極材層３６Ａ，３６Ｂに達するように形成
する。導電材層３８Ａ，３８Ｂの表面に絶縁膜が形成さ
れない場合は、接続孔４８ｂ，４８ｃを導電材層３８
Ａ，３８Ｂの表面に達するように形成してもよい。この
後、レジスト層５０を除去する。
ライエッチング処理により絶縁膜４８にソース用の接続
孔４８ａ、ゲート用の接続孔４８ｂ，４８ｃを形成す
る。導電材層３８Ａ，３８Ｂの表面に酸化チタン等の絶
縁膜が形成される場合は、良好な電気接触を得るために
接続孔４８ｂ，４８ｃを導電材層３８Ａ，３８Ｂをそれ
ぞれ介して電極材層３６Ａ，３６Ｂに達するように形成
する。導電材層３８Ａ，３８Ｂの表面に絶縁膜が形成さ
れない場合は、接続孔４８ｂ，４８ｃを導電材層３８
Ａ，３８Ｂの表面に達するように形成してもよい。この
後、レジスト層５０を除去する。
【００３９】（１３）基板上面に絶縁膜４８及び接続孔
４８ａ〜４８ｃを覆ってＡｌ又はＡｌ合金等の配線材層
５２を堆積する。そして、配線材層５２の上にＴｉＮ又
はＴｉＯＮ等の反射防止用兼エッチングマスク用の導電
材層５４を図２の工程で述べたと同様に形成する。
４８ａ〜４８ｃを覆ってＡｌ又はＡｌ合金等の配線材層
５２を堆積する。そして、配線材層５２の上にＴｉＮ又
はＴｉＯＮ等の反射防止用兼エッチングマスク用の導電
材層５４を図２の工程で述べたと同様に形成する。
【００４０】（１４）フォトリソグラフィ処理により導
電材層５４の上に所望の配線形成パターンを有するレジ
スト層５６を形成する。
電材層５４の上に所望の配線形成パターンを有するレジ
スト層５６を形成する。
【００４１】（１５）レジスト層５６をマスクとするド
ライエッチング処理により導電材層５４をパターニング
して導電材層５４Ａ，５４Ｂ，５４Ｃ（いずれも導電材
層５４の一部）を残存させる。レジスト層５６を除去し
た後、導電材層５４Ａ，５４Ｂ，５４Ｃをマスクとする
ドライエッチング処理により配線材層５２をパターニン
グして配線材層５２Ａ，５２Ｂ，５２Ｃ（いずれも配線
材層５２の一部）を残存させる。配線材層５２Ａ及び導
電材層５４Ａの積層は、トランジスタＴA のソース用の
配線層５８Ｓ1 を構成する。配線材層５２Ｂ及び導電材
層５４Ｂの積層は、トランジスタＴA のゲート用の配線
層５８Ｇ1 を構成する。配線材層５２Ｃ及び導電材層５
４Ｃの積層は、トランジスタＴB のゲート用の配線層５
８Ｇ2 を構成する。
ライエッチング処理により導電材層５４をパターニング
して導電材層５４Ａ，５４Ｂ，５４Ｃ（いずれも導電材
層５４の一部）を残存させる。レジスト層５６を除去し
た後、導電材層５４Ａ，５４Ｂ，５４Ｃをマスクとする
ドライエッチング処理により配線材層５２をパターニン
グして配線材層５２Ａ，５２Ｂ，５２Ｃ（いずれも配線
材層５２の一部）を残存させる。配線材層５２Ａ及び導
電材層５４Ａの積層は、トランジスタＴA のソース用の
配線層５８Ｓ1 を構成する。配線材層５２Ｂ及び導電材
層５４Ｂの積層は、トランジスタＴA のゲート用の配線
層５８Ｇ1 を構成する。配線材層５２Ｃ及び導電材層５
４Ｃの積層は、トランジスタＴB のゲート用の配線層５
８Ｇ2 を構成する。
【００４２】上記した実施形態にあっては、図８又は図
１５の工程でレジスト層を除去した状態で電極材層３６
又は配線材層５２をパターニングしたが、レジスト層を
除去せずに、レジスト層と導電材層３８Ａ，３８Ｂ（又
は５４Ａ，５４Ｂ，５４Ｃ）との積層をマスクとしてパ
ターニングを行なうようにしてもよい。このようにする
と、電極材層３６又は配線材層５２をパターニングする
際にドライエッチングによりレジスト層が除去される。
従って、レジスト層を除去するための独立の工程は不要
となる。
１５の工程でレジスト層を除去した状態で電極材層３６
又は配線材層５２をパターニングしたが、レジスト層を
除去せずに、レジスト層と導電材層３８Ａ，３８Ｂ（又
は５４Ａ，５４Ｂ，５４Ｃ）との積層をマスクとしてパ
ターニングを行なうようにしてもよい。このようにする
と、電極材層３６又は配線材層５２をパターニングする
際にドライエッチングによりレジスト層が除去される。
従って、レジスト層を除去するための独立の工程は不要
となる。
【００４３】１．８［μｍ］の厚さのレジスト層をマス
クとしてＷＳｉ2 ／ポリＳｉ積層をドライエッチングし
た場合と、４０［ｎｍ］の厚さの＜２００＞配向のＴｉ
ＯＮ層をマスクとしてＷＳｉ2 ／ポリＳｉ積層をドライ
エッチングした場合とで電子シェーディングダメージを
比較するため、図１８，１９に示すようなテスト素子を
用いてダメージテストを行なった。
クとしてＷＳｉ2 ／ポリＳｉ積層をドライエッチングし
た場合と、４０［ｎｍ］の厚さの＜２００＞配向のＴｉ
ＯＮ層をマスクとしてＷＳｉ2 ／ポリＳｉ積層をドライ
エッチングした場合とで電子シェーディングダメージを
比較するため、図１８，１９に示すようなテスト素子を
用いてダメージテストを行なった。
【００４４】図１８，１９のテスト素子は、ＭＮＯＳ(M
etal-Nitride-Oxide-Semiconductor) 型キャパシタの周
囲にラインアンドスペース形のダミーパターンを配置し
たものである。Ｎ型シリコン基板７０の表面には、絶縁
膜７２を介して矩形状のポリＳｉ電極層７４が形成され
る。絶縁膜７２は、ＳｉＯ2 膜の上にＳｉ3 Ｎ4 膜を重
ねた積層からなるものである。電極層７４及び絶縁膜７
２を覆ってＳｉＯ2 膜７６が形成され、ＳｉＯ2 膜７６
には電極層７４の中央部に対応した接続孔が形成され
る。接続孔及びＳｉＯ2 膜７６を覆ってＣＶＤ法により
ポリＳｉ層７８ａ及びＷＳｉ2 層７８を順次に堆積する
ことによりＷＳｉ2 ／ポリＳｉ積層７８が形成される。
ＷＳｉ2 ／ポリＳｉ積層７８の上には、反応性スパッタ
法により＜２００＞配向のＴｉＯＮ層が４０［ｎｍ］の
厚さに形成され、このＴｉＯＮ層は、図１８に示すよう
な平面パターンを有する厚さ１．８［μｍ］のレジスト
層８２，８２Ａ〜８２Ｄをマスクとするドライエッチン
グ処理によりパターニングされ、ＴｉＯＮ層においてレ
ジスト層８２，８２Ａ〜８２Ｄにそれぞれ対応する部分
８０，８０Ａ〜８０Ｄ（８０Ｂ，８０Ｄは図示せず）が
残される。
etal-Nitride-Oxide-Semiconductor) 型キャパシタの周
囲にラインアンドスペース形のダミーパターンを配置し
たものである。Ｎ型シリコン基板７０の表面には、絶縁
膜７２を介して矩形状のポリＳｉ電極層７４が形成され
る。絶縁膜７２は、ＳｉＯ2 膜の上にＳｉ3 Ｎ4 膜を重
ねた積層からなるものである。電極層７４及び絶縁膜７
２を覆ってＳｉＯ2 膜７６が形成され、ＳｉＯ2 膜７６
には電極層７４の中央部に対応した接続孔が形成され
る。接続孔及びＳｉＯ2 膜７６を覆ってＣＶＤ法により
ポリＳｉ層７８ａ及びＷＳｉ2 層７８を順次に堆積する
ことによりＷＳｉ2 ／ポリＳｉ積層７８が形成される。
ＷＳｉ2 ／ポリＳｉ積層７８の上には、反応性スパッタ
法により＜２００＞配向のＴｉＯＮ層が４０［ｎｍ］の
厚さに形成され、このＴｉＯＮ層は、図１８に示すよう
な平面パターンを有する厚さ１．８［μｍ］のレジスト
層８２，８２Ａ〜８２Ｄをマスクとするドライエッチン
グ処理によりパターニングされ、ＴｉＯＮ層においてレ
ジスト層８２，８２Ａ〜８２Ｄにそれぞれ対応する部分
８０，８０Ａ〜８０Ｄ（８０Ｂ，８０Ｄは図示せず）が
残される。
【００４５】レジスト層８２，８２Ａ〜８２Ｄをマスク
とするドライエッチング処理によりＷＳｉ2 ／ポリＳｉ
積層７８がパターニングされ、積層７８においてレジス
ト層８２，８２Ａ〜８２Ｄにそれぞれ対応した部分が残
される。この後、レジスト層８２，８２Ａ〜８２Ｄが除
去される。このような方法を、便宜上、第１のパターニ
ング方法と称する。
とするドライエッチング処理によりＷＳｉ2 ／ポリＳｉ
積層７８がパターニングされ、積層７８においてレジス
ト層８２，８２Ａ〜８２Ｄにそれぞれ対応した部分が残
される。この後、レジスト層８２，８２Ａ〜８２Ｄが除
去される。このような方法を、便宜上、第１のパターニ
ング方法と称する。
【００４６】ＷＳｉ2 ／ポリＳｉ積層７８をパターニン
グする他の方法としては、次のような方法があり、これ
を、便宜上、第２のパターニング方法と称する。すなわ
ち、レジスト層８２，８２Ａ〜８２Ｄを除去した後、Ｔ
ｉＯＮ層の残存部８０，８０Ａ〜８０Ｄをマスクとする
ドライエッチングによりＷＳｉ2 ／ポリＳｉ積層７８が
パターニングされ、積層７８においてＴｉＯＮ層の残存
部８０，８０Ａ〜８０Ｄにそれぞれ対応した部分が残さ
れる。第１又は第２のいずれのパターニング方法におい
ても図１７のエッチャが用いられ、エッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１８００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／１１［ｓｃｃｍ］ とした。
グする他の方法としては、次のような方法があり、これ
を、便宜上、第２のパターニング方法と称する。すなわ
ち、レジスト層８２，８２Ａ〜８２Ｄを除去した後、Ｔ
ｉＯＮ層の残存部８０，８０Ａ〜８０Ｄをマスクとする
ドライエッチングによりＷＳｉ2 ／ポリＳｉ積層７８が
パターニングされ、積層７８においてＴｉＯＮ層の残存
部８０，８０Ａ〜８０Ｄにそれぞれ対応した部分が残さ
れる。第１又は第２のいずれのパターニング方法におい
ても図１７のエッチャが用いられ、エッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１８００［Ｗ］ 高周波電力：４０［Ｗ］ ガス流量：Ｃｌ2 ／Ｏ2 ＝２５／１１［ｓｃｃｍ］ とした。
【００４７】ＭＮＯＳ型キャパシタは、矩形状のＴｉＯ
Ｎ層８０と、この層８０の下に残存する矩形状のＷＳｉ
2 ／ポリＳｉ層７８Ａと、ポリＳｉ電極層７４と、絶縁
膜７２と、シリコン基板７０とにより構成され、このよ
うなＭＮＯＳ型キャパシタの周囲には、レジスト層８２
Ａ〜８２Ｄに対応したラインアンドスペース形のダミー
パターンが配置される。ダミーパターンのラインは、Ｔ
ｉＯＮ層８０Ａ〜８０Ｄと、これらの層に対応して残存
するＷＳｉ2 ／ポリＳｉ層とで構成される。矩形状のＴ
ｉＯＮ層８０のサイズは、５００［μｍ］×５００［μ
ｍ］とし、ダミーパターンにおけるライン幅及びスペー
ス幅は、それぞれ１［μｍ］及び１．５［μｍ］とし
た。
Ｎ層８０と、この層８０の下に残存する矩形状のＷＳｉ
2 ／ポリＳｉ層７８Ａと、ポリＳｉ電極層７４と、絶縁
膜７２と、シリコン基板７０とにより構成され、このよ
うなＭＮＯＳ型キャパシタの周囲には、レジスト層８２
Ａ〜８２Ｄに対応したラインアンドスペース形のダミー
パターンが配置される。ダミーパターンのラインは、Ｔ
ｉＯＮ層８０Ａ〜８０Ｄと、これらの層に対応して残存
するＷＳｉ2 ／ポリＳｉ層とで構成される。矩形状のＴ
ｉＯＮ層８０のサイズは、５００［μｍ］×５００［μ
ｍ］とし、ダミーパターンにおけるライン幅及びスペー
ス幅は、それぞれ１［μｍ］及び１．５［μｍ］とし
た。
【００４８】上記したようなダミーパターンを有する第
１種のテスト素子とは別に第２種のテスト素子を用意し
た。第２種のテスト素子は、ダミーパターンを持たない
点でのみ第１種のテスト素子と異なるものである。
１種のテスト素子とは別に第２種のテスト素子を用意し
た。第２種のテスト素子は、ダミーパターンを持たない
点でのみ第１種のテスト素子と異なるものである。
【００４９】第１及び第２のパターニング方法に係る第
１種のテスト素子についてＷＳｉ2／ポリＳｉ積層７８
のドライエッチングの前，後のフラットバンド電圧Ｖ
fb11，Ｖfb12を測定し、そのシフト量Ｓ1 ＝Ｖfb12−Ｖ
fb11を求めた。また、第１及び第２のパターニング方法
に係る第２種のテスト素子についてＷＳｉ2 ／ポリＳｉ
積層７８のドライエッチングの前，後のフラットバンド
電圧Ｖfb21，Ｖfb22を測定し、そのシフト量Ｓ2 ＝Ｖ
fb22−Ｖfb21を求めた。さらに、第１種及び第２種のテ
スト素子についてシフト量の差ΔＳ＝Ｓ1 −Ｓ2 を求め
た。この差を、便宜上、Ｖfbシフトの増加量と称する。
次の表２は、第１のパターニング方法（１．８［μｍ］
の厚さのレジスト層をマスクとするもの）と第２のパタ
ーニング方法（４０［ｎｍ］の厚さのＴｉＯＮ層をマス
クとするもの）とでＶfbシフトの増加量を対比して示す
ものである。
１種のテスト素子についてＷＳｉ2／ポリＳｉ積層７８
のドライエッチングの前，後のフラットバンド電圧Ｖ
fb11，Ｖfb12を測定し、そのシフト量Ｓ1 ＝Ｖfb12−Ｖ
fb11を求めた。また、第１及び第２のパターニング方法
に係る第２種のテスト素子についてＷＳｉ2 ／ポリＳｉ
積層７８のドライエッチングの前，後のフラットバンド
電圧Ｖfb21，Ｖfb22を測定し、そのシフト量Ｓ2 ＝Ｖ
fb22−Ｖfb21を求めた。さらに、第１種及び第２種のテ
スト素子についてシフト量の差ΔＳ＝Ｓ1 −Ｓ2 を求め
た。この差を、便宜上、Ｖfbシフトの増加量と称する。
次の表２は、第１のパターニング方法（１．８［μｍ］
の厚さのレジスト層をマスクとするもの）と第２のパタ
ーニング方法（４０［ｎｍ］の厚さのＴｉＯＮ層をマス
クとするもの）とでＶfbシフトの増加量を対比して示す
ものである。
【００５０】
【表２】 Ｖfbシフトの増加量が大きいほど電子シェーディングダ
メージが大きい。表２によれば、この発明に係る第２の
パターニング方法の方が第１のパターニング方法に比べ
て低ダメージのプロセスであることがわかる。
メージが大きい。表２によれば、この発明に係る第２の
パターニング方法の方が第１のパターニング方法に比べ
て低ダメージのプロセスであることがわかる。
【００５１】図２０は、エッチング選択比のＯ2 流量依
存性を示すもので、横軸には、エッチング中のＯ2 流量
［ｓｃｃｍ］を示し、左側の縦軸には、ＴｉＯＮに対す
るＷＳｉ2 のエッチング選択比（ＷＳｉ2 ／ＴｉＯＮ）
を示し、右側の縦軸には、ＴｉＮに対するＳｉのエッチ
ング選択比（Ｓｉ／ＴｉＮ）を示す。
存性を示すもので、横軸には、エッチング中のＯ2 流量
［ｓｃｃｍ］を示し、左側の縦軸には、ＴｉＯＮに対す
るＷＳｉ2 のエッチング選択比（ＷＳｉ2 ／ＴｉＯＮ）
を示し、右側の縦軸には、ＴｉＮに対するＳｉのエッチ
ング選択比（Ｓｉ／ＴｉＮ）を示す。
【００５２】ＴｉＯＮ層としては、＜２００＞配向のＴ
ｉＯＮ層をｄｃ（直流）マグネトロンスパッタ装置によ
り形成した。このときのスパッタ条件は、 圧力：４［ｍＴｏｒｒ］ ガス流量：Ｎ2 ＝８４［ｓｃｃｍ］、Ａｒ＋Ｏ2 ＝５６
［ｓｃｃｍ］ ｄｃパワー：５［ｋＷ］ とした。
ｉＯＮ層をｄｃ（直流）マグネトロンスパッタ装置によ
り形成した。このときのスパッタ条件は、 圧力：４［ｍＴｏｒｒ］ ガス流量：Ｎ2 ＝８４［ｓｃｃｍ］、Ａｒ＋Ｏ2 ＝５６
［ｓｃｃｍ］ ｄｃパワー：５［ｋＷ］ とした。
【００５３】ＴｉＯＮスパッタ時のＯ2 流量割合（Ｔｉ
ＯＮ Ｏ2 ｆｌｏｗ ｒａｔｉｏ）は、次の数３の式に
従って算出されたものである。
ＯＮ Ｏ2 ｆｌｏｗ ｒａｔｉｏ）は、次の数３の式に
従って算出されたものである。
【００５４】
【数３】 このようなＯ2 流量割合を、０，５，１０，１５［％］
にそれぞれ設定した４種類のサンプルを用意した。Ｏ2
流量割合が０［％］のサンプルは、ＴｉＯＮ層ではな
く、ＴｉＮ層となる。
にそれぞれ設定した４種類のサンプルを用意した。Ｏ2
流量割合が０［％］のサンプルは、ＴｉＯＮ層ではな
く、ＴｉＮ層となる。
【００５５】エッチングは、図１７のエッチャを用いて
行なわれた。このときのエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４５［Ｗ］ ガス流量：Ｃｌ2 ＝２５［ｓｃｃｍ］、Ｏ2 ＝０〜１３
［ｓｃｃｍ］ とした。
行なわれた。このときのエッチング条件は、 圧力：１［ｍＴｏｒｒ］ マイクロ波電力：１４００［Ｗ］ 高周波電力：４５［Ｗ］ ガス流量：Ｃｌ2 ＝２５［ｓｃｃｍ］、Ｏ2 ＝０〜１３
［ｓｃｃｍ］ とした。
【００５６】図２０によれば、Ｏ2 流量の増加に伴って
エッチング選択比Ｓｉ／ＴｉＮが向上すると共にエッチ
ング選択比ＷＳｉ2 ／ＴｉＯＮが向上することがわか
る。また、Ｏ2 流量割合を０［％］としたＴｉＮ層につ
いては、エッチング選択比ＷＳｉ2 ／ＴｉＮが、Ｏ2 流
量を増加してもわずかしか向上しないことがわかる。
エッチング選択比Ｓｉ／ＴｉＮが向上すると共にエッチ
ング選択比ＷＳｉ2 ／ＴｉＯＮが向上することがわか
る。また、Ｏ2 流量割合を０［％］としたＴｉＮ層につ
いては、エッチング選択比ＷＳｉ2 ／ＴｉＮが、Ｏ2 流
量を増加してもわずかしか向上しないことがわかる。
【００５７】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、この発明は、ＷＳｉ2 ／ポリＳｉ積層等の
ポリサイド層のドライエッチングに限らず、ＷＳｉ2 等
の高融点金属シリサイドの単層や高融点金属シリサイド
の積層のドライエッチングにも応用可能である。
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、この発明は、ＷＳｉ2 ／ポリＳｉ積層等の
ポリサイド層のドライエッチングに限らず、ＷＳｉ2 等
の高融点金属シリサイドの単層や高融点金属シリサイド
の積層のドライエッチングにも応用可能である。
【００５８】
【発明の効果】以上のように、この発明によれば、少な
くとも最上層がＷＳｉ2 等の高融点金属シリサイドから
なる導電材層を＜２００＞配向のＴｉＮ又はＴｉＯＮか
らなる反射防止用の導電材層をマスクとしてドライエッ
チングするようにしたので、高融点金属シリサイドから
なる微細パターンの導電層を寸法精度よく形成可能とな
る効果が得られる。
くとも最上層がＷＳｉ2 等の高融点金属シリサイドから
なる導電材層を＜２００＞配向のＴｉＮ又はＴｉＯＮか
らなる反射防止用の導電材層をマスクとしてドライエッ
チングするようにしたので、高融点金属シリサイドから
なる微細パターンの導電層を寸法精度よく形成可能とな
る効果が得られる。
【００５９】その上、反射防止用の導電材層と薄いレジ
スト層との積層をエッチングマスクとして用いると、レ
ジスト層除去のための独立の工程が不要となる付加的効
果もある。
スト層との積層をエッチングマスクとして用いると、レ
ジスト層除去のための独立の工程が不要となる付加的効
果もある。
【図１】 この発明の一実施形態に係るＭＯＳ型ＩＣの
製法におけるゲート絶縁膜形成工程を示す基板断面図で
ある。
製法におけるゲート絶縁膜形成工程を示す基板断面図で
ある。
【図２】 図１の工程に続く電極材及び導電材の堆積工
程を示す基板断面図である。
程を示す基板断面図である。
【図３】 図２の工程に続くレジスト被着工程を示す基
板断面図である。
板断面図である。
【図４】 図３の工程に続くレジスト露光工程を示す基
板断面図である。
板断面図である。
【図５】 図４の工程に続くレジスト現像工程を示す基
板断面図である。
板断面図である。
【図６】 図５の工程に続く導電材エッチング工程を示
す基板断面図である。
す基板断面図である。
【図７】 図６の工程に続くレジスト除去工程を示す基
板断面図である。
板断面図である。
【図８】 図７の工程に続く電極材エッチング工程を示
す基板断面図である。
す基板断面図である。
【図９】 図８の工程に続くソース・ドレイン形成工程
を示す基板断面図である。
を示す基板断面図である。
【図１０】 図９の工程に続く層間絶縁膜形成工程を示
す基板断面図である。
す基板断面図である。
【図１１】 図１０の工程に続くレジストパターン形成
工程を示す基板断面図である。
工程を示す基板断面図である。
【図１２】 図１１の工程に続く接続孔形成工程を示す
基板断面図である。
基板断面図である。
【図１３】 図１２の工程に続く配線材及び導電材の堆
積工程を示す基板断面図である。
積工程を示す基板断面図である。
【図１４】 図１３の工程に続くレジストパターン形成
工程を示す基板断面図である。
工程を示す基板断面図である。
【図１５】 図１４の工程に続く配線パターニング工程
を示す基板断面図である。
を示す基板断面図である。
【図１６】 反応性スパッタ法で堆積されたＴｉＮ膜及
びＴｉＯＮ層についてＸ線回折パターンを示す図であ
る。
びＴｉＯＮ層についてＸ線回折パターンを示す図であ
る。
【図１７】 この発明の実施に用いられるＥＣＲ型プラ
ズマエッチャを示す断面図である。
ズマエッチャを示す断面図である。
【図１８】 電子シェーディングダメージテストに用い
られるテスト素子のレジストパターンを示す平面図であ
る。
られるテスト素子のレジストパターンを示す平面図であ
る。
【図１９】 図１８のＸ−Ｘ’線に沿う断面図である。
【図２０】 エッチング選択比のＯ2 流量依存性を示す
グラフである。
グラフである。
３０：半導体基板、３２，３４Ａ，３４Ｂ，４８：絶縁
膜、３６：電極材層、３８，５４：導電材層、４０，５
０，５６：レジスト層、４２Ａ，４２Ｂ：電極層、５
２：配線材層、５８Ｓ1 ，５８Ｇ1 ，５８Ｇ2 ：配線
層、ＴA ，ＴB ：トランジスタ。
膜、３６：電極材層、３８，５４：導電材層、４０，５
０，５６：レジスト層、４２Ａ，４２Ｂ：電極層、５
２：配線材層、５８Ｓ1 ，５８Ｇ1 ，５８Ｇ2 ：配線
層、ＴA ，ＴB ：トランジスタ。
Claims (2)
- 【請求項１】基板を覆う絶縁膜の上に少なくとも最上層
が高融点金属シリサイドからなる第１の導電材層を形成
した後、該第１の導電材層の上にミラー指数表記で＜２
００＞配向のＴｉＮ又はＴｉＯＮからなる反射防止用の
第２の導電材層を形成する工程と、 フォトリソグラフィ処理により前記第２の導電材層の上
に所望のパターンを有するレジスト層を形成する工程
と、 前記レジスト層をマスクとするドライエッチング処理に
より前記第２の導電材層をパターニングして前記第２の
導電材層の一部を残存させる工程と、 前記レジスト層を除去した後、前記第２の導電材層の残
存部をマスクとするドライエッチング処理により前記第
１の導電材層をパターニングすることにより前記第１の
導電材層の一部を残存させる工程とを含み、 前記第１の導電材層の残存部と前記第２の導電材層の残
存部との積層を電極用又は配線用の導電層として用いる
導電層形成法。 - 【請求項２】基板を覆う絶縁膜の上に少なくとも最上層
が高融点金属シリサイドからなる第１の導電材層を形成
した後、該第１の導電材層の上にミラー指数表記で＜２
００＞配向のＴｉＮ又はＴｉＯＮからなる反射防止用の
第２の導電材層を形成する工程と、 フォトリソグラフィ処理により前記第２の導電材層の上
に所望のパターンを有するレジスト層を形成する工程で
あって、該レジスト層の厚さを前記第２の導電材層をパ
ターニングするには足りるが前記第１の導電材層をパタ
ーニングするには足りない程度に設定するものと、 前記レジスト層をマスクとするドライエッチング処理に
より前記第２の導電材層をパターニングして前記第２の
導電材層の一部を残存させる工程と、 前記レジスト層と前記第２の導電材層の残存部との積層
をマスクとするドライエッチング処理により前記第１の
導電材層をパターニングすることにより前記第１の導電
材層の一部を残存させると共に前記レジスト層を除去す
る工程とを含み、 前記第１の導電材層の残存部と前記第２の導電材層の残
存部との積層を電極用又は配線用の導電層として用いる
導電層形成法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32209497A JP3235549B2 (ja) | 1997-11-07 | 1997-11-07 | 導電層形成法 |
| US09/186,811 US6150250A (en) | 1995-07-05 | 1998-11-05 | Conductive layer forming method using etching mask with direction <200> |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32209497A JP3235549B2 (ja) | 1997-11-07 | 1997-11-07 | 導電層形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145144A true JPH11145144A (ja) | 1999-05-28 |
| JP3235549B2 JP3235549B2 (ja) | 2001-12-04 |
Family
ID=18139858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32209497A Expired - Fee Related JP3235549B2 (ja) | 1995-07-05 | 1997-11-07 | 導電層形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235549B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014093407A (ja) * | 2012-11-02 | 2014-05-19 | Fujifilm Corp | エッチング液、これを用いたエッチング方法及び半導体素子の製造方法 |
| WO2014077270A1 (ja) * | 2012-11-15 | 2014-05-22 | 富士フイルム株式会社 | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| WO2014077320A1 (ja) * | 2012-11-16 | 2014-05-22 | 富士フイルム株式会社 | 半導体基板のエッチング液、これを用いたエッチング方法及び半導体素子の製造方法 |
| WO2014077249A1 (ja) * | 2012-11-14 | 2014-05-22 | 富士フイルム株式会社 | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| WO2014084204A1 (ja) * | 2012-11-28 | 2014-06-05 | 富士フイルム株式会社 | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| JP2020015980A (ja) * | 2018-07-26 | 2020-01-30 | 東京エレクトロン株式会社 | （２００）結晶学的集合組織を有する窒化チタン膜を形成するための方法 |
-
1997
- 1997-11-07 JP JP32209497A patent/JP3235549B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2014093407A (ja) * | 2012-11-02 | 2014-05-19 | Fujifilm Corp | エッチング液、これを用いたエッチング方法及び半導体素子の製造方法 |
| KR20150046180A (ko) * | 2012-11-14 | 2015-04-29 | 후지필름 가부시키가이샤 | 반도체 기판의 에칭 방법 및 반도체 소자의 제조 방법 |
| WO2014077249A1 (ja) * | 2012-11-14 | 2014-05-22 | 富士フイルム株式会社 | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| JP2014099498A (ja) * | 2012-11-14 | 2014-05-29 | Fujifilm Corp | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| US9548217B2 (en) | 2012-11-14 | 2017-01-17 | Fujifilm Corporation | Etching method of semiconductor substrate, and method of producing semiconductor device |
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| WO2014077270A1 (ja) * | 2012-11-15 | 2014-05-22 | 富士フイルム株式会社 | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| WO2014077320A1 (ja) * | 2012-11-16 | 2014-05-22 | 富士フイルム株式会社 | 半導体基板のエッチング液、これを用いたエッチング方法及び半導体素子の製造方法 |
| JP2014103179A (ja) * | 2012-11-16 | 2014-06-05 | Fujifilm Corp | 半導体基板のエッチング液、これを用いたエッチング方法及び半導体素子の製造方法 |
| WO2014084204A1 (ja) * | 2012-11-28 | 2014-06-05 | 富士フイルム株式会社 | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| JP2014107434A (ja) * | 2012-11-28 | 2014-06-09 | Fujifilm Corp | 半導体基板のエッチング方法及び半導体素子の製造方法 |
| US9514958B2 (en) | 2012-11-28 | 2016-12-06 | Fujifilm Corporation | Etching method of semiconductor substrate, and method of producing semiconductor device |
| JP2020015980A (ja) * | 2018-07-26 | 2020-01-30 | 東京エレクトロン株式会社 | （２００）結晶学的集合組織を有する窒化チタン膜を形成するための方法 |
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| Publication number | Publication date |
|---|---|
| JP3235549B2 (ja) | 2001-12-04 |
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