JP2867890B2

JP2867890B2 - 導電層形成法

Info

Publication number: JP2867890B2
Application number: JP6213162A
Authority: JP
Inventors: 傑田原
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-08-15
Filing date: 1994-08-15
Publication date: 1999-03-10
Anticipated expiration: 2014-03-10
Also published as: JPH0855853A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置等の電極
又は配線として用いられる微細パターンの低抵抗導電層
を形成する方法に関し、特にポリシリコン（Ｓｉ）層上
に堆積したチタン（Ｔｉ）層に熱処理を施してチタンナ
イトライド（ＴｉＮ）／チタンシリサイド（ＴｉＳｉ
₂ ）積層を形成し、ＴｉＮ／ＴｉＳｉ₂ 積層をパターニ
ングした後該積層の残存部をマスクとしてポリＳｉ層を
パターニングすることにより低抵抗導電層を寸法精度よ
く簡単に形成可能としたものである。

【０００２】

【従来の技術】従来、電極用又は配線用の導電材層をパ
ターニングする方法としては、次の（イ）〜（ニ）のよ
うな方法が知られている。

【０００３】（イ）図１９に示すように半導体基板１の
表面を覆う絶縁膜２の上に導電材層３を形成した後、周
知のフォトリソグラフィ処理により所望のパターンを有
するレジスト層４Ａ〜４Ｃを形成し、これらのレジスト
層をマスクとして導電材層３を選択的にドライエッチン
グする。

【０００４】（ロ）パターニング用のマスクとしてエッ
チング速度の遅いシリコンオキサイド膜やシリコンナイ
トライド膜を用いる（例えば、特開平２−１２５４２５
号公報参照）。また、パターニング用のマスクとしてシ
リコンオキサイド、シリコンナイトライド等の無機膜の
上にレジスト層を積層した積層膜を用いる（例えば、
Ｊ．−Ｓ．Ｍａａｅｔａｌ．：Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎｏｌ．Ｂ９（３），Ｍａｙ／Ｊｕｎ１
９９１ｐ．１５９６−１５９７又はＰ．Ｅ．Ｒｉｌｅ
ｙｅｔａｌ．：ＳｏｌｉｄＳｔａｔｅＴｅｃｈ
ｎｏｌｏｇｙＦｅｂ．１９９３ｐ．４７−５５等参
照）。

【０００５】（ハ）高反射率基板上でパターニングを行
なう際にパターニング用のマスクとして吸光性染料入り
のレジスト層を用いる。

【０００６】（ニ）高反射率基板上でパターニングを行
なう際にパターニングされるべき導電材層の表面に反射
防止膜を設ける。反射防止膜としては、シリコンナイト
ライド膜を用いる方法が知られており（例えば、特開平
１−２４１１２５号公報、特開平５−５５１３０号公報
等参照）、またＴｉＮ膜を用いる方法も知られている
（例えば、特開昭６０−２４０１２７号公報、特開昭６
１−１８５９２８号公報、特開昭６３−２３２４３２号
公報等参照）。

【０００７】

【発明が解決しようとする課題】上記した（イ）の方法
で微細配線のパターニングを行なうと、配線間隔（スペ
ース幅）に応じてエッチング速度が変化すること（エッ
チング速度のマイクロローディング効果）により配線形
成歩留りが低下する不都合がある。

【０００８】すなわち、図１９に示すようにレジスト層
４Ａ，４Ｂ，４Ｃの順にスペース幅が減少していくよう
なパターンにあっては、図２０に示すようにスペース幅
が狭いほどエッチング速度が低下することがある。この
ため、スペース幅が狭い個所で所定量のエッチングを行
なうようにすると、スペース幅が広い個所では、エッチ
ング過剰となり、絶縁膜２等の下地膜の膜減りが増大す
ることがある。

【０００９】また、上記したのとは反対にスペース幅が
小さくなるとエッチング速度が増大することもある。す
なわち、図２１に示すようにレジスト層４ａ，４ｂ，４
ｃ，４ｄの順にスペース幅が減少していくようなパター
ンにあっては、図２２に示すようにスペース幅の減少に
つれてエッチング速度が増大することがある。このた
め、スペース幅が広い個所で所望量のエッチングを行な
うようすると、スペース幅が狭い個所では、エッチング
過剰となり、下地に対する選択比が低い場合は、Ｘ₁ ，
Ｘ₂ の個所に示すように下地抜けが生ずることがある。

【００１０】さらに、上記のような微細配線パターニン
グでは、スペース幅に応じてエッチング形状又は寸法が
変化すること（エッチング形状のマイクロローディング
効果）により配線形成歩留りが低下する不都合もある。

【００１１】すなわち、図２３に示すように密集したレ
ジスト層４Ｐ，４Ｑをマスクとしてドライエッチングを
行なうことにより密集した配線層３Ｐ，３Ｑを得る場
合、例えば配線層３Ｐの幅Ｗ_D は、レジスト層４Ｐの幅
Ｗ₀ にほぼ等しくなる（Ｗ_D ≒Ｗ₀ ）。これに対し、図
２４に示すように孤立した幅Ｗ₀ のレジスト層４Ｒをマ
スクとしてドライエッチングを行なうことにより孤立し
た配線層３Ｒを得る場合には、配線層３Ｒの幅Ｗ_I は、
図２３に示した幅Ｗ_D よりも大きくなる（Ｗ_I ＞Ｗ_D ）
のが一般的であり、例外的にＷＳｉ₂ ／ポリＳｉ積層
（ポリＳｉ層上にＷＳｉ₂ 層を積層したもの）のエッチ
ングでは、Ｗ_I ＜Ｗ_D となることもある。

【００１２】Ｗ_I ＞Ｗ_D になる例としては、エッチング
ガスとしてＢＣｌ₃ ／Ｃｌ₂ を用いてＡｌ合金をエッチ
ングする場合、エッチングガスとしてＣｌ₂ ／Ｏ₂ 、Ｃ
ｌ₂／Ｎ₂ 又はＳＦ₆ ／Ｃ₂ Ｃｌ₃ Ｆ₃ 等を用いてポリ
Ｓｉ層又はポリサイド層（ポリＳｉ層上にシリサイド層
を積層したもの）をエッチングする場合などがある。ま
た、Ｗ_I ＜Ｗ_D になる例としては、図１８について後述
するようなマグネトロンＲＩＥ（反応性イオンエッチン
グ）装置においてエッチングガスとしてＨＢｒ／ＳＦ₆
を用いてポリサイド層をエッチングする場合などがあ
る。

【００１３】ところで、上記のような微細配線パターニ
ングにあっては、レジスト等のマスク材の膜減り量の増
大（対マスク選択比の低下）により配線形成歩留りが低
下する不都合もある。

【００１４】すなわち、ドライエッチングにおいては、
ガスとマスク材との化学反応に加えてイオンあるいは運
動エネルギーを持った粒子がマスク材に衝突することに
よってマスク材に膜減りが生ずる。運動エネルギーを持
った粒子がマスク材に衝突する場合、マスク材は、図２
５でレジスト層４Ｓに示すように肩が落ちたような形に
なる。マスク材の肩部の角度は、最もスパッタ効率がよ
くなるような値となる。しかし、実際の角度は、純粋に
物理的なスパッタエッチングで効率がよい４５°とはな
らない。マスク材の肩部がスパッタされる現象を「ファ
セッティング」と呼び、肩部にできた面を「ファセッ
ト」と呼ぶ。

【００１５】図２５は、レジスト層４Ｓをマスクとして
導電材層３をドライエッチングして配線層を形成する工
程を示すもので、ライン幅（配線幅）Ｋは、導電材層３
の厚さＴに近い小さな値に設定されている。図２５に示
すようにファセッティングが生じても、左右のファセッ
トが接するまではレジスト層４Ｓの上面が存在してお
り、レジストの膜減り量ΔＴ₁ は、導電材層（被エッチ
ング材層）３の膜厚Ｔに比べて十分大きなパターンのレ
ジストの膜減り量に等しい。

【００１６】ところが、図２６に示すようにエッチング
が進行して左右のファセットが接するようになると、レ
ジストの膜減り量ΔＴ₂ は、導電材層３の膜厚に比べて
十分大きなパターンのレジストの膜減り量より大きくな
る。これは、ファセッティングの膜厚方向の成分と膜厚
方向のレジストエッチング速度との和がレジストの膜減
り速度になるためであろうと発明者は考えている。

【００１７】このような現象は、配線幅が小さくなるほ
ど顕著である。すなわち、配線が細くなるほど実効的な
対レジスト選択比が低下する。

【００１８】図２７は、レジスト膜減り量と、対レジス
ト選択比と、レジストテーパ角θとについてライン幅Ｋ
依存性を示すものである。レジストテーパ角θは、図２
６に示すようにいずれかのファセットの延長線と導電材
層３の底面とが交差する角度である。図２７のデータ
は、図１６について後述するようなマイクロ波プラズマ
エッチャにおいて、エッチングガスとしてＢＣｌ₃ ／Ｃ
ｌ₂ を用いてＡｌ合金をエッチングした際に得られたも
のであり、これによればライン幅Ｋの減少に伴いレジス
ト膜減り量が増大する（対レジスト選択比が低下する）
と共にレジストテーパ角θが増大することがわかる。

【００１９】エッチングマスクとして使用されるレジス
ト層の厚さを薄くすると、フォトリソグラフィの焦点深
度が深くなり、微細なパターン形成が可能となる。ま
た、レジスト層の厚さを薄くすることで、ドライエッチ
ングのマイクロローディング効果も低減される。

【００２０】しかしながら、図２５〜２７に関して前述
したように、配線の微細化に伴って配線のエッチングマ
スクに対する実質的な選択比は低下するので、レジスト
層を薄くすると、エッチング中にレジスト層が消失して
配線が断線に至ることがある。従って、レジスト層をあ
まり薄くすることはできない。

【００２１】パターンの微細化に伴う対マスク選択比の
低下等の問題点を解決するには、マスク材に対して高い
選択性を有するエッチング技術を開発するか又は高い選
択性を有するマスク材を採用する必要がある。前述した
（ロ）の方法は、マスク材に対するエッチング選択比を
高くする方法として有効である。

【００２２】しかしながら、パターニング用のマスクと
してシリコンオキサイド膜を用いる方法では、シリコン
オキサイド膜が反射防止膜として機能しないという問題
点がある。反射防止膜については後述する。また、パタ
ーニング用のマスクとしてシリコンナイトライド膜を用
いる方法では、シリコンナイトライド膜の反射防止機能
が不十分であるという問題点がある。その上、いずれの
方法でも、エッチング後に無機のマスク材が配線又は電
極の表面に残存することになり、後工程で基板が高温を
経験すると、マスク材と導電材との熱膨張係数の違いに
よりマスク材が配線又は電極の表面から剥れてパーティ
クルとなり、歩留りを低下させるという問題点がある。

【００２３】ところで、高反射率基板上に配線を形成す
るに際しては、基板表面での乱反射によりパターンの寸
法精度が低下する不都合がある。

【００２４】すなわち、図２８に示すように半導体基板
１の表面に絶縁膜５Ａ，５Ｂにより段差がある場合、基
板表面に配線材層６Ａを介してレジスト層７Ａを形成
し、レジスト層７Ａに対して所望のパターンを有するマ
スク８を介して光９を照射して露光処理を行なうと、反
射率の高い配線材層６Ａの斜面ＡＢ，ＣＤで光が反射さ
れてレジスト層７Ａの露光すべきでない領域にまで光が
回り込み、該領域を感光させてしまう。この後、レジス
ト現像を行なうと、図２９に示すようなパターンを有す
るレジスト層７が得られる。

【００２５】レジスト層７は、図２９，３０に示すよう
に平坦部では断面形状が矩形となり且つ所望の幅Ｗ₁ が
得られるが、図２９，３１に示すように絶縁膜５Ａ，５
Ｂに挟まれた部分では断面形状が半円状となり且つ所望
の幅Ｗ₁ より狭い幅Ｗ₂ しか得られない。このため、レ
ジスト層７をマスクとして配線材層６Ａをドライエッチ
ングして配線層を形成すると、配線層には幅Ｗ₂ の部分
で細りや断線が生ずることになる。

【００２６】高反射率基板上に配線を形成するに際して
は、反射率が異なる場所でパターン寸法が異なるという
問題もある。

【００２７】一例として、図３２に示すように基板１上
に絶縁膜５及びゲート電極層１０を覆って絶縁膜１１を
形成した後、レジスト層１２をマスクとするドライエッ
チング処理により基板表面に達する絶縁孔１１ａとゲー
ト電極層１０に達する接続孔１１ｂとを形成する場合、
接続孔１１ａの寸法Ｗ_A よりも接続孔１１ｂの寸法Ｗ_B
の方が大きくなる。このように接続孔１１ｂの寸法が大
きくなると、フォトリソグラフィ工程での位置合せ余裕
が少なくなり、図３３に示すように接続孔１１ｂがゲー
ト電極層１０からずれた位置に形成されることがある。
この結果、配線層１３は、ゲート電極層１０と基板表面
とを電気的に短絡させるように形成される。このような
事態を防ぐには、設計的に位置合せ余裕を大きくする必
要があり、集積度の低下を招く。

【００２８】反射率が高い場所で接続孔の寸法が大きく
なるのは、レジスト層１２の孔の直径Ｒが大きくなるこ
とによるもので、孔の直径Ｒが大きくなる理由は、次の
ように説明される。

【００２９】すなわち、フォトリソグラフィ技術におい
ては、レジストを現像液に溶けにくくしている感光剤を
光照射部分のみ分解させて現像液に溶かすことによって
パターンを形成している。感光剤の分解量は、露光エネ
ルギーを増やすと増加する。従って、図３４に示すよう
に孔の直径Ｒは、露光エネルギーの増加に伴って増大す
る。

【００３０】ゲート電極層１０のように反射率が高い物
体がレジスト層１２の下方に存在すると、かかる物体か
らの反射光がレジスト層１２に加えられる。このため、
レジスト層１２に吸収される実効的な露光エネルギー
は、反射率が低い場所に比べて大きくなる。従って、感
光剤の分解が促進され、孔の直径Ｒが大きくなる。

【００３１】前述した（ハ）の方法では、露光用の光を
吸収するような染料をレジスト層に添加するので、光の
反射による寸法精度の低下をある程度抑制することがで
きる。

【００３２】しかしながら、図３５に示すように絶縁膜
５を覆う配線材層１４の上に所望のパターンを有する染
料入りレジスト層１５を形成すると、レジスト層１５の
断面形状は、裾をひいたテーパ状となる。これは、レジ
ストの露光エネルギーがレジスト表面から深くなるにつ
れて減衰し、レジストパターンの寸法は、露光エネルギ
ーが小さくなるほど太くなることによるものである。レ
ジスト層１５の裾部ａ，ｂは、レジスト層１５をマスク
として配線材層１４をドライエッチングして配線層を形
成する際に、ドライエッチングによりエッチングされて
しまい、配線層に細りが生ずることがある。また、レジ
スト層１５は、染料を含むため、フォトリソグラフィ工
程での解像度が低下する。従って、前記（ハ）の方法
は、パターンの微細化には不向きである。

【００３３】一方、前述した（ニ）の方法は、レジスト
層の下で導電材層の表面に反射防止膜を設けて光反射を
抑制するので、光反射による寸法精度の低下を防止する
のに有効であり、しかも前記（ハ）の方法にあったよう
な問題点もない。

【００３４】しかしながら、前記（ニ）の方法は、反射
防止膜を用いるものの、エッチングマスクとしては十分
な厚さのレジスト層を用いるので、ドライエッチング時
のマイクロローディング効果を低減することができな
い。

【００３５】この発明の目的は、微細パターンを有する
低抵抗導電層を寸法精度よく形成することができる新規
な導電層形成法を提供することにある。

【００３６】

【課題を解決するための手段】この発明に係る導電層形
成法は、基板の表面を覆う絶縁膜の上にポリシリコン層
を形成した後、該ポリシリコン層の上にチタン層を形成
する工程と、前記ポリシリコン層及び前記チタン層に窒
化性雰囲気中で熱処理を施すことにより前記ポリシリコ
ン層に重なるチタンシリサイド層とこのチタンシリサイ
ド層に重なるチタンナイトライド層とを形成する工程
と、フォトリソグラフィ処理により前記チタンナイトラ
イド層の上に所望のパターンを有するレジスト層を形成
する工程と、前記レジスト層をマスクとするドライエッ
チング処理により前記チタンナイトライド層及び前記チ
タンシリサイド層の積層をパターニングして該積層の一
部を残存させる工程と、前記レジスト層を除去した後、
前記積層の残存部をマスクとするドライエッチング処理
により前記ポリシリコン層をパターニングすることによ
り該ポリシリコン層の一部を残存させる工程であって、
前記積層の残存部をマスクとするドライエッチング処理
では酸素又はフッ素を含むエッチングガスを用いること
により前記チタンナイトライド層の残存部の表面に酸化
チタン又はフッ化チタンを形成しつつ前記ポリシリコン
層のパターニングを行なうものとを含み、前記ポリシリ
コン層の残存部と前記チタンシリサイド層の残存部と前
記チタンナイトライド層の残存部との積層を電極用又は
配線用の導電層として用いるようにしたものである。

【００３７】

【００３８】また、この発明の導電層形成法にあって
は、レジスト層の厚さをチタンナイトライド層及びチタ
ンシリサイド層の積層をパターニングするには足りるが
ポリシリコン層をパターニングするには足りない程度に
設定してもよい。そして、チタンナイトライド層及びチ
タンシリサイド層の積層をパターニングした後、レジス
ト層を除去せずに、レジスト層とチタンナイトライド層
及びチタンシリサイド層の積層の残存部とをマスクとす
るドライエッチング処理によりポリシリコン層をパター
ニングすることによりポリシリコン層の一部を残存させ
ると共にレジスト層を除去するようにしてもよい。

【００３９】

【作用】この発明の方法によれば、ポリシリコン層の上
に形成したチタン層に窒化性雰囲気中で熱処理を施すこ
とによりチタンシリサイド層とチタンナイトライド層と
が１工程で形成される。この場合、チタンナイトライド
層としては、３０〜５０ｎｍ程度の厚さのものを形成す
ると、最大の反射防止効果を得ることができる。このよ
うにすると、チタンシリサイド層によるポリシリコン層
の低抵抗化と、チタンナイトライド層による反射防止と
を同時的に達成することができる。

【００４０】ポリシリコン層をパターニングする際のエ
ッチングマスクとしては、主としてチタンナイトライド
層及びチタンシリサイド層の積層が使用され、レジスト
層は使用されないか又は使用されてもエッチング終了前
にエッチングにより除去される。この発明では、酸素又
はフッ素を含むエッチングガスを用いることによりチタ
ンナイトライド層の残存部の表面に蒸気圧の低い酸化チ
タン又はフッ化チタンを形成しつつポリシリコン層のパ
ターニングを行なうようにしたので、チタンナイトライ
ド層の残存部がエッチングマスクとしての機能を十分に
果たすようになる。従って、レジスト層としては、チタ
ンナイトライド層及びチタンシリサイド層の積層をパタ
ーニングできる程度に薄いものでよいから、フォトリソ
グラフィ工程では、焦点深度が深くなる。また、エッチ
ングマスクとしてのチタンナイトライド層及びチタンシ
リサイド層の積層は薄いので、マイクロローディング効
果が低減される。

【００４１】上記したように薄いレジスト層とチタンナ
イトライド層及びチタンシリサイド層の積層とをエッチ
ングマスクとして用いる場合は、ポリシリコン層をパタ
ーニングする工程でレジスト層が除去されるので、レジ
スト層を除去するための独立した工程が不要である。

【００４２】

【実施例】図１〜図１５は、この発明の一実施例に係る
ＭＯＳ型ＩＣの製法を示すもので、各々の図に対応する
工程（１）〜（１５）を順次に説明する。

【００４３】（１）例えばシリコンからなる半導体基板
３０の表面に周知の選択酸化処理によりシリコンオキサ
イドからなるフィールド絶縁膜３２を形成する。絶縁膜
３２は、アクティブ領域を配置するための孔３２Ａ，３
２Ｂを有する。孔３２Ａ，３２Ｂ内の基板表面を酸化し
てシリコンオキサイドからなるゲート絶縁膜３４Ａ，３
４Ｂを形成する。絶縁膜３４Ａ，３４Ｂとしては、Ｓｉ
₃ Ｎ₄ 膜を用いてもよい。

【００４４】（２）基板上面に絶縁膜３２，３４Ａ，３
４Ｂを覆ってゲート電極用のポリＳｉ層３６をＣＶＤ
（ケミカル・ベーパー・デポジション）法により堆積す
る。ポリＳｉ層３６中には、ＣＶＤ処理中又はＣＶＤ処
理後にリン、ヒ素等の不純物をドーピングして低抵抗化
を図る。そして、ポリＳｉ層３６上には、ＣＶＤ法又は
スパッタ法によりＴｉ層３８を堆積する。不純物ドーピ
ングの際にポリＳｉ層３６の表面に酸化膜が形成される
場合は、該酸化膜をフッ酸洗浄等により除去した後Ｔｉ
層３８を堆積する。Ｔｉ層３８の厚さは、次工程のＴｉ
Ｎ／ＴｉＳｉ₂ 積層形成処理にて反射防止効果を有する
ＴｉＮ層が得られる厚さとする。例えば、ｉ線又はｇ線
で露光する場合、ＴｉＮ層は、どのような厚さであって
も反射防止効果が得られるが３０〜５０ｎｍの厚さで最
大の反射防止効果が得られるから、このようなＴｉＮ層
を形成可能なようにＴｉ層３８の厚さを設定する。

【００４５】（３）窒素（Ｎ₂ ）又はアンモニア（ＮＨ
₃ ）等の窒化性雰囲気中でポリＳｉ層３６及びＴｉ層３
８に熱処理を施すことによりポリＳｉ層３６に重なるＴ
ｉＳｉ₂ 層３８Ｂとこの層３８Ｂに重なるＴｉＮ層３８
Ａとを形成する。熱処理は、ランプアニール装置又は拡
散炉等により行なう。この場合、Ｔｉ層３８の表面で
は、Ｎ₂ 又はＮＨ₃ との窒化反応によりＴｉＮ層３８Ａ
が形成され、Ｔｉ層３８とポリＳｉ層３６との界面で
は、ＴｉとＳｉの反応によりＴｉＳｉ₂ 層３８Ｂが形成
されるものである。なお、ＴｉＮ層及びＴｉＳｉ₂ 層の
形成については、（ｉ）リアライズ社発行の「次世代超
ＬＳＩプロセス技術応用編」第１９０〜１９１頁、
（ｉｉ）Ｓｙｍｐｏ．ｏｎＶＬＳＩＴｅｃｈｎｏ
ｌ．，Ｖ−２（１９８６）５１第５１〜５２頁等の文献
に記載されている。

【００４６】ＴｉＮ層３８Ａは、図４の工程で反射防止
膜として用いられるもので、反射防止効果を得るために
３０〜５０ｎｍの厚さに形成する。

【００４７】ＴｉＳｉ₂ 層３８Ｂは、ポリＳｉ層３６を
低抵抗化するのに役立つものである。次の表１は、Ｔｉ
Ｓｉ₂ が他の高融点金属シリサイドやドープトポリＳｉ
に比べて抵抗率が低いことを示している。

【００４８】

【表１】表１のデータは、Ｔ．Ｐ．Ｃｈｏｅｔａｌ．：Ｄｒ
ｙＥｔｃｈｉｎｇｆｏｒＭｉｃｒｏｅｌｅｃｔｒｏ
ｎｉｃｓ，ｅｄｉｔｅｄｂｙＲ．Ａ．Ｐｏｗｅｌ
ｌ，第４４頁から引用されたものである。

【００４９】（４）図４，５の工程では、フォトリソグ
ラフィ処理により所望のレジストパターンを形成する。
まず、回転塗布法等により基板上面にＴｉＮ層３８Ａを
覆ってレジスト層４０を形成する。そして、露光処理を
行なう。すなわち、所望のゲート電極形成パターンを有
する遮光性マスクＭ_A ，Ｍ_B を介してレジスト層４０に
露光用の光ＵＶを照射する。このとき、ＴｉＮ層３８Ａ
が反射防止膜として作用するので、高精度のレジストパ
ターニングが可能である。

【００５０】（５）次に、レジスト層４０に現像処理を
施し、所望のパターンを有するレジスト層４０Ａ，４０
Ｂを残存させる。レジスト層４０Ａ，４０Ｂの厚さは、
ＴｉＮ／ＴｉＳｉ₂ 積層３８Ａ，３８Ｂをパターニング
するには足りるがポリＳｉ層３６をパターニングするに
は足りない程度に薄くてよく、例えば０．５μｍにする
ことができる。

【００５１】（６）レジスト層４０Ａ，４０Ｂをマスク
とするドライエッチング処理によりＴｉＮ／ＴｉＳｉ₂
積層３８Ａ，３８ＢをパターニングしてＴｉＮ層３８Ａ
₁ ，３８Ａ₂ 、ＴｉＳｉ₂ 層３８Ｂ₁ ，３８Ｂ₂ （いず
れも積層３８Ａ，３８Ｂの一部）を残存させる。このと
き、エッチングガスとしては、Ｃｌ₂ を用いるとよい。
ＴｉＳｉ₂ 層３８Ｂは、ＴｉＮ層３８Ａをエッチングす
るのと同じガスのプラズマによりエッチング可能であ
る。ＴｉＳｉ₂ は、塩素と反応することにより揮発性の
Ｔｉ塩化物ＴｉＣｌ₄ やＳｉ塩化物ＳｉＣｌ₄ となって
基板上面からエッチ除去されるものと考えられる。

【００５２】（７）アッシング処理によりレジスト層４
０Ａ，４０Ｂを除去する。別の方法としては、有機溶剤
を用いる洗浄処理等によりレジスト層４０Ａ，４０Ｂを
除去してもよい。

【００５３】（８）ＴｉＮ／ＴｉＳｉ₂ 積層３８Ａ₁ ，
３８Ｂ₁ 及び３８Ａ₂ ，３８Ｂ₂ をマスクとするドライ
エッチング処理によりポリＳｉ層３６をパターニングし
てポリＳｉ層３６Ａ，３６Ｂ（いずれもポリＳｉ層３６
の一部）を残存させる。ポリＳｉ層３６Ａ、ＴｉＳｉ₂
層３８Ｂ₁ 及びＴｉＮ層３８Ａ₁ の積層は、ゲート電極
層４２Ａを構成し、ポリＳｉ層３６Ｂ、ＴｉＳｉ₂ 層３
８Ｂ₂ 及びＴｉＮ層３８Ａ₂ の積層は、ゲート電極層４
２Ｂを構成する。

【００５４】ポリＳｉ層３６のパターニングにおいて、
エッチングガスとしては、Ｃｌ₂ ／Ｏ₂ 、Ｃｌ₂ ／ＳＦ
₆ 、ＨＢｒ／ＳＦ₆ 、ＨＢｒ／Ｏ₂ などＯ₂ 又はＦを含
むガスを使用するとよい。Ｏ₂ 又はＦを含むガスを使用
すると、ＴｉＮの表面に蒸気圧の低い酸化チタン（Ｔｉ
Ｏ，ＴｉＯ₂ ，Ｔｉ₂ Ｏ₃ ）又はフッ化チタン（ＴｉＦ
₃ ）が形成され、ＴｉＮのエッチング進行を抑制する。
このため、ＴｉＮの層は、エッチングマスクとしての機
能を十分に果たす。

【００５５】（９）電極層４２Ａ，４２Ｂ及び絶縁膜３
２をマスクとして基板表面に導電型決定不純物のイオン
ＩＯＮを選択的に注入することにより低不純物濃度のソ
ース領域及びドレイン領域を形成する。そして、電極層
４２Ａ，４２Ｂにそれぞれサイドスペーサ４４Ａ，４４
Ｂを設けた後再び上記したと同様に選択的イオン注入処
理を行なうことにより高不純物濃度のソース領域及びド
レイン領域を形成する。この結果、いずれも低濃度部を
有するソース領域４６Ｓ₁ ，４６Ｓ₂ 及びドレイン領域
４６Ｄ₁ ，４６Ｄ₂ が得られる。ＭＯＳ型トランジスタ
Ｔ_A は、電極層４２Ａ、ソース領域４６Ｓ₁ 及びドレイ
ン領域４６Ｄ₁ を含むものであり、ＭＯＳ型トランジス
タＴ_B は、電極層４２Ｂ、ソース領域４６Ｓ₂ 及びドレ
イン領域４６Ｄ₂ を含むものである。

【００５６】（１０）ＣＶＤ法等により基板上面にトラ
ンジスタＴ_A ，Ｔ_B 及び絶縁膜３２を覆って層間絶縁膜
４８を形成する。絶縁膜４８としては、シリコンオキサ
イド膜、シリコンナイトライド膜、ＰＳＧ（リンケイ酸
ガラス）膜、ＢＰＳＧ（ボロン・リンケイ酸ガラス）膜
等を用いることができる。

【００５７】（１１）フォトリソグラフィ処理により絶
縁膜４８の上に所望の接続孔形成パターンを有するレジ
スト層５０を形成する。絶縁膜４８が透明性を有する場
合、各々ゲート電極層を構成するＴｉＮ層３８Ａ₁ ，３
８Ａ₂ は、レジスト層５０に露光処理を施す際に反射防
止膜として働くので、ゲート電極層の上方ではレジスト
パターンの寸法精度が良好である。

【００５８】（１２）レジスト層５０をマスクとするド
ライエッチング処理により絶縁膜４８にソース用の接続
孔４８ａ、ゲート用接続孔４８ｂ，４８ｃを形成する。
ＴｉＮ層３８Ａ_１，３８Ａ_２の表面に前述したように酸
化チタン、フッ化チタン等の絶縁膜が形成される場合
は、良好な電気接触を得るために接続孔４８ｂ，４８ｃ
をＴｉＮ層３８Ａ_１，３８Ａ_２をそれぞれ介してＴｉＳ
ｉ _２層３８Ｂ_１，３８Ｂ_２に達するように形成する。Ｔ
ｉＮ層３８Ａ_１，３８Ａ_２の表面に絶縁膜が形成されな
い場合は、接続孔４８ｂ，４８ｃをＴｉＮ層３８Ａ_１，
３８Ａ_２の表面に達するように形成してもよい。この
後、レジスト層５０を除去する。

【００５９】（１３）基板上面に絶縁膜４８及び接続孔
４８ａ〜４８ｃを覆ってＡｌ又はＡｌ合金等の配線材層
５２を堆積する。そして、配線材層５２の上にＴｉＮ又
はＴｉＯＮ等の反射防止用兼エッチングマスク用の導電
材層５４を例えば反応性スパッタ法により形成する。

【００６０】（１４）フォトリソグラフィ処理により導
電材層５４の上に所望の配線形成パターンを有するレジ
スト層５６を形成する。

【００６１】（１５）レジスト層５６をマスクとするド
ライエッチング処理により導電材層５４をパターニング
して導電材層５４Ａ，５４Ｂ，５４Ｃ（いずれも導電材
層５４の一部）を残存させる。レジスト層５６を除去し
た後、導電材層５４Ａ，５４Ｂ，５４Ｃをマスクとする
ドライエッチング処理により配線材層５２をパターニン
グして配線材層５２Ａ，５２Ｂ，５２Ｃ（いずれも配線
材層５２の一部）を残存させる。配線材層５２Ａ及び導
電材層５４Ａの積層は、トランジスタＴ_A のソース領域
４６Ｓ₁ につながる配線層５８Ｓ₁ を構成する。配線材
層５２Ｂ及び導電材層５４Ｂの積層は、トランジスタＴ
_A のゲート電極層４２Ａにつながる配線層５８Ｇ₁ を構
成する。配線材層５２Ｃ及び導電材層５４Ｃの積層は、
トランジスタＴ_B のゲート電極層４２Ｂにつながる配線
層５８Ｇ₂ を構成する。

【００６２】上記した実施例にあっては、図６の工程で
ＴｉＮ／ＴｉＳｉ₂ 積層をパターニングしたが、図６の
工程では、レジスト層４０Ａ，４０Ｂをマスクとするド
ライエッチング処理によりＴｉＮ層３８Ａをパターニン
グしてＴｉＮ層３８Ａ₁ ，３８Ａ₂ を残存させるように
してもよい。そして、図７の工程でレジスト層４０Ａ，
４０Ｂを除去した後、図８の工程では、ＴｉＮ層３８Ａ
₁ ，３８Ａ₂ をマスクとするドライエッチング処理によ
りＴｉＳｉ₂ ／ポリＳｉ積層３８Ｂ，３６をパターニン
グして該積層の部分３８Ｂ₁ ，３８Ｂ₂ ，３６Ａ，３６
Ｂを残存させるようにしてもよい。

【００６３】また、上記した実施例にあっては、図８又
は図１５の工程でレジスト層を除去した状態でポリＳｉ
層３６（又はＴｉＳｉ₂ ／ポリＳｉ積層３８Ｂ，３６）
又は配線材層５２をパターニングしたが、レジスト層を
除去せずに、レジスト層をマスクとして用いてもよい。
すなわち、図８の工程では、レジスト層４０Ａ，４０Ｂ
とＴｉＮ／ＴｉＳｉ₂ 積層３８Ａ₁ ，３８Ｂ₁ 及び３８
Ａ₂ ，３８Ｂ₂ （又はＴｉＮ層３８Ａ₁ ，３８Ａ₂ ）と
をマスクとして用い、図１５の工程では、レジスト層５
６と導電材層５４Ａ〜５４Ｃとをマスクとして用い、パ
ターニングの際のドライエッチングによりレジスト層４
０Ａ，４０Ｂ又は５６を除去するようにしてもよい。こ
のようにすると、レジスト層を除去するための独立の工
程が不要となる。

【００６４】ＴｉＮ層がエッチングマスクとして有効で
あることを確認するため、図１６，１７，１８に示すよ
うな３種類のドライエッチング装置を用いてＯ₂ やＦを
含むガスでＴｉＮ，ポリＳｉをエッチングする実験が行
なわれた。

【００６５】図１６は、マイクロ波プラズマエッチャの
一例を示すものである。プラズマチャンバ６０の周囲に
は、ソレノイドコイル６２が設けられると共に、チャン
バ６０には、マグネトロン６４から導波管６６を介して
２．４５ＧＨｚのマイクロ波ＭＷが供給される。チャン
バ６０内には、被処理ウエハ（基板）ＷＦを保持する電
極６８が設けられ、電極６８には、２ＭＨｚの高周波源
ＲＦが接続される。チャンバ６０内には、エッチングガ
スＧが供給されると共に、チヤンバ６０の下部は、排気
手段ＶＡＣに接続される。

【００６６】チャンバ６０内では、マイクロ波と磁場の
相乗作用によって広範囲な圧力下で均一・高密度のプラ
ズマを発生可能である。電極６８へ供給される高周波電
力を調整することによりウエハＷＦに入射するイオンエ
ネルギーを制御可能である。

【００６７】図１７は、ＥＣＲプラズマエッチャの一例
を示すものである。プラズマチャンバ７０の周囲には、
マグネットコイル７２が設けられると共に、コイル７２
の内側でチャンバ７０の周囲には、冷却水ＣＬを通す配
管が設けられている。チャンバ７０には、２．４５ＧＨ
ｚのマイクロ波ＭＷが供給されると共に、エッチングガ
スＧが供給される。チャンバ７０の下部には、エッチン
グチャンバ７４が連結されており、チャンバ７４には、
チャンバ７０からプラズマ流ＰＬが供給される。チャン
バ７４内には、被処理ウエハＷＦを保持する電極７６が
設けられており、電極７６には、１３．５６ＭＨｚの高
周波源ＲＦが接続される。チャンバ７４の下部は、排気
手段ＶＡＣに接続される。

【００６８】図１８は、マグネトロンＲＩＥ装置の一例
を示すものである。反応室８０内には、被処理ウエハＷ
Ｆを保持する電極８２が設けられており、電極８２に
は、１３．５６ＭＨｚの高周波源ＲＦが接続されてい
る。反応室内には、図示しないコイル又は永久磁石によ
りウエハＷＦの表面に平行な磁場Ｂが形成されると共
に、上方からエッチングガスＧが供給される。反応室８
０の下部は、排気手段ＶＡＣに接続される。

【００６９】（Ａ）マイクロ波プラズマエッチャを使用
した場合図１６に示すようなマイクロ波プラズマエッチャを用い
てＴｉＮ，ポリＳｉをエッチングしたところ、次の表２
に示すようなデータが得られた。

【００７０】

【表２】この場合、固定条件は、ガス圧力＝５ｍＴｏｒｒ、ＲＦ
（２ＭＨｚ）パワー＝３０Ｗ、マイクロ波パワー（マグ
ネトロンのアノード電流）＝１６０ｍＡ、電極冷却水温
度＝２０℃、上部コイル電流＝２０．５Ａ、下部コイル
電流７．５Ａであった。

【００７１】表２によれば、Ｃｌ₂ にＯ₂ を添加する
と、ＴｉＮのエッチング速度が低下し、ポリＳｉ₂ に対
する選択比が向上することがわかる。

【００７２】（Ｂ）ＥＣＲプラズマエッチャを使用した
場合図１７に示すようなＥＣＲプラズマエッチャを使用して
４０ｎｍの厚さのＴｉＮを５分間エッチングしたとこ
ろ、ＴｉＮは、殆どエッチングされなかった。このとき
のエッチング条件は、Ｃｌ₂ ／Ｏ₂ ＝２５／１１ｓｃｃ
ｍ、ガス圧＝２ｍＴｏｒｒ、ＲＦ（１３．５６ＭＨｚ）
パワー＝３４Ｗ、マイクロ波（２．４５ＧＨｚ）パワー
＝１４００Ｗ、電極冷却水温度＝１５℃であった。

【００７３】仮に、４０ｎｍの厚さのＴｉＮが５分間で
エッチングされたとしても、ＴｉＮのエッチング速度
は、８ｎｍ／分である。従って、ＴｉＮのエッチング速
度は、８ｎｍ／分以下であるといえる。

【００７４】ＴｉＮと同様の条件でポリＳｉをエッチン
グしたところ、次の表３に示すようなデータが得られ
た。

【００７５】

【表３】一例として、３００ｎｍの厚さのポリＳｉ層をＴｉＮ／
ＴｉＳｉ₂ 積層をマスクとしてドライエッチングする場
合、ポリＳｉのＴｉＮに対する選択比は、＞３０．３で
あるから、オーバーエッチングを３０％行なったとして
も、ＴｉＮ層の厚さが１２．９ｎｍ以上あれば、ＴｉＮ
層はエッチングマスクとして機能する。

【００７６】一方、ｉ線又はｇ線紫外光の反射防止膜と
して使用する場合、ＴｉＮ層の厚さは３０〜５０ｎｍで
よい。従って、ＴｉＳｉ₂ ／ポリＳｉ積層上に反射防止
膜として形成したＴｉＮ層は、エッチングマスクとして
十分に機能するものである。

【００７７】（Ｃ）マグネトロンＲＩＥ装置を使用した
場合図１８に示すようなマグネトロンＲＩＥ装置を使用して
ＴｉＮ，ポリＳｉをドライエッチングしたところ、次の
表４に示すようなデータが得られた。このときのエッチ
ング条件は、ＨＢｒ／ＳＦ₆ ＝１５／４５ｓｃｃｍ、圧
力＝２０ｍＴｏｒｒ、ＲＦパワー＝２５０Ｗ、磁束密度
＝３０Ｇａｕｓｓ、冷却水温度＝４０℃であった。

【００７８】

【表４】表４の選択比から計算すると、３００ｎｍのポリＳｉ層
をＴｉＮ／ＴｉＳｉ₂積層をマスクとしてドライエッチ
ングする場合、ＴｉＮ層の厚さは、オーバーエッチング
を３０％行なうとして３２．２ｎｍあればよいことにな
る。また、２００ｎｍの厚さのポリＳｉ層の場合には、
ＴｉＮ層の厚さは、２１．５ｎｍ（オーバーエッチ３０
％）あればよいことがわかる。

【００７９】要するに、Ｏ₂ やＦを含むガスを使用する
ドライエッチングでは、ＴｉＮに対するポリＳｉの選択
比が高いので、ＴｉＮ層をエッチングマスクとして使用
できることがわかる。

【００８０】

【発明の効果】以上のように、この発明によれば、ポリ
シリコン層に形成したチタン層に窒化性雰囲気中で熱処
理を施してチタンシリサイド層及びチタンナイトライド
層を形成した後、レジスト層をマスクとしてチタンナイ
トライド／チタンシリサイド積層をパターニングし、該
積層の残存部をマスクとしてポリシリコン層をパターニ
ングするようにしたので、（１）チタンシリサイド層によるポリシリコン層の低抵
抗化とチタンナイトライド層による反射防止とを同時的
に達成可能になること、（２）チタンナイトライド／チタンシリサイド積層をパ
ターニングする際のレジスト層の厚さを薄くすることで
フォトリソグラフィ工程での焦点深度が向上し、微細な
パターン形成が可能になること、（３）ポリシリコン層をパターニングする際には、エッ
チングマスクとしてのチタンナイトライド／チタンシリ
サイド積層の厚さが薄いので、ドライエッチング時のマ
イクロローディング効果が低減され、寸法精度が向上す
ることなどの効果が得られる。特に、（２）のレジスト
層の厚さを薄くできる点に関しては、酸素またはフッ素
を含むエッチングガスを用いることによりチタンナイト
ライド層の残存部の表面に蒸気圧の低い酸化チタン又は
フッ化チタンを形成しつつポリシリコン層をパターニン
グするようにしたので、チタンナイトライド層の残存部
がエッチングマスクとしての機能を十分に果たすように
なったことが大きく寄与している。

【００８１】その上、薄いレジスト層とチタンナイドラ
イド／チタンシリサイド積層の残存部とをマスクとして
ポリシリコン層をパターニングし、その際にレジスト層
も除去するようにすると、レジスト層を除去するための
独立の工程が不要になる利点もある。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＭＯＳ型ＩＣの製
法におけるゲート絶縁膜形成工程を示す基板断面図であ
る。

【図２】図１の工程に続くポリＳｉ及びＴｉの堆積工
程を示す基板断面図である。

【図３】図２の工程に続くＴｉＮ／ＴｉＳｉ₂ 積層形
成のための熱処理工程を示す基板断面図である。

【図４】図３の工程に続くレジスト露光工程を示す基
板断面図である。

【図５】図４の工程に続くレジスト現像工程を示す基
板断面図である。

【図６】図５の工程に続くＴｉＮ／ＴｉＳｉ₂ 積層エ
ッチング工程を示す基板断面図である。

【図７】図６の工程に続くレジスト除去工程を示す基
板断面図である。

【図８】図７の工程に続くポリＳｉ層エッチング工程
を示す基板断面図である。

【図９】図８の工程に続くソース・ドレイン形成工程
を示す基板断面図である。

【図１０】図９の工程に続く層間絶縁膜形成工程を示
す基板断面図である。

【図１１】図１０の工程に続くレジストパターン形成
工程を示す基板断面図である。

【図１２】図１１の工程に続く接続孔形成工程を示す
基板断面図である。

【図１３】図１２の工程に続く配線材及び導電材の堆
積工程を示す基板断面図である。

【図１４】図１３の工程に続くレジストパターン形成
工程を示す基板断面図である。

【図１５】図１４の工程に続く配線パターニング工程
を示す基板断面図である。

【図１６】マイクロ波プラズマエッチャの一例を示す
断面図である。

【図１７】ＥＣＲプラズマエッチャの一例を示す断面
図である。

【図１８】マグネトロンＲＩＥ装置の一例を示す断面
図である。

【図１９】狭いスペースでエッチング速度が低下する
状況を示す基板断面図である。

【図２０】スペース幅とエッチング速度との関係を示
す基板断面図である。

【図２１】狭いスペースでエッチング速度が上昇する
状況を示す基板断面図である。

【図２２】スペース幅とエッチング速度との関係を示
す基板断面図である。

【図２３】密集配線層のエッチング状況を示す基板断
面図である。

【図２４】孤立配線層のエッチング状況を示す基板断
面図である。

【図２５】微細配線パターニングにおけるマスク材の
エッチング状況を示す断面図である。

【図２６】図２５の場合よりエッチングが進行した状
況を示す断面図である。

【図２７】ライン幅とレジスト膜減り量、対レジスト
選択比及びレジストテーパ角との関係を示すグラフであ
る。

【図２８】段差を有する基板上でのレジスト露光状況
を示す基板断面図である。

【図２９】図２８のレジスト現像状況を示す基板上面
図である。

【図３０】図２９のＸ−Ｘ’線に沿う断面図である。

【図３１】図２９のＹ−Ｙ’線に沿う断面図である。

【図３２】基板の反射率が場所によって異なる場合の
接続孔形成状況を示す基板断面図である。

【図３３】接続孔形成位置がずれた場合の配線形成状
況を示す基板断面図である。

【図３４】露光エネルギーと孔の直径との関係を示す
グラフである。

【図３５】染料入りレジスト層の形成工程を示す基板
断面図である。

【符号の説明】

３０：半導体基板、３２，３４Ａ，３４Ｂ，４８：絶縁
膜、３６：ポリＳｉ層、３８：Ｔｉ層、３８Ａ：ＴｉＮ
層、３８Ｂ：ＴｉＳｉ₂ 層、４０，５０，５６：レジス
ト層、４２Ａ，４２Ｂ：電極層、５２：配線材層、５
４：導電材層、５８Ｓ₁ ，５８Ｇ₁ ，５８Ｇ₂ ：配線
層、Ｔ_A ，Ｔ_B ：トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/3065 H01L 21/3205 H01L 21/3213

Claims

(57)【特許請求の範囲】

【請求項１】基板の表面を覆う絶縁膜の上にポリシリコ
ン層を形成した後、該ポリシリコン層の上にチタン層を
形成する工程と、前記ポリシリコン層及び前記チタン層に窒化性雰囲気中
で熱処理を施すことにより前記ポリシリコン層に重なる
チタンシリサイド層とこのチタンシリサイド層に重なる
チタンナイトライド層とを形成する工程と、フォトリソグラフィ処理により前記チタンナイトライド
層の上に所望のパターンを有するレジスト層を形成する
工程と、前記レジスト層をマスクとするドライエッチング処理に
より前記チタンナイトライド層及び前記チタンシリサイ
ド層の積層をパターニングして該積層の一部を残存させ
る工程と、前記レジスト層を除去した後、前記積層の残存部をマス
クとするドライエッチング処理により前記ポリシリコン
層をパターニングすることにより該ポリシリコン層の一
部を残存させる工程であって、前記積層の残存部をマス
クとするドライエッチング処理では酸素又はフッ素を含
むエッチングガスを用いることにより前記チタンナイト
ライド層の残存部の表面に酸化チタン又はフッ化チタン
を形成しつつ前記ポリシリコン層のパターニングを行な
うものとを含み、前記ポリシリコン層の残存部と前記チタンシリサイド層
の残存部と前記チタンナイトライド層の残存部との積層
を電極用又は配線用の導電層として用いる導電層形成
法。
【請求項２】基板の表面を覆う絶縁膜の上にポリシリコ
ン層を形成した後、該ポリシリコン層の上にチタン層を
形成する工程と、前記ポリシリコン層及び前記チタン層に窒化性雰囲気中
で熱処理を施すことにより前記ポリシリコン層に重なる
チタンシリサイド層とこのチタンシリサイド層に重なる
チタンナイトライド層とを形成する工程と、フォトリソグラフィ処理により前記チタンナイトライド
層の上に所望のパターンを有するレジスト層を形成する
工程であって、該レジスト層の厚さを前記チタンナイト
ライド層及び前記チタンシリサイド層の積層をパターニ
ングするには足りるが前記ポリシリコン層をパターニン
グするには足りない程度に設定するものと、前記レジスト層をマスクとするドライエッチング処理に
より前記積層をパターニングして該積層の一部を残存さ
せる工程と、前記レジスト層と前記積層の残存部とをマスクとするド
ライエッチング処理により前記ポリシリコン層をパター
ニングすることにより該ポリシリコン層の一部を残存さ
せると共に前記レジスト層を除去する工程であって、前
記レジスト層と前記積層の残存部とをマスクとするドラ
イエッチング処理では酸素又はフッ素を含むエッチング
ガスを用いることにより前記チタンナイトライド層の残
存部の表面に酸化チタン又はフッ化チタンを形成しつつ
前記ポリシリコン層のパターニングを行なうものとを含
み、前記ポリシリコン層の残存部と前記チタンシリサイド層
の残存部と前記チタンナイトライド層の残存部との積層
を電極用又は配線用の導電層として用いる導電層形成
法。