JPH0950986A - 接続孔の形成方法 - Google Patents
接続孔の形成方法Info
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Abstract
(57)【要約】
【課題】 ＳｉＮエッチング停止膜７を用いる自己整合
コンタクト・プロセスにおいて、選択比確保に必要なフ
ルオロカーボン（ＦＣ）系保護膜１１を後工程で十分に
除去し、コンタクト不良やゲート電極３と上層配線との
短絡を防止する。 【解決手段】 レジスト・パターン９をマスクとし、フ
ルオロカーボン系ガスを用いてＳｉＯｘ層間絶縁膜８を
ドライエッチングすると、ＳｉＮエッチング停止膜７の
表面にＦＣ系保護膜１１が堆積してエッチングの進行が
事実上停止する。そこで、Ｏ2 プラズマ処理を行ってＦ
Ｃ系保護膜１１を除去した後にＳｉＮエッチング停止膜
７の露出部を選択的にドライエッチングし、コンタクト
ホール１０を完成させる。ＦＣ系保護膜１１の除去と同
時にレジスト・パターン９の全体を除去しても良い。
コンタクト・プロセスにおいて、選択比確保に必要なフ
ルオロカーボン（ＦＣ）系保護膜１１を後工程で十分に
除去し、コンタクト不良やゲート電極３と上層配線との
短絡を防止する。 【解決手段】 レジスト・パターン９をマスクとし、フ
ルオロカーボン系ガスを用いてＳｉＯｘ層間絶縁膜８を
ドライエッチングすると、ＳｉＮエッチング停止膜７の
表面にＦＣ系保護膜１１が堆積してエッチングの進行が
事実上停止する。そこで、Ｏ2 プラズマ処理を行ってＦ
Ｃ系保護膜１１を除去した後にＳｉＮエッチング停止膜
７の露出部を選択的にドライエッチングし、コンタクト
ホール１０を完成させる。ＦＣ系保護膜１１の除去と同
時にレジスト・パターン９の全体を除去しても良い。
Description
【０００１】
【発明の属する技術分野】本発明は半導体製造等の微細
デバイス加工分野に適用される接続孔の形成方法に関
し、特にエッチング停止膜を用いる自己整合コンタクト
・プロセスにおいて、十分なエッチング選択比を容易に
確保する方法に関する。
デバイス加工分野に適用される接続孔の形成方法に関
し、特にエッチング停止膜を用いる自己整合コンタクト
・プロセスにおいて、十分なエッチング選択比を容易に
確保する方法に関する。
【０００２】
【従来の技術】０．３μｍ以降のデザイン・ルールが適
用される微細な半導体デバイスの製造プロセスでは、接
続孔の設計余裕を下層配線との位置合わせのバラつきを
考慮して決定すると、接続孔の設計寸法（＝ホール径＋
設計余裕）が大きくなり過ぎる問題が生じている。この
位置合わせのバラつきは、フォトリソグラフィで用いら
れる縮小投影露光装置のアライメント性能の不足に起因
するものである。しかもこのバラつきは、半導体プロセ
スに含まれる様々なスケーリング・ファクターの中でも
特にスケール・ダウンが困難な項目であり、解像度以上
に露光技術の限界を決定する要因であるとすら言われて
いる。
用される微細な半導体デバイスの製造プロセスでは、接
続孔の設計余裕を下層配線との位置合わせのバラつきを
考慮して決定すると、接続孔の設計寸法（＝ホール径＋
設計余裕）が大きくなり過ぎる問題が生じている。この
位置合わせのバラつきは、フォトリソグラフィで用いら
れる縮小投影露光装置のアライメント性能の不足に起因
するものである。しかもこのバラつきは、半導体プロセ
スに含まれる様々なスケーリング・ファクターの中でも
特にスケール・ダウンが困難な項目であり、解像度以上
に露光技術の限界を決定する要因であるとすら言われて
いる。
【０００３】このような背景から、位置合わせのための
設計余裕をフォトマスク上で不要にできる自己整合コン
タクト（ＳＡＣ）プロセスが関心を集めている。このプ
ロセスには色々な種類があるが、露光工程が増えないこ
とから最もよく検討されているのは、窒化シリコン（Ｓ
ｉＮ）膜をエッチング停止膜として用いる方法である。
設計余裕をフォトマスク上で不要にできる自己整合コン
タクト（ＳＡＣ）プロセスが関心を集めている。このプ
ロセスには色々な種類があるが、露光工程が増えないこ
とから最もよく検討されているのは、窒化シリコン（Ｓ
ｉＮ）膜をエッチング停止膜として用いる方法である。
【０００４】この方法について、図１１を参照しながら
説明する。
説明する。
【０００５】図１１は、ＳＲＡＭのメモリセルにおい
て、隣接するゲート電極（ワード線）の間で上層配線
（ビット線）を基板にコンタクトさせるためのコンタク
ト・ホールを途中まで開口した状態を示している。ここ
までの工程を説明すると、概略以下の通りである。ま
ず、予めウェル形成や素子分離を行ったシリコン基板８
１（Ｓｉ）の表面に、熱酸化により形成されたゲート酸
化膜８２（ＳｉＯ2 ）を介してゲート電極８３（ｐｏｌ
ｙＳｉ／ＷＳｉｘ）を形成する。これらゲート電極８３
は、いずれもその上面をオフセット酸化膜８４（ＳｉＯ
ｘ）、側面をサイドウォール８５（ＳｉＯｘ）にそれぞ
れ被覆されている。また、シリコン基板８１の表層部に
は、ＬＤＤ構造を有するソース／ドレイン領域８６を、
上記ゲート電極８３および上記サイドウォール８５に対
して自己整合的に形成する。
て、隣接するゲート電極（ワード線）の間で上層配線
（ビット線）を基板にコンタクトさせるためのコンタク
ト・ホールを途中まで開口した状態を示している。ここ
までの工程を説明すると、概略以下の通りである。ま
ず、予めウェル形成や素子分離を行ったシリコン基板８
１（Ｓｉ）の表面に、熱酸化により形成されたゲート酸
化膜８２（ＳｉＯ2 ）を介してゲート電極８３（ｐｏｌ
ｙＳｉ／ＷＳｉｘ）を形成する。これらゲート電極８３
は、いずれもその上面をオフセット酸化膜８４（ＳｉＯ
ｘ）、側面をサイドウォール８５（ＳｉＯｘ）にそれぞ
れ被覆されている。また、シリコン基板８１の表層部に
は、ＬＤＤ構造を有するソース／ドレイン領域８６を、
上記ゲート電極８３および上記サイドウォール８５に対
して自己整合的に形成する。
【０００６】かかる基体の全面にはＳｉＮエッチング停
止膜８７をコンフォーマルに形成した後、ＳｉＯｘ層間
絶縁膜８８を堆積させて表面を略平坦化する。さらに、
このＳｉＯｘ層間絶縁膜８８上でフォトリソグラフィを
行い、レジスト・パターン８９（ＰＲ）を形成する。こ
のレジスト・パターン８９の開口は、隣接するゲート電
極８３間の配線間スペースに比べて十分に大きい。
止膜８７をコンフォーマルに形成した後、ＳｉＯｘ層間
絶縁膜８８を堆積させて表面を略平坦化する。さらに、
このＳｉＯｘ層間絶縁膜８８上でフォトリソグラフィを
行い、レジスト・パターン８９（ＰＲ）を形成する。こ
のレジスト・パターン８９の開口は、隣接するゲート電
極８３間の配線間スペースに比べて十分に大きい。
【０００７】次に、上記レジスト・パターン８９をマス
クとし、ＳｉＮエッチング停止膜８７に対して十分に大
きな選択比を確保できる条件でＳｉＯｘ層間絶縁膜８８
をドライエッチングする。ただし、ＳｉＮ膜とＳｉＯｘ
膜のエッチング特性を比較すると、両者は各々の結晶格
子を構成する化学結合のエネルギーが近接しており、エ
ッチング種も基本的に共通であり、しかも下地のＳｉＮ
膜の方がＦ* （フッ素ラジカル）によるエッチング速度
がやや速い。このため、ＳｉＮ膜上におけるＳｉＯｘ膜
の高選択エッチングは従来より極めて難度の高いものと
されてきた。しかし近年、ＥＣＲプラズマ，誘導結合プ
ラズマ（ＩＣＰ），ヘリコン波プラズマといった、イオ
ン電流密度５ｍＡ／ｃｍ2 以上を達成可能ないわゆる高
密度プラズマ源が種々提案されるに至り、上記のドライ
エッチングにはフルオロカーボン系ガスのプラズマを用
い、このとき生成するフルオロカーボン（ＦＣ）系ポリ
マーを下地表面に堆積させてＦＣ系保護膜９１を形成す
ることにより選択比を確保する方法が主流となってきて
いる。ＦＣ系保護膜の堆積によるエッチング速度の低下
は、高密度プラズマ中でエッチング種を大量生成させる
ことによりカバーするという発想である。
クとし、ＳｉＮエッチング停止膜８７に対して十分に大
きな選択比を確保できる条件でＳｉＯｘ層間絶縁膜８８
をドライエッチングする。ただし、ＳｉＮ膜とＳｉＯｘ
膜のエッチング特性を比較すると、両者は各々の結晶格
子を構成する化学結合のエネルギーが近接しており、エ
ッチング種も基本的に共通であり、しかも下地のＳｉＮ
膜の方がＦ* （フッ素ラジカル）によるエッチング速度
がやや速い。このため、ＳｉＮ膜上におけるＳｉＯｘ膜
の高選択エッチングは従来より極めて難度の高いものと
されてきた。しかし近年、ＥＣＲプラズマ，誘導結合プ
ラズマ（ＩＣＰ），ヘリコン波プラズマといった、イオ
ン電流密度５ｍＡ／ｃｍ2 以上を達成可能ないわゆる高
密度プラズマ源が種々提案されるに至り、上記のドライ
エッチングにはフルオロカーボン系ガスのプラズマを用
い、このとき生成するフルオロカーボン（ＦＣ）系ポリ
マーを下地表面に堆積させてＦＣ系保護膜９１を形成す
ることにより選択比を確保する方法が主流となってきて
いる。ＦＣ系保護膜の堆積によるエッチング速度の低下
は、高密度プラズマ中でエッチング種を大量生成させる
ことによりカバーするという発想である。
【０００８】このときのエッチング選択比が十分に大き
ければ、ＳｉＯｘ層間絶縁膜８８のエッチングはＳｉＮ
エッチング停止膜８７に達した時点でその速度を急激に
低下させるので、オフセット酸化膜８４やサイドウォー
ル８５の侵食が防止される。図１１は、ここまでのプロ
セスを終了した状態を示している。この後、ＳｉＮ用の
エッチング条件に切り替えてＳｉＮエッチング停止膜８
７を選択的にエッチングすれば、コンタクトホール９０
を完成することができる。
ければ、ＳｉＯｘ層間絶縁膜８８のエッチングはＳｉＮ
エッチング停止膜８７に達した時点でその速度を急激に
低下させるので、オフセット酸化膜８４やサイドウォー
ル８５の侵食が防止される。図１１は、ここまでのプロ
セスを終了した状態を示している。この後、ＳｉＮ用の
エッチング条件に切り替えてＳｉＮエッチング停止膜８
７を選択的にエッチングすれば、コンタクトホール９０
を完成することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
ようにＳｉＯｘ層間絶縁膜８８のドライエッチングが首
尾良く行えたとしても、続くＳｉＮエッチング停止膜８
７のドライエッチングを良好に行うことは実際にはかな
り難しく、図１２に示されるように、コンタクトホール
９０の底面にエッチング残渣８７ｒが残存する場合が多
い。これは、ＳｉＮエッチング停止膜８７の表面に堆積
したＦＣ系保護膜９１が、そのエッチング耐性ゆえに不
均一なエッチング・マスクとして機能するためである。
かかる絶縁性のエッチング残渣８７ｒは、実効的なコン
タクト面積を縮小させ、コンタクト抵抗の上昇あるいは
コンタクト不良の原因となるため、上層配線の形成前に
除去しておかねばならない。
ようにＳｉＯｘ層間絶縁膜８８のドライエッチングが首
尾良く行えたとしても、続くＳｉＮエッチング停止膜８
７のドライエッチングを良好に行うことは実際にはかな
り難しく、図１２に示されるように、コンタクトホール
９０の底面にエッチング残渣８７ｒが残存する場合が多
い。これは、ＳｉＮエッチング停止膜８７の表面に堆積
したＦＣ系保護膜９１が、そのエッチング耐性ゆえに不
均一なエッチング・マスクとして機能するためである。
かかる絶縁性のエッチング残渣８７ｒは、実効的なコン
タクト面積を縮小させ、コンタクト抵抗の上昇あるいは
コンタクト不良の原因となるため、上層配線の形成前に
除去しておかねばならない。
【００１０】この問題への対策としては、ＳｉＮエッチ
ング停止膜８７のドライエッチングにイオン・スパッタ
作用を強めた条件を採用することによりＦＣ系保護膜９
１を物理的に除去したり、あるいは過剰なオーバーエッ
チングを行ってエッチング残渣８７ｒを除去することが
考えられる。しかし、このような対策を講ずると、図１
３に示されるようにオフセットＳｉＯｘ膜８４やサイド
ウォール８５が侵食され、コンタクトホール９０の内部
にゲート電極８３が一部露出する虞れが大きい。この状
態のままコンタクトホール９０を上層配線９２（Ａｌ）
で被覆すると、図１４に示されるように上層配線９２と
ゲート電極８３とが短絡してしまう。
ング停止膜８７のドライエッチングにイオン・スパッタ
作用を強めた条件を採用することによりＦＣ系保護膜９
１を物理的に除去したり、あるいは過剰なオーバーエッ
チングを行ってエッチング残渣８７ｒを除去することが
考えられる。しかし、このような対策を講ずると、図１
３に示されるようにオフセットＳｉＯｘ膜８４やサイド
ウォール８５が侵食され、コンタクトホール９０の内部
にゲート電極８３が一部露出する虞れが大きい。この状
態のままコンタクトホール９０を上層配線９２（Ａｌ）
で被覆すると、図１４に示されるように上層配線９２と
ゲート電極８３とが短絡してしまう。
【００１１】このように、ＳｉＮ系材料膜をエッチング
停止膜として用いる従来のＳＡＣプロセスでは、対Ｓｉ
Ｎ高選択化を図る上で必要なエッチング耐性の高いＦＣ
系保護膜を後工程において十分に除去し得ないことが、
プロセスの信頼性を損なう原因となっている。そこで本
発明はこの問題を解決し、信頼性の高いＳＡＣプロセス
を実現できる接続孔の形成方法を提供することを目的と
する。
停止膜として用いる従来のＳＡＣプロセスでは、対Ｓｉ
Ｎ高選択化を図る上で必要なエッチング耐性の高いＦＣ
系保護膜を後工程において十分に除去し得ないことが、
プロセスの信頼性を損なう原因となっている。そこで本
発明はこの問題を解決し、信頼性の高いＳＡＣプロセス
を実現できる接続孔の形成方法を提供することを目的と
する。
【００１２】
【課題を解決するための手段】本発明の接続孔の形成方
法は、上述の目的を達成するために提案されるものであ
り、基板上にＳｉＮ系材料からなるエッチング停止膜
（以下、ＳｉＮエッチング停止膜と称する。）とＳｉＯ
ｘ系材料からなる層間絶縁膜（以下、ＳｉＯｘ層間絶縁
膜と称する。）がこの順に積層されてなる積層系に有機
膜パターンをマスクとして接続孔を開口するに際し、該
ＳｉＯｘ層間絶縁膜のエッチングに伴って生成し、Ｓｉ
Ｎエッチング停止膜の露出面に堆積したカーボン系保護
膜を、酸素系化学種の関与するエッチング反応系を用い
て、続くＳｉＮエッチング停止膜のエッチング前または
そのエッチングと同時に除去するものである。上記の積
層系は、典型的にはＳＡＣプロセスに用いられる。
法は、上述の目的を達成するために提案されるものであ
り、基板上にＳｉＮ系材料からなるエッチング停止膜
（以下、ＳｉＮエッチング停止膜と称する。）とＳｉＯ
ｘ系材料からなる層間絶縁膜（以下、ＳｉＯｘ層間絶縁
膜と称する。）がこの順に積層されてなる積層系に有機
膜パターンをマスクとして接続孔を開口するに際し、該
ＳｉＯｘ層間絶縁膜のエッチングに伴って生成し、Ｓｉ
Ｎエッチング停止膜の露出面に堆積したカーボン系保護
膜を、酸素系化学種の関与するエッチング反応系を用い
て、続くＳｉＮエッチング停止膜のエッチング前または
そのエッチングと同時に除去するものである。上記の積
層系は、典型的にはＳＡＣプロセスに用いられる。
【００１３】ここで、ＳｉＯｘ層間絶縁膜のドライエッ
チング、カーボン系保護膜の除去、およびＳｉＮエッチ
ング停止膜のエッチングの３工程をすべてプラズマ・プ
ロセスとして行う場合には、これら３工程のうち少なく
とも連続する２工程を同一のプラズマ・チャンバ内に前
記基板を保持したままで行えば、スループット向上およ
びパーティクル管理の観点から非常に有利である。特
に、プラズマ・チャンバ内で基板（ウェハ）を単極式静
電チャックを備えた基板ステージ（ウェハ・ステージ）
上に載置した状態で上記エッチングを行う場合には、カ
ーボン系保護膜の除去を該単極式静電チャックの残留電
荷を除去するためのプラズマ放電を兼ねて行うことがで
きる。また、ＳｉＯｘ層間絶縁膜のドライエッチング、
およびカーボン系保護膜とＳｉＮエッチング停止膜との
同時エッチング除去の２工程をいずれもプラズマ・プロ
セスとして行う場合にも、これら２工程を同一のプラズ
マ・チャンバ内で行うことが可能である。
チング、カーボン系保護膜の除去、およびＳｉＮエッチ
ング停止膜のエッチングの３工程をすべてプラズマ・プ
ロセスとして行う場合には、これら３工程のうち少なく
とも連続する２工程を同一のプラズマ・チャンバ内に前
記基板を保持したままで行えば、スループット向上およ
びパーティクル管理の観点から非常に有利である。特
に、プラズマ・チャンバ内で基板（ウェハ）を単極式静
電チャックを備えた基板ステージ（ウェハ・ステージ）
上に載置した状態で上記エッチングを行う場合には、カ
ーボン系保護膜の除去を該単極式静電チャックの残留電
荷を除去するためのプラズマ放電を兼ねて行うことがで
きる。また、ＳｉＯｘ層間絶縁膜のドライエッチング、
およびカーボン系保護膜とＳｉＮエッチング停止膜との
同時エッチング除去の２工程をいずれもプラズマ・プロ
セスとして行う場合にも、これら２工程を同一のプラズ
マ・チャンバ内で行うことが可能である。
【００１４】
【発明の実施の形態】本発明は、カーボン系保護膜の除
去を、酸素系化学種を活性種の主体とするプラズマを用
いて行う点を大きな特色としている。このカーボン系保
護膜は、ＳｉＯｘ層間絶縁膜のドライエッチングに典型
的に用いられるフルオロカーボン系化合物あるいはフル
オロハイドロカーボン系化合物の放電分解生成物である
化学種が重合して生成するものである。したがって、こ
のカーボン系保護膜は実質的にはフルオロカーボン（Ｆ
Ｃ）系ポリマーである。このため、カーボン系保護膜の
除去は、酸素系化学種、特にＯ* （酸素ラジカル）を活
性種の主体とするプラズマを用いることで可能となる。
このことは、レジスト・パターンに代表される有機膜パ
ターンの除去がＯ2 プラズマ・アッシングにより行われ
ることからも妥当である。あるいは、ＦＣ系保護膜の除
去過程にレジスト・アッシングの機能を持たせることも
可能である。上記プラズマは、少なくともＯ2 を含むガ
スを放電させることにより励起することができる。上記
カーボン系保護膜をＳｉＮエッチング停止膜と同時に除
去する場合には、該ＳｉＮエッチング停止膜のエッチン
グ種も必要であるが、この場合のプラズマは、少なくと
もフルオロカーボン系化合物とＯ2 とを含むガスを放電
させて励起することができる。
去を、酸素系化学種を活性種の主体とするプラズマを用
いて行う点を大きな特色としている。このカーボン系保
護膜は、ＳｉＯｘ層間絶縁膜のドライエッチングに典型
的に用いられるフルオロカーボン系化合物あるいはフル
オロハイドロカーボン系化合物の放電分解生成物である
化学種が重合して生成するものである。したがって、こ
のカーボン系保護膜は実質的にはフルオロカーボン（Ｆ
Ｃ）系ポリマーである。このため、カーボン系保護膜の
除去は、酸素系化学種、特にＯ* （酸素ラジカル）を活
性種の主体とするプラズマを用いることで可能となる。
このことは、レジスト・パターンに代表される有機膜パ
ターンの除去がＯ2 プラズマ・アッシングにより行われ
ることからも妥当である。あるいは、ＦＣ系保護膜の除
去過程にレジスト・アッシングの機能を持たせることも
可能である。上記プラズマは、少なくともＯ2 を含むガ
スを放電させることにより励起することができる。上記
カーボン系保護膜をＳｉＮエッチング停止膜と同時に除
去する場合には、該ＳｉＮエッチング停止膜のエッチン
グ種も必要であるが、この場合のプラズマは、少なくと
もフルオロカーボン系化合物とＯ2 とを含むガスを放電
させて励起することができる。
【００１５】ところで、本発明におけるカーボン系保護
膜の除去はアッシャーを用いてももちろん可能である
が、この場合にはＳｉＯｘ層間絶縁膜のエッチングを行
ったエッチャーからウェハＷを一旦搬出し、次にアッシ
ャーに搬入し、アッシング終了後にこれを搬出し、さら
にＳｉＮエッチング停止膜をエッチングするためのエッ
チャーに搬入する、といった煩雑な手順を踏むことにな
る。ただしこのことは、ウェハＷのパーティクル汚染の
機会を増大させるのみならず、真空度の高いプラズマ・
チャンバを使用する場合にはチャンバの真空引きの負担
を増大させ、スループットを大幅に損なう虞れがある。
膜の除去はアッシャーを用いてももちろん可能である
が、この場合にはＳｉＯｘ層間絶縁膜のエッチングを行
ったエッチャーからウェハＷを一旦搬出し、次にアッシ
ャーに搬入し、アッシング終了後にこれを搬出し、さら
にＳｉＮエッチング停止膜をエッチングするためのエッ
チャーに搬入する、といった煩雑な手順を踏むことにな
る。ただしこのことは、ウェハＷのパーティクル汚染の
機会を増大させるのみならず、真空度の高いプラズマ・
チャンバを使用する場合にはチャンバの真空引きの負担
を増大させ、スループットを大幅に損なう虞れがある。
【００１６】この問題に対する有効な解決策のひとつと
して、高密度プラズマ装置を用いた連続処理を挙げるこ
とができる。すなわち、ＳｉＯｘ層間絶縁膜のドライエ
ッチング、カーボン系保護膜の除去、ＳｉＮエッチング
停止のエッチング、あるいはカーボン系保護膜とＳｉＮ
エッチング停止膜の同時除去のうち、連続する任意の２
工程、あるいは３工程をひとつのプラズマ・チャンバ内
で済ませることである。以下、かかる高密度プラズマ装
置の具体的な構成例として、有磁場マイクロ波プラズマ
・エッチャー、誘導結合プラズマ（ＩＣＰ）エッチャ
ー、ヘリコン波プラズマ・エッチャーについてそれぞれ
図面を参照しながら説明する。
して、高密度プラズマ装置を用いた連続処理を挙げるこ
とができる。すなわち、ＳｉＯｘ層間絶縁膜のドライエ
ッチング、カーボン系保護膜の除去、ＳｉＮエッチング
停止のエッチング、あるいはカーボン系保護膜とＳｉＮ
エッチング停止膜の同時除去のうち、連続する任意の２
工程、あるいは３工程をひとつのプラズマ・チャンバ内
で済ませることである。以下、かかる高密度プラズマ装
置の具体的な構成例として、有磁場マイクロ波プラズマ
・エッチャー、誘導結合プラズマ（ＩＣＰ）エッチャ
ー、ヘリコン波プラズマ・エッチャーについてそれぞれ
図面を参照しながら説明する。
【００１７】図８は、有磁場マイクロ波プラズマ・エッ
チャーの概略断面図である。この装置の基本的な構成要
素は、２．４５ＧＨｚのマイクロ波を発生するマグネト
ロン２１、マイクロ波を導く矩形導波管２２および円形
導波管２３、上記マイクロ波を利用してＥＣＲ（電子サ
イクロトロン共鳴）放電により内部にＥＣＲプラズマＰ
E を生成させるための石英製のベルジャ２４、上記円形
導波管２３と上記ベルジャ２４を周回するように配設さ
れ８．７５×１０-2Ｔ（８７５Ｇ）の磁場強度を達成で
きるソレノイド・コイル２５、上記ベルジャ２４に接続
され、排気孔３４を通じて矢印Ａ方向に高真空排気され
る試料室２６、上記ベルジャ２４へ処理に必要なガスを
それぞれ矢印Ｂ1 ，Ｂ2 方向から供給するガス導入管２
７、ウェハＷを載置するためのウェハ・ステージ２９、
ウェハＷをウェハ・ステージ２９へ固定するためのウェ
ハ・クランプ２８、ウェハ・ステージ２９に埋設されウ
ェハＷをクーロン力によりその表面に密着させるための
静電チャック３０、同じくウェハ・ステージ２９に埋設
され、図示されないチラー等の冷却設備から供給される
冷媒を矢印Ｃ1 ，Ｃ2 方向に循環させてウェハＷを所定
の温度に冷却するための冷却配管３１、上記ウェハ・ス
テージ２９にＲＦバイアスを印加するため、マッチング
・ネットワーク３２を介して接続されるＲＦ電源３３等
である。
チャーの概略断面図である。この装置の基本的な構成要
素は、２．４５ＧＨｚのマイクロ波を発生するマグネト
ロン２１、マイクロ波を導く矩形導波管２２および円形
導波管２３、上記マイクロ波を利用してＥＣＲ（電子サ
イクロトロン共鳴）放電により内部にＥＣＲプラズマＰ
E を生成させるための石英製のベルジャ２４、上記円形
導波管２３と上記ベルジャ２４を周回するように配設さ
れ８．７５×１０-2Ｔ（８７５Ｇ）の磁場強度を達成で
きるソレノイド・コイル２５、上記ベルジャ２４に接続
され、排気孔３４を通じて矢印Ａ方向に高真空排気され
る試料室２６、上記ベルジャ２４へ処理に必要なガスを
それぞれ矢印Ｂ1 ，Ｂ2 方向から供給するガス導入管２
７、ウェハＷを載置するためのウェハ・ステージ２９、
ウェハＷをウェハ・ステージ２９へ固定するためのウェ
ハ・クランプ２８、ウェハ・ステージ２９に埋設されウ
ェハＷをクーロン力によりその表面に密着させるための
静電チャック３０、同じくウェハ・ステージ２９に埋設
され、図示されないチラー等の冷却設備から供給される
冷媒を矢印Ｃ1 ，Ｃ2 方向に循環させてウェハＷを所定
の温度に冷却するための冷却配管３１、上記ウェハ・ス
テージ２９にＲＦバイアスを印加するため、マッチング
・ネットワーク３２を介して接続されるＲＦ電源３３等
である。
【００１８】図９は誘導結合プラズマ（ＩＣＰ）の概略
断面図である。この装置のプロセス・チャンバ４２の壁
面の大部分はステンレス鋼で構成されているが、軸方向
の一部は石英からなるシリンダ４４とされており、この
外周側にマルチターン・アンテナ４５が巻回されてい
る。また、上部電極として機能する上蓋４１は、ポリシ
リコンまたは単結晶シリコンにより構成されている。上
記マルチターン・アンテナ４５には、インピーダンス整
合用の第１のマッチング・ネットワーク（Ｍ／Ｎ）４６
を介してプラズマ励起用ＲＦ電源４７が接続されてい
る。このプラズマ励起用ＲＦ電源４７の周波数は、たと
えば２ＭＨｚである。
断面図である。この装置のプロセス・チャンバ４２の壁
面の大部分はステンレス鋼で構成されているが、軸方向
の一部は石英からなるシリンダ４４とされており、この
外周側にマルチターン・アンテナ４５が巻回されてい
る。また、上部電極として機能する上蓋４１は、ポリシ
リコンまたは単結晶シリコンにより構成されている。上
記マルチターン・アンテナ４５には、インピーダンス整
合用の第１のマッチング・ネットワーク（Ｍ／Ｎ）４６
を介してプラズマ励起用ＲＦ電源４７が接続されてい
る。このプラズマ励起用ＲＦ電源４７の周波数は、たと
えば２ＭＨｚである。
【００１９】上記プロセス・チャンバ４２の内部は、図
示されない排気系統により排気孔４３を通じて矢印Ｄ方
向に高真空排気されており、また適当な部位（図９では
底面）に開口されるガス供給管４９より矢印Ｅ方向にド
ライエッチングに必要なガスの供給を受けるようになさ
れている。
示されない排気系統により排気孔４３を通じて矢印Ｄ方
向に高真空排気されており、また適当な部位（図９では
底面）に開口されるガス供給管４９より矢印Ｅ方向にド
ライエッチングに必要なガスの供給を受けるようになさ
れている。
【００２０】プロセス・チャンバ４２はまた、その壁面
から電気的に絶縁された導電性のウェハ・ステージ５１
を収容しており、この上に被処理基板としてたとえばウ
ェハＷを載置し、これをウェハ・クランプ５０で固定し
て所定のドライエッチングを行うようになされている。
このウェハ・ステージ５１には、誘導結合プラズマＰI
中から入射するイオンのエネルギーを制御するためにウ
ェハＷに基板バイアスを印加するバイアス印加用ＲＦ電
源５５が、第２のマッチング・ネットワーク（Ｍ／Ｎ）
５４を介して接続されている。ここで、バイアス印加用
ＲＦ電源５５の周波数は、１．８ＭＨｚである。また、
上記ウェハ・ステージ５１の内部には、冷媒を矢印Ｆ
1 ，Ｆ2 方向に循環させるための冷却配管５３が埋設さ
れ、さらに該冷媒によるウェハＷの冷却効率を高める目
的で該ウェハＷをウェハ・ステージ５１に密着保持させ
るための静電チャック５２が配されている。
から電気的に絶縁された導電性のウェハ・ステージ５１
を収容しており、この上に被処理基板としてたとえばウ
ェハＷを載置し、これをウェハ・クランプ５０で固定し
て所定のドライエッチングを行うようになされている。
このウェハ・ステージ５１には、誘導結合プラズマＰI
中から入射するイオンのエネルギーを制御するためにウ
ェハＷに基板バイアスを印加するバイアス印加用ＲＦ電
源５５が、第２のマッチング・ネットワーク（Ｍ／Ｎ）
５４を介して接続されている。ここで、バイアス印加用
ＲＦ電源５５の周波数は、１．８ＭＨｚである。また、
上記ウェハ・ステージ５１の内部には、冷媒を矢印Ｆ
1 ，Ｆ2 方向に循環させるための冷却配管５３が埋設さ
れ、さらに該冷媒によるウェハＷの冷却効率を高める目
的で該ウェハＷをウェハ・ステージ５１に密着保持させ
るための静電チャック５２が配されている。
【００２１】さらに図１０は、ヘリコン波プラズマ・エ
ッチャーの概略断面図である。このエッチャーのプラズ
マ生成部は、内部にヘリコン波プラズマＰH を生成させ
るためのベルジャ６１、このベルジャ６１を周回し、Ｒ
Ｆパワーをプラズマへカップリングさせるためのアンテ
ナ６２、上記ベルジャ６１を周回するごとく設けられ、
該ベルジャ６１の軸方向に沿った磁界を生成させるソレ
ノイド・コイル６３を主な構成要素とする。
ッチャーの概略断面図である。このエッチャーのプラズ
マ生成部は、内部にヘリコン波プラズマＰH を生成させ
るためのベルジャ６１、このベルジャ６１を周回し、Ｒ
Ｆパワーをプラズマへカップリングさせるためのアンテ
ナ６２、上記ベルジャ６１を周回するごとく設けられ、
該ベルジャ６１の軸方向に沿った磁界を生成させるソレ
ノイド・コイル６３を主な構成要素とする。
【００２２】上記ベルジャ４１は非導電性の材料、たと
えば石英より構成される。また、上記ソレノイド・コイ
ル６３は、主としてヘリコン波の伝搬に寄与する内周側
ソレノイド・コイル６３ａと、主としてヘリコン波プラ
ズマＰH の輸送に寄与する外周側ソレノイド・コイル６
３ｂから構成されている。上記アンテナ６２にはプラズ
マ励起用ＲＦ電源７６からインピーダンス整合用の第１
のマッチング・ネットワーク（Ｍ／Ｎ）７５を介してＲ
Ｆパワーが印加される。ここでは、上記プラズマ励起用
ＲＦ電源７６の周波数を１３．５６ＭＨｚとした。この
とき、上記アンテナ６２が図１０に示されるようなｍ＝
０モード励起用のダブルループ型アンテナであれば、上
下２個のループ間の距離は所望のヘリコン波の波数に応
じて最適化されており、またこれらのループには互いに
逆周り方向の電流が流れる。ただし、上記アンテナ６２
の形式はダブルループ型に限られるものではなく、たと
えばｍ＝１モード励起用のハーフターン型としても良
い。
えば石英より構成される。また、上記ソレノイド・コイ
ル６３は、主としてヘリコン波の伝搬に寄与する内周側
ソレノイド・コイル６３ａと、主としてヘリコン波プラ
ズマＰH の輸送に寄与する外周側ソレノイド・コイル６
３ｂから構成されている。上記アンテナ６２にはプラズ
マ励起用ＲＦ電源７６からインピーダンス整合用の第１
のマッチング・ネットワーク（Ｍ／Ｎ）７５を介してＲ
Ｆパワーが印加される。ここでは、上記プラズマ励起用
ＲＦ電源７６の周波数を１３．５６ＭＨｚとした。この
とき、上記アンテナ６２が図１０に示されるようなｍ＝
０モード励起用のダブルループ型アンテナであれば、上
下２個のループ間の距離は所望のヘリコン波の波数に応
じて最適化されており、またこれらのループには互いに
逆周り方向の電流が流れる。ただし、上記アンテナ６２
の形式はダブルループ型に限られるものではなく、たと
えばｍ＝１モード励起用のハーフターン型としても良
い。
【００２３】上記ベルジャ６１は試料室６４に接続さ
れ、上記ソレノイド・コイル６３が形成する発散磁界に
沿って該試料室６４の内部へヘリコン波プラズマＰH を
引き出すようになされている。試料室６４の側壁面およ
び底面は、ステンレス鋼等の導電性材料を用いて構成さ
れている。その内部は、図示されない排気系統により排
気孔６６を通じて矢印Ｇ方向に高真空排気されており、
天井部に開口されるガス供給管６５より矢印Ｈ方向にド
ライエッチングに必要なガスの供給を受け、さらにその
側壁面においてゲート・バルブ７４を介し、たとえば図
示されないロード・ロック室に接続されている。
れ、上記ソレノイド・コイル６３が形成する発散磁界に
沿って該試料室６４の内部へヘリコン波プラズマＰH を
引き出すようになされている。試料室６４の側壁面およ
び底面は、ステンレス鋼等の導電性材料を用いて構成さ
れている。その内部は、図示されない排気系統により排
気孔６６を通じて矢印Ｇ方向に高真空排気されており、
天井部に開口されるガス供給管６５より矢印Ｈ方向にド
ライエッチングに必要なガスの供給を受け、さらにその
側壁面においてゲート・バルブ７４を介し、たとえば図
示されないロード・ロック室に接続されている。
【００２４】上記試料室６４の内部には、その壁面から
電気的に絶縁された導電性のウェハ・ステージ６９が収
容され、この上にウェハＷを載置し、これをウェハ・ク
ランプ６８で固定して所定のドライエッチングを行うよ
うになされている。上記ウェハ・ステージ６９には、プ
ロセス中のウェハＷを所望の温度に維持するために、図
示されないチラーから冷媒の供給を受け、これを矢印Ｉ
1 ，Ｉ2 方向に循環させるための冷却配管７１が埋設さ
れている。また、この冷媒によるウェハＷの冷却効率を
高める目的で、該ウェハＷをウェハ・ステージ６９に密
着保持させるための静電チャック７０が配されている。
さらに上記ウェハ・ステージ６９には、プラズマ中から
入射するイオンのエネルギーを制御するためにウェハＷ
に基板バイアスを印加するバイアス印加用ＲＦ電源７３
が、第２のマッチング・ネットワーク（Ｍ／Ｎ）７２を
介して接続されている。上記バイアス印加用ＲＦ電源７
２の周波数は、たとえば４００ｋＨｚである。
電気的に絶縁された導電性のウェハ・ステージ６９が収
容され、この上にウェハＷを載置し、これをウェハ・ク
ランプ６８で固定して所定のドライエッチングを行うよ
うになされている。上記ウェハ・ステージ６９には、プ
ロセス中のウェハＷを所望の温度に維持するために、図
示されないチラーから冷媒の供給を受け、これを矢印Ｉ
1 ，Ｉ2 方向に循環させるための冷却配管７１が埋設さ
れている。また、この冷媒によるウェハＷの冷却効率を
高める目的で、該ウェハＷをウェハ・ステージ６９に密
着保持させるための静電チャック７０が配されている。
さらに上記ウェハ・ステージ６９には、プラズマ中から
入射するイオンのエネルギーを制御するためにウェハＷ
に基板バイアスを印加するバイアス印加用ＲＦ電源７３
が、第２のマッチング・ネットワーク（Ｍ／Ｎ）７２を
介して接続されている。上記バイアス印加用ＲＦ電源７
２の周波数は、たとえば４００ｋＨｚである。
【００２５】さらに、上記試料室６４の外部には、上記
ウェハ・ステージ６９近傍における発散磁界を収束させ
るために、補助磁界生成手段としてマルチカスプ磁場を
生成可能な永久磁石６７が配設されている。
ウェハ・ステージ６９近傍における発散磁界を収束させ
るために、補助磁界生成手段としてマルチカスプ磁場を
生成可能な永久磁石６７が配設されている。
【００２６】以上、３種類のエッチャーについて概略を
説明したが、これらの装置において連続処理を行う際
は、供給するガスの種類，マイクロ波電力やＲＦ電力等
のソース・パワー，ＲＦバイアス・パワー等のエッチン
グ条件を逐次切り替えれば良い。
説明したが、これらの装置において連続処理を行う際
は、供給するガスの種類，マイクロ波電力やＲＦ電力等
のソース・パワー，ＲＦバイアス・パワー等のエッチン
グ条件を逐次切り替えれば良い。
【００２７】なお本発明は、ＳＡＣプロセスに適用する
ことが極めて好適である。すなわち、前記基板上には予
め、上面および側面がそれぞれＳｉＯｘ系材料からなる
オフセット絶縁膜とサイドウォール絶縁膜とに被覆され
た電極パターンが形成され、前記接続孔は底面の一部が
少なくとも該サイドウォール絶縁膜上にかかるごとく開
口されるようなプロセスにおいて、上記オフセット絶縁
膜とサイドウォール絶縁膜はＳｉＮエッチング停止膜に
より侵食から保護される。しかも、保護の役目を果たし
終えたＳｉＮエッチング停止膜そのものは残渣を生ずる
ことなくきれいに除去される。したがって、本発明によ
れば完成した接続孔に埋め込まれる上部電極と上記の電
極パターンとの間の絶縁膜の耐圧不良を招くことなく、
良好なコンタクトを達成することが可能となる。
ことが極めて好適である。すなわち、前記基板上には予
め、上面および側面がそれぞれＳｉＯｘ系材料からなる
オフセット絶縁膜とサイドウォール絶縁膜とに被覆され
た電極パターンが形成され、前記接続孔は底面の一部が
少なくとも該サイドウォール絶縁膜上にかかるごとく開
口されるようなプロセスにおいて、上記オフセット絶縁
膜とサイドウォール絶縁膜はＳｉＮエッチング停止膜に
より侵食から保護される。しかも、保護の役目を果たし
終えたＳｉＮエッチング停止膜そのものは残渣を生ずる
ことなくきれいに除去される。したがって、本発明によ
れば完成した接続孔に埋め込まれる上部電極と上記の電
極パターンとの間の絶縁膜の耐圧不良を招くことなく、
良好なコンタクトを達成することが可能となる。
【００２８】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００２９】実施例１ 本実施例は、２本のワード線の間でＳＲＡＭのビット線
引出し電極を基板にコンタクトさせるＳＡＣプロセスに
関するものであり、ＳｉＯｘ層間絶縁膜を有磁場マイク
ロ波プラズマ・エッチャーでドライエッチングした後、
ＳｉＮエッチング停止膜の露出面に堆積したＦＣ系保護
膜をアッシャーで除去し、さらに別の有磁場マイクロ波
プラズマ・エッチャーを用いてＳｉＮエッチング停止膜
をドライエッチングする例である。このプロセスを、図
１ないし図５を参照しながら説明する。
引出し電極を基板にコンタクトさせるＳＡＣプロセスに
関するものであり、ＳｉＯｘ層間絶縁膜を有磁場マイク
ロ波プラズマ・エッチャーでドライエッチングした後、
ＳｉＮエッチング停止膜の露出面に堆積したＦＣ系保護
膜をアッシャーで除去し、さらに別の有磁場マイクロ波
プラズマ・エッチャーを用いてＳｉＮエッチング停止膜
をドライエッチングする例である。このプロセスを、図
１ないし図５を参照しながら説明する。
【００３０】まず、予めウェル形成や素子分離を行った
Ｓｉ基板１の表面をたとえばパイロジェニック酸化法で
熱酸化することにより、厚さ約８ｎｍのゲート酸化膜２
（ＳｉＯ2 ）を形成した。続いて、たとえば減圧ＣＶＤ
法により厚さ約１４０ｎｍのタングステン・ポリサイド
膜と厚さ約５０ｎｍのＳｉＯｘ膜とを順次成膜し、これ
らの膜を共通のレジスト・マスクを介してドライエッチ
ングすることにより、ゲート電極３（ｐｏｌｙＳｉ／Ｗ
Ｓｉｘ）とオフセット酸化膜４からなる積層パターンを
形成した。ここで、上記ゲート電極３は、下層側から順
に厚さ約７０ｎｍのｎ+ 型ポリシリコン膜（ｐｏｌｙＳ
ｉ）と、厚さ約７０ｎｍのタングステン・シリサイド膜
（ＷＳｉx ）との積層構造を有する。また、ゲート電極
３の線幅および配線間スペースは、共に約０．２５μｍ
とした。
Ｓｉ基板１の表面をたとえばパイロジェニック酸化法で
熱酸化することにより、厚さ約８ｎｍのゲート酸化膜２
（ＳｉＯ2 ）を形成した。続いて、たとえば減圧ＣＶＤ
法により厚さ約１４０ｎｍのタングステン・ポリサイド
膜と厚さ約５０ｎｍのＳｉＯｘ膜とを順次成膜し、これ
らの膜を共通のレジスト・マスクを介してドライエッチ
ングすることにより、ゲート電極３（ｐｏｌｙＳｉ／Ｗ
Ｓｉｘ）とオフセット酸化膜４からなる積層パターンを
形成した。ここで、上記ゲート電極３は、下層側から順
に厚さ約７０ｎｍのｎ+ 型ポリシリコン膜（ｐｏｌｙＳ
ｉ）と、厚さ約７０ｎｍのタングステン・シリサイド膜
（ＷＳｉx ）との積層構造を有する。また、ゲート電極
３の線幅および配線間スペースは、共に約０．２５μｍ
とした。
【００３１】次に、上記積層パターンをマスクとしてた
とえばＡｓ+ の低濃度イオン注入を行い、シリコン基板
１の表層部にＬＤＤ領域を形成した。このときのイオン
注入条件は、たとえばイオン加速エネルギー２０ｋｅ
Ｖ，ドース量６×１０12／ｃｍ2 とした。次に、基体の
全面に厚さ約１５０ｎｍのＳｉＯｘ膜を堆積させた後こ
れを等方的にエッチバックし、上記積層パターンの側壁
面にサイドウォール５を形成した。さらに、先の積層パ
ターンとこのサイドウォール５の双方をマスクとしてＡ
ｓ+ の高濃度イオン注入を行った。このときのイオン注
入条件は、たとえばイオン加速エネルギー２０ｋｅＶ，
ドース量３×１０15／ｃｍ2 とした。さらに１０５０
℃，１０秒間のＲＴＡ（ラピッド・サーマル・アニー
ル）を行って不純物（Ａｓ）を活性化させ、ＬＤＤ構造
を有するソース／ドレイン領域６を形成した。
とえばＡｓ+ の低濃度イオン注入を行い、シリコン基板
１の表層部にＬＤＤ領域を形成した。このときのイオン
注入条件は、たとえばイオン加速エネルギー２０ｋｅ
Ｖ，ドース量６×１０12／ｃｍ2 とした。次に、基体の
全面に厚さ約１５０ｎｍのＳｉＯｘ膜を堆積させた後こ
れを等方的にエッチバックし、上記積層パターンの側壁
面にサイドウォール５を形成した。さらに、先の積層パ
ターンとこのサイドウォール５の双方をマスクとしてＡ
ｓ+ の高濃度イオン注入を行った。このときのイオン注
入条件は、たとえばイオン加速エネルギー２０ｋｅＶ，
ドース量３×１０15／ｃｍ2 とした。さらに１０５０
℃，１０秒間のＲＴＡ（ラピッド・サーマル・アニー
ル）を行って不純物（Ａｓ）を活性化させ、ＬＤＤ構造
を有するソース／ドレイン領域６を形成した。
【００３２】次に、この基体の全面をコンフォーマルに
覆うＳｉＮエッチング停止膜７を、減圧ＣＶＤ法により
約５０ｎｍの厚さに成膜した。さらに、たとえばＯ3 −
ＴＥＯＳ常圧ＣＶＤ法によりＳｉＯｘ層間絶縁膜８を約
５００ｎｍの厚さに成膜して、基体の表面をほぼ平坦化
した。この後、ＳｉＯｘ層間絶縁膜８の上にレジスト・
パターン９を形成した。このときのレジスト・パターニ
ングは、化学増幅系ポジ型フォトレジスト材料（和光純
薬社製，商品名ＷＫＲ−ＰＴ１）とＫｒＦエキシマ・レ
ーザ・ステッパを用いて行い、配線間スペースをカバー
する直径約０．３μｍの開口を設けた。図１には、ここ
までのプロセスを終了した状態を示した。
覆うＳｉＮエッチング停止膜７を、減圧ＣＶＤ法により
約５０ｎｍの厚さに成膜した。さらに、たとえばＯ3 −
ＴＥＯＳ常圧ＣＶＤ法によりＳｉＯｘ層間絶縁膜８を約
５００ｎｍの厚さに成膜して、基体の表面をほぼ平坦化
した。この後、ＳｉＯｘ層間絶縁膜８の上にレジスト・
パターン９を形成した。このときのレジスト・パターニ
ングは、化学増幅系ポジ型フォトレジスト材料（和光純
薬社製，商品名ＷＫＲ−ＰＴ１）とＫｒＦエキシマ・レ
ーザ・ステッパを用いて行い、配線間スペースをカバー
する直径約０．３μｍの開口を設けた。図１には、ここ
までのプロセスを終了した状態を示した。
【００３３】次に、前掲の図８に示したような市販の有
磁場マイクロ波プラズマ・エッチャーを用い、上記Ｓｉ
Ｏｘ層間絶縁膜８を選択的にエッチングした。ただし、
このエッチャーは、ＳｉＯｘ膜のエッチング用に設計さ
れているので、以下これをＥＣＲ型酸化膜エッチャーと
称する。このときのエッチング条件は、たとえば ＣＨＦ3 流量 ３５ＳＣＣＭ ＣＨ2 Ｆ2 流量 １５ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １２００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ２００Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ５０％ とした。
磁場マイクロ波プラズマ・エッチャーを用い、上記Ｓｉ
Ｏｘ層間絶縁膜８を選択的にエッチングした。ただし、
このエッチャーは、ＳｉＯｘ膜のエッチング用に設計さ
れているので、以下これをＥＣＲ型酸化膜エッチャーと
称する。このときのエッチング条件は、たとえば ＣＨＦ3 流量 ３５ＳＣＣＭ ＣＨ2 Ｆ2 流量 １５ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １２００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ２００Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ５０％ とした。
【００３４】上記のエッチングでは、高密度プラズマ中
で豊富に発生するイオンを利用して実用的な速度で異方
性エッチングが進行する。またこれと共に、プラズマ中
に生成するＦＣ系保護膜１１が図２に示されるようにＳ
ｉＮエッチング停止膜７の露出面に堆積して下地選択比
を確保する役目を果たすので、エッチング速度はＳｉＯ
ｘ層間絶縁膜８が除去された時点で大きく低下する。こ
のようにして、コンタクトホール１０が途中まで形成さ
れた。上記ＦＣ系保護膜１１がＳｉＯｘ層間絶縁膜８の
表面には堆積せずＳｉＮエッチング停止膜７の表面にの
み堆積してそのエッチング速度を低下させるのは、Ｓｉ
Ｎエッチング停止膜７がＳｉＯｘ層間絶縁膜８とは異な
り膜中から酸素を放出せず、表面に堆積したＦＣ系保護
膜１１を自ら除去する能力を持たないために、その表面
への堆積量がイオン・スパッタ作用による除去量を上回
ってしまうからである。上記エッチングの対ＳｉＮ選択
比は平坦部で約３０、イオン衝撃に弱いコーナー部でも
約２５と高い値であった。
で豊富に発生するイオンを利用して実用的な速度で異方
性エッチングが進行する。またこれと共に、プラズマ中
に生成するＦＣ系保護膜１１が図２に示されるようにＳ
ｉＮエッチング停止膜７の露出面に堆積して下地選択比
を確保する役目を果たすので、エッチング速度はＳｉＯ
ｘ層間絶縁膜８が除去された時点で大きく低下する。こ
のようにして、コンタクトホール１０が途中まで形成さ
れた。上記ＦＣ系保護膜１１がＳｉＯｘ層間絶縁膜８の
表面には堆積せずＳｉＮエッチング停止膜７の表面にの
み堆積してそのエッチング速度を低下させるのは、Ｓｉ
Ｎエッチング停止膜７がＳｉＯｘ層間絶縁膜８とは異な
り膜中から酸素を放出せず、表面に堆積したＦＣ系保護
膜１１を自ら除去する能力を持たないために、その表面
への堆積量がイオン・スパッタ作用による除去量を上回
ってしまうからである。上記エッチングの対ＳｉＮ選択
比は平坦部で約３０、イオン衝撃に弱いコーナー部でも
約２５と高い値であった。
【００３５】次に、ウェハＷをたとえば市販の枚葉式ア
ッシャーに移送し、一例として下記の条件 Ｏ2 流量 ２０００ＳＣＣＭ 圧力 ３０Ｐａ ＲＦバイアス・パワー １０００Ｗ（１３．５６ＭＨｚ） ウェハ温度 １００℃ 時間 ５秒 で酸素プラズマ処理を行った。この工程ではＯ* （酸素
ラジカル）の寄与によりＦＣ系保護膜１１が除去され、
図３に示されるように、コンタクトホール１０の底面に
ＳｉＮエッチング停止膜７が露出した。このとき、同じ
く有機膜であるレジスト・パターン９のエッジもやや後
退するが、処理時間が短いため、これによるレジスト開
口径の増大は１０％程度にとどまった。
ッシャーに移送し、一例として下記の条件 Ｏ2 流量 ２０００ＳＣＣＭ 圧力 ３０Ｐａ ＲＦバイアス・パワー １０００Ｗ（１３．５６ＭＨｚ） ウェハ温度 １００℃ 時間 ５秒 で酸素プラズマ処理を行った。この工程ではＯ* （酸素
ラジカル）の寄与によりＦＣ系保護膜１１が除去され、
図３に示されるように、コンタクトホール１０の底面に
ＳｉＮエッチング停止膜７が露出した。このとき、同じ
く有機膜であるレジスト・パターン９のエッジもやや後
退するが、処理時間が短いため、これによるレジスト開
口径の増大は１０％程度にとどまった。
【００３６】次に、ポリシリコン膜のエッチング用に設
計された別の有磁場マイクロ波プラズマ・エッチャー
（以下、ＥＣＲ型ポリシリコン膜エッチャーと称す
る。）に上記ウェハＷを移送し、上記のＳｉＮエッチン
グ停止膜７の露出部分を選択的に除去した。このときの
エッチング条件は、たとえば ＣＨＦ3 流量 ５０ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １０００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー １００Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ２０％ とした。
計された別の有磁場マイクロ波プラズマ・エッチャー
（以下、ＥＣＲ型ポリシリコン膜エッチャーと称す
る。）に上記ウェハＷを移送し、上記のＳｉＮエッチン
グ停止膜７の露出部分を選択的に除去した。このときの
エッチング条件は、たとえば ＣＨＦ3 流量 ５０ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １０００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー １００Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ２０％ とした。
【００３７】上記の条件は、前述のＳｉＯｘ層間絶縁膜
８のエッチング条件に比べてＦＣ系ポリマーの堆積性を
弱めると共に、Ｏ2 ガスでＣＨＦ3 ガスの解離を促進し
てＦ* を大量に生成させ、オフセット酸化膜４やサイド
ウォール５に対して選択比を確保できるように設定され
ている。このエッチングにより、図４に示されるように
コンタクトホール１０を完成させた。
８のエッチング条件に比べてＦＣ系ポリマーの堆積性を
弱めると共に、Ｏ2 ガスでＣＨＦ3 ガスの解離を促進し
てＦ* を大量に生成させ、オフセット酸化膜４やサイド
ウォール５に対して選択比を確保できるように設定され
ている。このエッチングにより、図４に示されるように
コンタクトホール１０を完成させた。
【００３８】この後、レジスト・パターン９をアッシン
グし、図５に示されるように上記コンタクトホール１０
を被覆するごとくＡｌ系多層膜からなる上層配線１２
（Ａｌ）を形成し、ビット線コンタクトを完成させた。
上記Ａｌ系多層膜は、たとえばＴｉ系密着層／Ａｌ−１
％Ｓｉ膜／ＴｉＮ反射防止膜の３層構造を有するもので
ある。
グし、図５に示されるように上記コンタクトホール１０
を被覆するごとくＡｌ系多層膜からなる上層配線１２
（Ａｌ）を形成し、ビット線コンタクトを完成させた。
上記Ａｌ系多層膜は、たとえばＴｉ系密着層／Ａｌ−１
％Ｓｉ膜／ＴｉＮ反射防止膜の３層構造を有するもので
ある。
【００３９】本発明によれば、ＳｉＮエッチング停止膜
７のドライエッチングの開始前にＦＣ系保護膜を十分に
除去することができるので、該ＳｉＮエッチング停止膜
７の残渣が発生したり、あるいはこれを除去するための
過剰なオーバーエッチングを行う必要がない。したがっ
て、ゲート電極３と上層配線１２との間の耐圧不良や短
絡、あるいはコンタクト不良を生ずることなく、信頼性
の高い半導体デバイスを作成することができた。
７のドライエッチングの開始前にＦＣ系保護膜を十分に
除去することができるので、該ＳｉＮエッチング停止膜
７の残渣が発生したり、あるいはこれを除去するための
過剰なオーバーエッチングを行う必要がない。したがっ
て、ゲート電極３と上層配線１２との間の耐圧不良や短
絡、あるいはコンタクト不良を生ずることなく、信頼性
の高い半導体デバイスを作成することができた。
【００４０】実施例２ 本実施例では、実施例１と同様のＳＡＣプロセスに関す
るものであるが、ＦＣ系保護膜１１の除去のための酸素
プラズマ処理の時間を実施例１よりも延長し、レジスト
・パターン９も一緒に除去した。
るものであるが、ＦＣ系保護膜１１の除去のための酸素
プラズマ処理の時間を実施例１よりも延長し、レジスト
・パターン９も一緒に除去した。
【００４１】本実施例でサンプルとして用いたウェハＷ
は、実施例１と同様、図１に示す構造のものである。こ
こでは、まずＳｉＯｘ層間絶縁膜８のエッチングをＥＣ
Ｒ型酸化膜エッチャーを用いて実施例１と同様の条件で
行った後、ウェハＷをたとえば市販の枚葉式アッシャー
に移送し、一例として下記の条件 Ｏ2 流量 ２０００ＳＣＣＭ 圧力 ３０Ｐａ ＲＦバイアス・パワー １０００Ｗ（１３．５６ＭＨｚ） ウェハ温度 １００℃ 時間 ６０秒 でアッシングを行った。この結果、図６に示されるよう
に、ＦＣ系保護膜１１とレジスト・パターン９とが同時
に除去され、コンタクト底にＳｉＮエッチング停止膜７
が露出した状態となった。
は、実施例１と同様、図１に示す構造のものである。こ
こでは、まずＳｉＯｘ層間絶縁膜８のエッチングをＥＣ
Ｒ型酸化膜エッチャーを用いて実施例１と同様の条件で
行った後、ウェハＷをたとえば市販の枚葉式アッシャー
に移送し、一例として下記の条件 Ｏ2 流量 ２０００ＳＣＣＭ 圧力 ３０Ｐａ ＲＦバイアス・パワー １０００Ｗ（１３．５６ＭＨｚ） ウェハ温度 １００℃ 時間 ６０秒 でアッシングを行った。この結果、図６に示されるよう
に、ＦＣ系保護膜１１とレジスト・パターン９とが同時
に除去され、コンタクト底にＳｉＮエッチング停止膜７
が露出した状態となった。
【００４２】この後、ウェハＷをＥＣＲ型ポリシリコン
膜エッチャーに移送し、実施例１と同様の条件でＳｉＮ
エッチング停止膜７を選択的に除去して図７に示される
ようなコンタクトホール１０を完成させた。さらに、こ
のコンタクトホール１０に上層配線１２を埋め込んだ。
本実施例によっても、ゲート電極３と上層配線１２との
間の耐圧不良や短絡、あるいはコンタクト不良を防止し
ながら信頼性の高い半導体デバイスを製造することがで
きた。
膜エッチャーに移送し、実施例１と同様の条件でＳｉＮ
エッチング停止膜７を選択的に除去して図７に示される
ようなコンタクトホール１０を完成させた。さらに、こ
のコンタクトホール１０に上層配線１２を埋め込んだ。
本実施例によっても、ゲート電極３と上層配線１２との
間の耐圧不良や短絡、あるいはコンタクト不良を防止し
ながら信頼性の高い半導体デバイスを製造することがで
きた。
【００４３】本実施例では、ＳｉＮエッチング停止膜の
除去後にレジスト・アッシングを行う実施例１とは異な
り、レジスト・アッシング時にＳｉ基板１を露出させな
いので、アッシングに伴ってＳｉ露出面に酸化膜が形成
されることがない。したがって、自然酸化膜の成長さえ
抑制できれば、コンタクトホール１０の完成後直ちに上
層配線１２の埋め込み工程に移ることが可能となり、ス
ループットの向上に極めて有利である。
除去後にレジスト・アッシングを行う実施例１とは異な
り、レジスト・アッシング時にＳｉ基板１を露出させな
いので、アッシングに伴ってＳｉ露出面に酸化膜が形成
されることがない。したがって、自然酸化膜の成長さえ
抑制できれば、コンタクトホール１０の完成後直ちに上
層配線１２の埋め込み工程に移ることが可能となり、ス
ループットの向上に極めて有利である。
【００４４】実施例３ 本実施例では、ＳｉＯｘ層間絶縁膜のドライエッチング
とＦＣ系保護膜の除去を行うチャンバを共通化した。
とＦＣ系保護膜の除去を行うチャンバを共通化した。
【００４５】本実施例でサンプルとして用いたウェハＷ
は、実施例１と同様、図１に示す構造のものである。こ
こでは、まずＳｉＯｘ層間絶縁膜８のエッチングをＥＣ
Ｒ型酸化膜エッチャーを用いて実施例１と同様の条件で
行った後、ウェハＷを同じチャンバ内に置いたまま、Ｆ
Ｃ系保護膜１１を除去した。このときの放電条件は、た
とえば Ｏ2 流量 ２０ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １０００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ８０Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ 時間 ５秒 とした。
は、実施例１と同様、図１に示す構造のものである。こ
こでは、まずＳｉＯｘ層間絶縁膜８のエッチングをＥＣ
Ｒ型酸化膜エッチャーを用いて実施例１と同様の条件で
行った後、ウェハＷを同じチャンバ内に置いたまま、Ｆ
Ｃ系保護膜１１を除去した。このときの放電条件は、た
とえば Ｏ2 流量 ２０ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １０００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ８０Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ 時間 ５秒 とした。
【００４６】このプラズマ処理により、実施例１と同
様、図３に示されるようにＦＣ系保護膜１１が除去さ
れ、コンタクト底にはＳｉＮエッチング停止膜７が露出
した状態となった。また、これと同時にレジスト・パタ
ーン９のエッジもやや後退したが、プラズマ処理時間が
短かったため、開口径の増加は１０％程度にとどまっ
た。この後、ウェハＷをＥＣＲ型ポリシリコン膜エッチ
ャーに移送し、実施例１と同様の条件でＳｉＮエッチン
グ停止膜７を選択的に除去し、レジスト・アッシングを
経て完成したコンタクトホール１０に上層配線１２を埋
め込んだ。本実施例によっても、ゲート電極３と上層配
線１２との間の耐圧不良や短絡、あるいはコンタクト不
良を防止しながら信頼性の高い半導体デバイスを製造す
ることができた。
様、図３に示されるようにＦＣ系保護膜１１が除去さ
れ、コンタクト底にはＳｉＮエッチング停止膜７が露出
した状態となった。また、これと同時にレジスト・パタ
ーン９のエッジもやや後退したが、プラズマ処理時間が
短かったため、開口径の増加は１０％程度にとどまっ
た。この後、ウェハＷをＥＣＲ型ポリシリコン膜エッチ
ャーに移送し、実施例１と同様の条件でＳｉＮエッチン
グ停止膜７を選択的に除去し、レジスト・アッシングを
経て完成したコンタクトホール１０に上層配線１２を埋
め込んだ。本実施例によっても、ゲート電極３と上層配
線１２との間の耐圧不良や短絡、あるいはコンタクト不
良を防止しながら信頼性の高い半導体デバイスを製造す
ることができた。
【００４７】実施例４ 本実施例では、実施例３と同様、ＳｉＯｘ層間絶縁膜の
ドライエッチングとＦＣ系保護膜の除去とを同一チャン
バ内で行うものであるが、ＦＣ系保護膜と同時にレジス
ト・パターンも除去した。
ドライエッチングとＦＣ系保護膜の除去とを同一チャン
バ内で行うものであるが、ＦＣ系保護膜と同時にレジス
ト・パターンも除去した。
【００４８】本実施例でサンプルとして用いたウェハＷ
は、図１に示す構造のものである。ここでは、まずＳｉ
Ｏｘ層間絶縁膜８のエッチングをＥＣＲ型酸化膜エッチ
ャーを用いて実施例１と同様の条件で行った後、ウェハ
Ｗを同じチャンバ内に置いたまま、一例として下記の条
件 Ｏ2 流量 ２０ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １０００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ８０Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ 時間 ６０秒 でアッシングを行った。この結果、図６に示されるよう
に、ＦＣ系保護膜１１とレジスト・パターン９とが同時
に除去され、コンタクト底にＳｉＮエッチング停止膜７
が露出した状態となった。
は、図１に示す構造のものである。ここでは、まずＳｉ
Ｏｘ層間絶縁膜８のエッチングをＥＣＲ型酸化膜エッチ
ャーを用いて実施例１と同様の条件で行った後、ウェハ
Ｗを同じチャンバ内に置いたまま、一例として下記の条
件 Ｏ2 流量 ２０ＳＣＣＭ 圧力 ０．２７Ｐａ マイクロ波パワー １０００Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ８０Ｗ（８００ｋＨｚ） ウェハ温度 ３０℃ 時間 ６０秒 でアッシングを行った。この結果、図６に示されるよう
に、ＦＣ系保護膜１１とレジスト・パターン９とが同時
に除去され、コンタクト底にＳｉＮエッチング停止膜７
が露出した状態となった。
【００４９】この後、ウェハＷをＥＣＲ型ポリシリコン
膜エッチャーに移送し、実施例１と同様の条件でＳｉＮ
エッチング停止膜７を選択的に除去し、図７に示される
ようなコンタクトホール１０を完成させた。さらに、こ
のコンタクトホール１０に上層配線１２を埋め込んだ。
本実施例によっても、ゲート電極３と上層配線１２との
間の耐圧不良や短絡、あるいはコンタクト不良を防止し
ながら信頼性の高い半導体デバイスを高いスループット
をもって製造することができた。
膜エッチャーに移送し、実施例１と同様の条件でＳｉＮ
エッチング停止膜７を選択的に除去し、図７に示される
ようなコンタクトホール１０を完成させた。さらに、こ
のコンタクトホール１０に上層配線１２を埋め込んだ。
本実施例によっても、ゲート電極３と上層配線１２との
間の耐圧不良や短絡、あるいはコンタクト不良を防止し
ながら信頼性の高い半導体デバイスを高いスループット
をもって製造することができた。
【００５０】実施例５ 本実施例では、ＩＣＰエッチャーを用いてＳｉＯｘ層間
絶縁膜のドライエッチングを行った後、別のＩＣＰエッ
チャーを用いてＦＣ系保護膜とＳｉＮエッチング停止膜
の同時除去を行った。
絶縁膜のドライエッチングを行った後、別のＩＣＰエッ
チャーを用いてＦＣ系保護膜とＳｉＮエッチング停止膜
の同時除去を行った。
【００５１】本実施例でサンプルとして用いたウェハＷ
は、実施例１同様、図１に示す構造のものである。ここ
では、まずＳｉＯｘ層間絶縁膜８のエッチングを、Ｓｉ
Ｏｘ膜のエッチング用に設計されたＩＣＰエッチャーを
用いて行った。このエッチャーの構造は、前掲の図９に
示したとおりである。このときの条件はたとえば、 Ｃ3 Ｆ8 流量 ２０ＳＣＣＭ Ａｒ流量 ４０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー ２０００Ｗ（２ＭＨｚ） ＲＦバイアス・パワー １０００Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０℃ ウェハ温度 ３０℃ オーバーエッチング率 ５０％ とした。これにより、実施例１と同様、図２に示される
ように、ＦＣ系保護膜１１の寄与によりＳｉＮエッチン
グ停止膜７に対して約３０もの高選択比を達成しながら
ＳｉＯｘ層間絶縁膜８が異方的にエッチングされた。
は、実施例１同様、図１に示す構造のものである。ここ
では、まずＳｉＯｘ層間絶縁膜８のエッチングを、Ｓｉ
Ｏｘ膜のエッチング用に設計されたＩＣＰエッチャーを
用いて行った。このエッチャーの構造は、前掲の図９に
示したとおりである。このときの条件はたとえば、 Ｃ3 Ｆ8 流量 ２０ＳＣＣＭ Ａｒ流量 ４０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー ２０００Ｗ（２ＭＨｚ） ＲＦバイアス・パワー １０００Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０℃ ウェハ温度 ３０℃ オーバーエッチング率 ５０％ とした。これにより、実施例１と同様、図２に示される
ように、ＦＣ系保護膜１１の寄与によりＳｉＮエッチン
グ停止膜７に対して約３０もの高選択比を達成しながら
ＳｉＯｘ層間絶縁膜８が異方的にエッチングされた。
【００５２】次に、ウェハＷをポリシリコン膜エッチン
グ用のＩＣＰエッチャーに移送して、ＦＣ系保護膜１１
とＳｉＮエッチング停止膜７とを同時に除去した。この
ときの条件はたとえば、 ＣＨＦ3 流量 ５０ＳＣＣＭ Ｏ2 流量 ３０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー １５００Ｗ（２ＭＨｚ） ＲＦバイアス・パワー ８００Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０℃ ウェハ温度 ３０℃ オーバーエッチング率 ２０％ とした。
グ用のＩＣＰエッチャーに移送して、ＦＣ系保護膜１１
とＳｉＮエッチング停止膜７とを同時に除去した。この
ときの条件はたとえば、 ＣＨＦ3 流量 ５０ＳＣＣＭ Ｏ2 流量 ３０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー １５００Ｗ（２ＭＨｚ） ＲＦバイアス・パワー ８００Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０℃ ウェハ温度 ３０℃ オーバーエッチング率 ２０％ とした。
【００５３】この工程では、プラズマ中にＦＣ系保護膜
１１のエッチング種であるＯ* （酸素ラジカル）とＳｉ
Ｎエッチング停止膜７のエッチング種であるＦ* ，ＣＦ
ｘ+が同時に生成するため、まず、ＦＣ系保護膜１１が
除去され、続いてＳｉＮエッチング停止膜７の選択ドラ
イエッチングが進行する。もちろん、ＳｉＮエッチング
停止膜７のエッチング中に生成するＦＣ系ポリマーも、
即時に除去される。この結果、ＳｉＮエッチング停止膜
７は残渣を生ずることなくきれいに除去され、最終的に
は上述の各実施例と同様、信頼性の高い半導体デバイス
を製造することができた。
１１のエッチング種であるＯ* （酸素ラジカル）とＳｉ
Ｎエッチング停止膜７のエッチング種であるＦ* ，ＣＦ
ｘ+が同時に生成するため、まず、ＦＣ系保護膜１１が
除去され、続いてＳｉＮエッチング停止膜７の選択ドラ
イエッチングが進行する。もちろん、ＳｉＮエッチング
停止膜７のエッチング中に生成するＦＣ系ポリマーも、
即時に除去される。この結果、ＳｉＮエッチング停止膜
７は残渣を生ずることなくきれいに除去され、最終的に
は上述の各実施例と同様、信頼性の高い半導体デバイス
を製造することができた。
【００５４】実施例６ 本実施例では、ヘリコン波プラズマ・エッチャーを用い
てＳｉＯｘ層間絶縁膜のドライエッチングを行い、この
ときのウェハ保持に用いた単極式静電チャックの残留電
荷を除去するためのプラズマ放電時にＦＣ系保護膜を同
時に除去し、さらに別のヘリコン波プラズマ・エッチャ
ーを用いてＳｉＮエッチング停止膜をドライエッチング
した。
てＳｉＯｘ層間絶縁膜のドライエッチングを行い、この
ときのウェハ保持に用いた単極式静電チャックの残留電
荷を除去するためのプラズマ放電時にＦＣ系保護膜を同
時に除去し、さらに別のヘリコン波プラズマ・エッチャ
ーを用いてＳｉＮエッチング停止膜をドライエッチング
した。
【００５５】本実施例でサンプルとして用いたウェハＷ
は、実施例１同様、図１に示す構造のものである。ここ
では、まずＳｉＯｘ層間絶縁膜８のエッチングを、Ｓｉ
Ｏｘ膜のエッチング用に設計されたヘリコン波プラズマ
・エッチャーを用いて行った。このエッチャーの構造
は、前掲の図１０に示したとおりである。
は、実施例１同様、図１に示す構造のものである。ここ
では、まずＳｉＯｘ層間絶縁膜８のエッチングを、Ｓｉ
Ｏｘ膜のエッチング用に設計されたヘリコン波プラズマ
・エッチャーを用いて行った。このエッチャーの構造
は、前掲の図１０に示したとおりである。
【００５６】なお、ここで用いる静電チャック７０の形
式は、単極式と呼ばれるものである。これは、絶縁部材
中に埋設された単一の内部電極に所定の極性の直流電圧
を印加し、対向アースはプラズマを経由してプラズマ・
チャンバの壁を通じてとる方式である。かかる単極式静
電チャックを用いた場合、ドライエッチング終了後に直
流電圧の印加を停止しても電荷が残留するので、ウェハ
Ｗをウェハ・ステージ６９から引き離すためには再度プ
ラズマを励起させ、このプラズマを通じて残留電荷を放
電させなければならない。この残留電荷放電用のプラズ
マは、それ以前のプラズマ処理の結果に実質的に影響を
与えないガスを供給して励起するのが一般的であるが、
本実施例ではこのガスとして、ＦＣ系保護膜１１のエッ
チング種を発生可能なＯ2 を用いるのである。
式は、単極式と呼ばれるものである。これは、絶縁部材
中に埋設された単一の内部電極に所定の極性の直流電圧
を印加し、対向アースはプラズマを経由してプラズマ・
チャンバの壁を通じてとる方式である。かかる単極式静
電チャックを用いた場合、ドライエッチング終了後に直
流電圧の印加を停止しても電荷が残留するので、ウェハ
Ｗをウェハ・ステージ６９から引き離すためには再度プ
ラズマを励起させ、このプラズマを通じて残留電荷を放
電させなければならない。この残留電荷放電用のプラズ
マは、それ以前のプラズマ処理の結果に実質的に影響を
与えないガスを供給して励起するのが一般的であるが、
本実施例ではこのガスとして、ＦＣ系保護膜１１のエッ
チング種を発生可能なＯ2 を用いるのである。
【００５７】まず、ＳｉＯｘ層間絶縁膜８のドライエッ
チングは、たとえば ｃ−Ｃ4 Ｆ8 流量 ５０ＳＣＣＭ Ａｒ流量 ２００ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー ２５００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス・パワー ２００Ｗ（４００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ５０％ なる条件で行った。これにより、実施例１と同様、図２
に示されるように、ＦＣ系保護膜１１の寄与によりＳｉ
Ｎエッチング停止膜７に対して約３０もの高選択比を達
成しながらＳｉＯｘ層間絶縁膜８が異方的にエッチング
された。
チングは、たとえば ｃ−Ｃ4 Ｆ8 流量 ５０ＳＣＣＭ Ａｒ流量 ２００ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー ２５００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス・パワー ２００Ｗ（４００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ５０％ なる条件で行った。これにより、実施例１と同様、図２
に示されるように、ＦＣ系保護膜１１の寄与によりＳｉ
Ｎエッチング停止膜７に対して約３０もの高選択比を達
成しながらＳｉＯｘ層間絶縁膜８が異方的にエッチング
された。
【００５８】次に、単極式静電チャックの残留電荷除去
とＦＣ系保護膜１１の除去を兼ねた放電を、一例として
下記の条件 Ｏ2 流量 ３０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー １５００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス・パワー １００Ｗ（４００ｋＨｚ） ウェハ温度 ３０℃ 時間 １０秒 で行った。この結果、ＦＣ系保護膜１１が除去され、図
３に示されるように、コンタクト底にＳｉＮエッチング
停止膜７が露出した。このときのレジスト・パターン９
の開口径の増大は、１０％程度にとどまった。また、こ
のようにプロセスが兼用化されることにより、スループ
ットも向上した。
とＦＣ系保護膜１１の除去を兼ねた放電を、一例として
下記の条件 Ｏ2 流量 ３０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー １５００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス・パワー １００Ｗ（４００ｋＨｚ） ウェハ温度 ３０℃ 時間 １０秒 で行った。この結果、ＦＣ系保護膜１１が除去され、図
３に示されるように、コンタクト底にＳｉＮエッチング
停止膜７が露出した。このときのレジスト・パターン９
の開口径の増大は、１０％程度にとどまった。また、こ
のようにプロセスが兼用化されることにより、スループ
ットも向上した。
【００５９】次に、ウェハＷをポリシリコン膜エッチン
グ用の別のヘリコン波プラズマ・エッチャーに移送し、
ＳｉＮエッチング停止膜７を選択的にドライエッチング
した。このときの条件は、たとえば、 ＣＨＦ3 流量 ５０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー １５００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス・パワー ２００Ｗ（４００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ２０％ とした。この結果、配線短絡の可能性や残渣発生のない
コンタクト形状が得られた。この後の工程としては、前
述の各実施例と同様、レジスト・パターン９をアッシン
グにより除去し、上層配線１２を形成した。
グ用の別のヘリコン波プラズマ・エッチャーに移送し、
ＳｉＮエッチング停止膜７を選択的にドライエッチング
した。このときの条件は、たとえば、 ＣＨＦ3 流量 ５０ＳＣＣＭ 圧力 ０．２７Ｐａ ソース・パワー １５００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス・パワー ２００Ｗ（４００ｋＨｚ） ウェハ温度 ３０℃ オーバーエッチング率 ２０％ とした。この結果、配線短絡の可能性や残渣発生のない
コンタクト形状が得られた。この後の工程としては、前
述の各実施例と同様、レジスト・パターン９をアッシン
グにより除去し、上層配線１２を形成した。
【００６０】なお、上記ＳｉＮエッチング停止膜７のエ
ッチングにおいて、ガスにＯ2 をたとえば２０ＳＣＣＭ
程度添加しても良い。このようにすれば、たとえＦＣ系
保護膜１１が若干残存していても、前述の実施例３と同
様の機構によりこれを完全に除去しながらＳｉＮエッチ
ング停止膜７のエッチングを進めることができる。
ッチングにおいて、ガスにＯ2 をたとえば２０ＳＣＣＭ
程度添加しても良い。このようにすれば、たとえＦＣ系
保護膜１１が若干残存していても、前述の実施例３と同
様の機構によりこれを完全に除去しながらＳｉＮエッチ
ング停止膜７のエッチングを進めることができる。
【００６１】以上、６例の実施例について説明したが、
本発明はこれらの実施例に何ら限定されるものではな
い。たとえば、上述の実施例では、ＳｉＯｘ層間絶縁膜
のドライエッチングとＦＣ系保護膜（あるいはこれに加
えてレジスト・パターン）の除去におけるチャンバの共
通化、およびＦＣ系保護膜の除去とＳｉＮエッチング停
止膜のドライエッチングにおけるチャンバの共通化につ
いて説明した。このように連続する２工程におけるチャ
ンバ共通化のみを具体的に説明したのは、通常のエッチ
ャーがその用途に応じて最適化された設計を有してお
り、具体的には酸化膜エッチャーとポリシリコン膜エッ
チャーといった様に個別に設計されているからである。
しかし、ガス供給系統やチャンバ内クリーニング手段に
所定の工夫を施したエッチャーであれば、ＳｉＯｘ層間
絶縁膜のドライエッチング、ＦＣ系保護膜（あるいはこ
れに加えてレジスト・パターン）の除去、ＳｉＮエッチ
ング停止膜のドライエッチングのすべての工程について
チャンバの共通化を図ることも、もちろん可能である。
本発明はこれらの実施例に何ら限定されるものではな
い。たとえば、上述の実施例では、ＳｉＯｘ層間絶縁膜
のドライエッチングとＦＣ系保護膜（あるいはこれに加
えてレジスト・パターン）の除去におけるチャンバの共
通化、およびＦＣ系保護膜の除去とＳｉＮエッチング停
止膜のドライエッチングにおけるチャンバの共通化につ
いて説明した。このように連続する２工程におけるチャ
ンバ共通化のみを具体的に説明したのは、通常のエッチ
ャーがその用途に応じて最適化された設計を有してお
り、具体的には酸化膜エッチャーとポリシリコン膜エッ
チャーといった様に個別に設計されているからである。
しかし、ガス供給系統やチャンバ内クリーニング手段に
所定の工夫を施したエッチャーであれば、ＳｉＯｘ層間
絶縁膜のドライエッチング、ＦＣ系保護膜（あるいはこ
れに加えてレジスト・パターン）の除去、ＳｉＮエッチ
ング停止膜のドライエッチングのすべての工程について
チャンバの共通化を図ることも、もちろん可能である。
【００６２】この他、デザイン・ルール、サンプル・ウ
ェハの構成、使用するエッチャーの種類およびその構
造、ドライエッチング条件、酸素プラズマ処理条件等の
細部が適宜変更または選択可能であることは言うまでも
ない。
ェハの構成、使用するエッチャーの種類およびその構
造、ドライエッチング条件、酸素プラズマ処理条件等の
細部が適宜変更または選択可能であることは言うまでも
ない。
【００６３】
【発明の効果】以上の説明からも明らかなように、本発
明の接続孔の形成方法によれば、特にＳｉＮ系材料膜を
エッチング停止膜として用いるＳＡＣプロセスにおい
て、対ＳｉＮ高選択化を図る上で必要なエッチング耐性
の高いＦＣ系保護膜を後工程において十分に除去するこ
とが可能となり、これによりプロセスの信頼性を向上さ
せることができる。本発明は、かかる接続孔の形成の改
良を通じて、半導体装置の高集積化，微細化，高性能
化，高信頼化に大きく貢献するものである。
明の接続孔の形成方法によれば、特にＳｉＮ系材料膜を
エッチング停止膜として用いるＳＡＣプロセスにおい
て、対ＳｉＮ高選択化を図る上で必要なエッチング耐性
の高いＦＣ系保護膜を後工程において十分に除去するこ
とが可能となり、これによりプロセスの信頼性を向上さ
せることができる。本発明は、かかる接続孔の形成の改
良を通じて、半導体装置の高集積化，微細化，高性能
化，高信頼化に大きく貢献するものである。
【図１】本発明をＳＡＣプロセスにもとづくＳＲＡＭの
ビット線コンタクト形成に適用した実施例において、レ
ジスト・パターニングが終了した状態を示す模式的断面
図である。
ビット線コンタクト形成に適用した実施例において、レ
ジスト・パターニングが終了した状態を示す模式的断面
図である。
【図２】図１のＳｉＯｘ層間絶縁膜の選択ドライエッチ
ングが終了し、ＳｉＮエッチング停止膜の表面にＦＣ系
保護膜が堆積した状態を示す模式的断面図である。
ングが終了し、ＳｉＮエッチング停止膜の表面にＦＣ系
保護膜が堆積した状態を示す模式的断面図である。
【図３】図２のＦＣ系保護膜を除去し、ＳｉＮエッチン
グ停止膜を露出させた状態を示す模式的断面図である。
グ停止膜を露出させた状態を示す模式的断面図である。
【図４】図３のＳｉＮエッチング停止膜を選択的にドラ
イエッチングしてコンタクトホールを完成させた状態を
示す模式的断面図である。
イエッチングしてコンタクトホールを完成させた状態を
示す模式的断面図である。
【図５】図４のコンタクトホールを上層配線で埋め込ん
だ状態を示す模式的断面図である。
だ状態を示す模式的断面図である。
【図６】本発明をＳＡＣプロセスにもとづくＳＲＡＭの
ビット線コンタクト形成に適用した他の実施例におい
て、ＦＣ系保護膜とレジスト・パターンとを同時に除去
した状態を示す模式的断面図である。
ビット線コンタクト形成に適用した他の実施例におい
て、ＦＣ系保護膜とレジスト・パターンとを同時に除去
した状態を示す模式的断面図である。
【図７】図６のＳｉＮエッチング停止膜を選択的にドラ
イエッチングしてコンタクトホールを完成させた状態を
示す模式的断面図である。
イエッチングしてコンタクトホールを完成させた状態を
示す模式的断面図である。
【図８】本発明で用いられる有磁場マイクロ波プラズマ
・エッチャーの構成例を示す概略断面図である。
・エッチャーの構成例を示す概略断面図である。
【図９】本発明で用いられる誘導結合プラズマ（ＩＣ
Ｐ）エッチャーの構成例を示す概略断面図である。
Ｐ）エッチャーの構成例を示す概略断面図である。
【図１０】本発明で用いられるヘリコン波プラズマ・エ
ッチャーの構成例を示す概略断面図である。
ッチャーの構成例を示す概略断面図である。
【図１１】従来のＳＡＣプロセスにもとづくＳＲＡＭの
ビット線コンタクト形成において、ＳｉＯｘ層間絶縁膜
の選択ドライエッチングが終了し、ＳｉＮエッチング停
止膜の表面にＦＣ系保護膜が堆積した状態を示す模式的
断面図である。
ビット線コンタクト形成において、ＳｉＯｘ層間絶縁膜
の選択ドライエッチングが終了し、ＳｉＮエッチング停
止膜の表面にＦＣ系保護膜が堆積した状態を示す模式的
断面図である。
【図１２】図１１のＳｉＮエッチング停止膜のドライエ
ッチング後、コンタクトホール底にエッチング残渣が残
存した状態を示す模式的断面図である。
ッチング後、コンタクトホール底にエッチング残渣が残
存した状態を示す模式的断面図である。
【図１３】図１２のＳｉＮエッチング停止膜のオーバー
エッチングによりゲート電極の一部がコンタクトホール
内に露出した状態を示す模式的断面図である。
エッチングによりゲート電極の一部がコンタクトホール
内に露出した状態を示す模式的断面図である。
【図１４】図１３のゲート電極とコンタクトホールに埋
め込まれた上層配線との間で短絡が発生した状態を示す
模式的断面図である。
め込まれた上層配線との間で短絡が発生した状態を示す
模式的断面図である。
３ ゲート電極、４ オフセット酸化膜、５ サイドウ
ォール、７ ＳｉＮエッチング停止膜、８ ＳｉＯｘ層
間絶縁膜、９ レジスト・パターン、１０ コンタクト
ホール、１１ ＦＣ系保護膜、１２ 上層配線
ォール、７ ＳｉＮエッチング停止膜、８ ＳｉＯｘ層
間絶縁膜、９ レジスト・パターン、１０ コンタクト
ホール、１１ ＦＣ系保護膜、１２ 上層配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｈ０１Ｌ 21/28 Ｌ 21/768 9216−2Ｇ Ｈ０５Ｈ 1/46 Ｃ Ｈ０５Ｈ 1/46 Ｈ０１Ｌ 21/302 Ａ 21/90 Ｄ
Claims (12)
- 【請求項１】 基板上にＳｉＮ系材料からなるエッチン
グ停止膜とＳｉＯｘ系材料からなる層間絶縁膜とをこの
順に積層する第１工程と、 前記層間絶縁膜の上に接続孔パターンにならった有機膜
パターンを形成する第２工程と、 前記有機膜パターンをマスクとし、前記エッチング停止
膜に対して選択比を確保しながら前記層間絶縁膜をドラ
イエッチングする第３工程と、 前記ドライエッチングに伴って前記エッチング停止膜の
露出面上に堆積したカーボン系保護膜を酸素系化学種の
関与するエッチング反応系を用いて除去する第４工程
と、 前記エッチング停止膜を選択的にエッチングして接続孔
を完成させる第５工程とを有する接続孔の形成方法。 - 【請求項２】 前記第４工程におけるカーボン系保護膜
の除去は、酸素系化学種を活性種の主体とするプラズマ
を用いて行う請求項１記載の接続孔の形成方法。 - 【請求項３】 前記プラズマを、少なくともＯ2 を含む
ガスを放電させることにより励起する請求項２記載の接
続孔の形成方法。 - 【請求項４】 前記第４工程では、前記カーボン系保護
膜と共に前記有機膜パターンの全体も除去する請求項２
記載の接続孔の形成方法。 - 【請求項５】 前記第３工程から前記第５工程に至る一
連の工程については、少なくとも連続する２工程を同一
のプラズマ・チャンバ内に前記基板を保持したままで行
う請求項２記載の接続孔の形成方法。 - 【請求項６】 前記第３工程における層間絶縁膜のドラ
イエッチングはプラズマ・チャンバ内で前記基板を単極
式静電チャックを備えた基板ステージ上に載置した状態
で行い、前記第４工程におけるカーボン系保護膜の除去
は該単極式静電チャックの残留電荷を除去するためのプ
ラズマ放電を兼ねて行う請求項２記載の接続孔の形成方
法。 - 【請求項７】 前記基板上には予め、上面および側面が
それぞれＳｉＯｘ系材料からなるオフセット絶縁膜とサ
イドウォール絶縁膜とに被覆された電極パターンが形成
され、前記接続孔は底面の一部が少なくとも該サイドウ
ォール絶縁膜上にかかるごとく開口される請求項１記載
の接続孔の形成方法。 - 【請求項８】 基板上にＳｉＮ系材料からなるエッチン
グ停止膜とＳｉＯｘ系材料からなる層間絶縁膜とをこの
順に積層する第１工程と、 前記層間絶縁膜の上に接続孔パターンにならった有機膜
パターンを形成する第２工程と、 前記有機膜パターンをマスクとし、前記エッチング停止
膜に対して選択比を確保しながら前記層間絶縁膜をドラ
イエッチングする第３工程と、 前記ドライエッチングに伴って前記エッチング停止膜の
露出面上に堆積したカーボン系保護膜と前記エッチング
停止膜とを、少なくとも酸素系化学種の関与するエッチ
ング反応系を用いて同時に除去することにより接続孔を
完成させる第４工程とを有する接続孔の形成方法。 - 【請求項９】 前記第４工程における前記カーボン系保
護膜と前記エッチング停止膜の同時除去は、酸素系化学
種とＳｉＮ系材料用のエッチング種とを同時に生成させ
得るプラズマを用いて行う請求項８記載の接続孔の形成
方法。 - 【請求項１０】 前記プラズマを、少なくともフルオロ
カーボン系化合物とＯ2 とを含むガスを放電させて励起
する請求項９記載の接続孔の形成方法。 - 【請求項１１】 前記第３工程と前記第４工程とを、同
一のプラズマ・チャンバ内に前記基板を保持したままで
行う請求項８記載の接続孔の形成方法。 - 【請求項１２】 前記基板上には上面および側面がそれ
ぞれＳｉＯｘ系材料からなるオフセット絶縁膜とサイド
ウォール絶縁膜とに被覆された電極パターンが形成さ
れ、前記接続孔は底面の一部が少なくとも該サイドウォ
ール絶縁膜上にかかるごとく開口される請求項８記載の
接続孔の形成方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2959996A JPH0950986A (ja) | 1995-05-29 | 1996-02-16 | 接続孔の形成方法 |
| MYPI96001970A MY115808A (en) | 1995-05-29 | 1996-05-24 | Method of forming connection hole |
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US6380096B2 (en) * | 1998-07-09 | 2002-04-30 | Applied Materials, Inc. | In-situ integrated oxide etch process particularly useful for copper dual damascene |
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| US6258714B1 (en) * | 1999-04-01 | 2001-07-10 | Alliance Semiconductor Corporation | Self-aligned contacts for salicided MOS devices |
| US6090707A (en) * | 1999-09-02 | 2000-07-18 | Micron Technology, Inc. | Method of forming a conductive silicide layer on a silicon comprising substrate and method of forming a conductive silicide contact |
| JP2002198368A (ja) | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置の製造方法 |
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| JP2003258092A (ja) * | 2002-03-01 | 2003-09-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6940134B2 (en) * | 2002-07-02 | 2005-09-06 | International Business Machines Corporation | Semiconductor with contact contacting diffusion adjacent gate electrode |
| KR100483594B1 (ko) * | 2002-12-27 | 2005-04-15 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
| US7045368B2 (en) * | 2004-05-19 | 2006-05-16 | Headway Technologies, Inc. | MRAM cell structure and method of fabrication |
| KR100704471B1 (ko) * | 2004-10-30 | 2007-04-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US20070013012A1 (en) * | 2005-07-13 | 2007-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch-stop layer structure |
| DE102006004412B3 (de) | 2006-01-31 | 2007-08-30 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Erhöhen der Ätzselektivität in einer Kontaktstruktur in Halbleiterbauelementen |
| CN102623331A (zh) * | 2011-01-26 | 2012-08-01 | 上海华虹Nec电子有限公司 | Psg层间膜中自对准接触孔的制备方法 |
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|---|---|---|---|---|
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| EP0552490A1 (en) * | 1992-01-24 | 1993-07-28 | Applied Materials, Inc. | Process for etching an oxide layer over a nitride |
| US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
| JP3161040B2 (ja) * | 1992-06-16 | 2001-04-25 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3252518B2 (ja) * | 1993-03-19 | 2002-02-04 | ソニー株式会社 | ドライエッチング方法 |
| JP3270674B2 (ja) * | 1995-01-17 | 2002-04-02 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
| JPH08203998A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 多層配線の形成方法 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346482B2 (en) | 1998-05-08 | 2002-02-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved contact structure and a manufacturing method thereof |
| KR20000044659A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자 제조를 위한 실리콘산화막의 선택적 식각방법 |
| JP2002539641A (ja) * | 1999-03-15 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体の接触抵抗を減少させるための方法 |
| US6849539B2 (en) | 2001-04-23 | 2005-02-01 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US7741682B2 (en) | 2005-09-15 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer |
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