JP2003258092A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003258092A JP2003258092A JP2002055399A JP2002055399A JP2003258092A JP 2003258092 A JP2003258092 A JP 2003258092A JP 2002055399 A JP2002055399 A JP 2002055399A JP 2002055399 A JP2002055399 A JP 2002055399A JP 2003258092 A JP2003258092 A JP 2003258092A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Abstract
(57)【要約】 （修正有）
【課題】 半導体装置の高集積化に伴い隣接するゲート
電極間の間隔が狭くなった場合でも、セルフアラインコ
ンタクト技術によってコンタクトホールを容易に、か
つ、設計値通りに形成する。 【解決手段】 半導体基板１２上の隣り合うゲート電極
表面及び隣り合うゲート電極間にわたって、エッチング
防止膜２６を形成する工程と、エッチング防止膜上に耐
熱性を有する有機絶縁膜２８を形成する工程と、ゲート
電極間に有機絶縁膜が残存するように、ゲート電極上方
の有機絶縁膜を除去する工程と、有機絶縁膜除去工程に
よって得られた積層体３０上に層間絶縁膜を形成する工
程と、残存する有機絶縁膜上の層間絶縁膜を、ゲート電
極間距離よりも広い幅で除去してコンタクトホール３６
を開口する工程と、コンタクトホール内に残存する有機
絶縁膜２８及びエッチング防止膜２６を除去して、ゲー
ト電極間の半導体基板１２を露出させる工程とを、半導
体装置の製造プロセスに用いる。
電極間の間隔が狭くなった場合でも、セルフアラインコ
ンタクト技術によってコンタクトホールを容易に、か
つ、設計値通りに形成する。 【解決手段】 半導体基板１２上の隣り合うゲート電極
表面及び隣り合うゲート電極間にわたって、エッチング
防止膜２６を形成する工程と、エッチング防止膜上に耐
熱性を有する有機絶縁膜２８を形成する工程と、ゲート
電極間に有機絶縁膜が残存するように、ゲート電極上方
の有機絶縁膜を除去する工程と、有機絶縁膜除去工程に
よって得られた積層体３０上に層間絶縁膜を形成する工
程と、残存する有機絶縁膜上の層間絶縁膜を、ゲート電
極間距離よりも広い幅で除去してコンタクトホール３６
を開口する工程と、コンタクトホール内に残存する有機
絶縁膜２８及びエッチング防止膜２６を除去して、ゲー
ト電極間の半導体基板１２を露出させる工程とを、半導
体装置の製造プロセスに用いる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法、特に、コンタクトホールの形成工程に特徴を有
する半導体装置の製造方法に関する。
造方法、特に、コンタクトホールの形成工程に特徴を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】多層配線構造を有する半導体装置の高集
積化を図る方法の一つに、セルフアラインコンタクト
（以下ＳＡＣ：Self-Align Contactと称する。)技術が
ある。
積化を図る方法の一つに、セルフアラインコンタクト
（以下ＳＡＣ：Self-Align Contactと称する。)技術が
ある。
【０００３】ＳＡＣ技術は、主に、セルフアラインコン
タクトホール、例えば、ＤＲＡＭのビット線コンタクト
用のコンタクトホールの形成に用いられる。以下に、Ｓ
ＡＣ技術を用いたコンタクトホール形成方法の一例を簡
単に説明する。
タクトホール、例えば、ＤＲＡＭのビット線コンタクト
用のコンタクトホールの形成に用いられる。以下に、Ｓ
ＡＣ技術を用いたコンタクトホール形成方法の一例を簡
単に説明する。
【０００４】先ず、基板上部に隣り合って形成されたゲ
ート電極パターンの表面から当該電極間の基板面上に渡
り、窒化膜パターン（例：シリコン窒化膜）を形成す
る。この窒化膜パターンは、後にＳＡＣ技術によってコ
ンタクトホールを形成する際のエッチング手段に対して
高耐性を有するエッチング防止膜として機能する。
ート電極パターンの表面から当該電極間の基板面上に渡
り、窒化膜パターン（例：シリコン窒化膜）を形成す
る。この窒化膜パターンは、後にＳＡＣ技術によってコ
ンタクトホールを形成する際のエッチング手段に対して
高耐性を有するエッチング防止膜として機能する。
【０００５】続いて、この窒化膜を具える試料上に、層
間絶縁膜及びホール形成用レジストパターンを順次形成
する。
間絶縁膜及びホール形成用レジストパターンを順次形成
する。
【０００６】そして、ＳＡＣ技術を利用してコンタクト
ホールを形成するためのエッチングを、層間絶縁膜と窒
化膜との間の選択性が高い条件下で行う。このとき、窒
化膜をエッチング防止膜として機能させている。
ホールを形成するためのエッチングを、層間絶縁膜と窒
化膜との間の選択性が高い条件下で行う。このとき、窒
化膜をエッチング防止膜として機能させている。
【０００７】その結果、エッチングをこの窒化膜によっ
て選択的に停止させることができるので、所定のコンタ
クトホールを形成することができる。
て選択的に停止させることができるので、所定のコンタ
クトホールを形成することができる。
【０００８】こうして、このエッチングによって形成さ
れるコンタクトホール開口径は、ゲート電極のパターン
によって自己整合的に決まるので、コンタクトホールを
制御性良く形成できるとともに、半導体装置の高集積化
を図ることができる。
れるコンタクトホール開口径は、ゲート電極のパターン
によって自己整合的に決まるので、コンタクトホールを
制御性良く形成できるとともに、半導体装置の高集積化
を図ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たＳＡＣ技術を用いてコンタクトホールを形成するに当
たり、以下のような諸問題がある。
たＳＡＣ技術を用いてコンタクトホールを形成するに当
たり、以下のような諸問題がある。
【００１０】 ゲート電極のエッチング或いは露出を
防止するために、当該ゲート電極を被覆している窒化膜
の層間絶縁膜に対するエッチング選択比は、平坦部では
充分高い値であるにも拘わらず、コンタクトホールの下
方に形成されるゲート電極の上面と側面とが交わって成
る稜線部では、そのエッチング選択比が平坦部の約１／
３にまで低下してしまう。
防止するために、当該ゲート電極を被覆している窒化膜
の層間絶縁膜に対するエッチング選択比は、平坦部では
充分高い値であるにも拘わらず、コンタクトホールの下
方に形成されるゲート電極の上面と側面とが交わって成
る稜線部では、そのエッチング選択比が平坦部の約１／
３にまで低下してしまう。
【００１１】 ゲート電極パターンが不均一な形状で
ある場合には、当該ゲート電極上に形成される窒化膜の
膜厚も不均一となる恐れがある。
ある場合には、当該ゲート電極上に形成される窒化膜の
膜厚も不均一となる恐れがある。
【００１２】このように、又はの場合には、窒化膜
が不所望にエッチングされて、ゲート電極の肩部が露出
することがある。その結果、ゲート電極が露出している
コンタクトホールに配線用金属が埋め込まれることによ
り、ゲート電極の短絡不良が発生する。
が不所望にエッチングされて、ゲート電極の肩部が露出
することがある。その結果、ゲート電極が露出している
コンタクトホールに配線用金属が埋め込まれることによ
り、ゲート電極の短絡不良が発生する。
【００１３】 層間絶縁膜と窒化膜との選択比が大き
くなるような条件下において、層間絶縁膜の高アスペク
ト比のドライエッチング等を行う場合がある。
くなるような条件下において、層間絶縁膜の高アスペク
ト比のドライエッチング等を行う場合がある。
【００１４】の場合には、エッチングによって発生す
る反応生成物がコンタクトホール内に残留して、当該エ
ッチング処理を阻害する。
る反応生成物がコンタクトホール内に残留して、当該エ
ッチング処理を阻害する。
【００１５】こうした諸問題は、半導体装置の高集積化
に伴い一層顕在化することから、隣接するゲート電極間
の間隔が狭くなった場合でも、ＳＡＣ技術の適用が可能
な方法が望まれていた。
に伴い一層顕在化することから、隣接するゲート電極間
の間隔が狭くなった場合でも、ＳＡＣ技術の適用が可能
な方法が望まれていた。
【００１６】
【課題を解決するための手段】そこで、この発明の半導
体装置の製造方法は、下記のような構成上の特徴を有す
る。
体装置の製造方法は、下記のような構成上の特徴を有す
る。
【００１７】すなわち、半導体基板上にゲート電極を複
数形成するゲート電極形成工程と、隣り合うゲート電極
表面及びこの隣り合うゲート電極間の半導体基板上にわ
たって、エッチング防止膜を形成するエッチング防止膜
形成工程と、エッチング防止膜上に耐熱性を有する有機
絶縁膜を形成する有機絶縁膜埋め込み工程と、ゲート電
極間に有機絶縁膜が残存するようにゲート電極上方の有
機絶縁膜を除去する有機絶縁膜除去工程と、有機絶縁膜
除去工程によって得られた積層体上に層間絶縁膜を形成
する層間絶縁膜形成工程と、残存する有機絶縁膜上の層
間絶縁膜をゲート電極間距離よりも広い幅で除去してコ
ンタクトホールを開口するコンタクトホール開口工程
と、このコンタクトホール内に残存する有機絶縁膜及び
エッチング防止膜を除去してゲート電極間の半導体基板
を露出させる基板露出工程とを含んでいる。
数形成するゲート電極形成工程と、隣り合うゲート電極
表面及びこの隣り合うゲート電極間の半導体基板上にわ
たって、エッチング防止膜を形成するエッチング防止膜
形成工程と、エッチング防止膜上に耐熱性を有する有機
絶縁膜を形成する有機絶縁膜埋め込み工程と、ゲート電
極間に有機絶縁膜が残存するようにゲート電極上方の有
機絶縁膜を除去する有機絶縁膜除去工程と、有機絶縁膜
除去工程によって得られた積層体上に層間絶縁膜を形成
する層間絶縁膜形成工程と、残存する有機絶縁膜上の層
間絶縁膜をゲート電極間距離よりも広い幅で除去してコ
ンタクトホールを開口するコンタクトホール開口工程
と、このコンタクトホール内に残存する有機絶縁膜及び
エッチング防止膜を除去してゲート電極間の半導体基板
を露出させる基板露出工程とを含んでいる。
【００１８】このような半導体装置の製造方法によれ
ば、コンタクトホールを形成するに当たり、エッチング
選択比が低下する稜線部に窒化膜等の有機絶縁膜を形成
（埋設）している。
ば、コンタクトホールを形成するに当たり、エッチング
選択比が低下する稜線部に窒化膜等の有機絶縁膜を形成
（埋設）している。
【００１９】よって、この有機絶縁膜によって、エッチ
ング防止膜が不所望にエッチングされるのを回避できる
ので、エッチング防止膜の層間絶縁膜に対するエッチン
グ選択比の低下に起因して発生するゲート電極の露出を
防止することができる。
ング防止膜が不所望にエッチングされるのを回避できる
ので、エッチング防止膜の層間絶縁膜に対するエッチン
グ選択比の低下に起因して発生するゲート電極の露出を
防止することができる。
【００２０】
【発明の実施の形態】以下、図１〜図４を参照して、こ
の発明の実施の形態につき説明する。尚、各図は、この
発明に係る半導体装置の製造方法の一構成例を断面の切
り口で示す工程図である。尚、各図は、この発明が理解
できる程度に各構成成分の形状、大きさ及び配置関係を
概略的に示してあるに過ぎず、この発明を図示例に限定
するものではない。また、図を分かり易くするために、
断面を示すハッチング（斜線）は一部分を除き省略して
ある。また、以下の説明において、特定の材料及び条件
等を用いることがあるが、これら材料及び条件は好適例
の一つに過ぎず、従って、何らこれらに限定されない。
また、各図において同様の構成成分については同一の番
号を付して示し、その重複する説明を省略することもあ
る。
の発明の実施の形態につき説明する。尚、各図は、この
発明に係る半導体装置の製造方法の一構成例を断面の切
り口で示す工程図である。尚、各図は、この発明が理解
できる程度に各構成成分の形状、大きさ及び配置関係を
概略的に示してあるに過ぎず、この発明を図示例に限定
するものではない。また、図を分かり易くするために、
断面を示すハッチング（斜線）は一部分を除き省略して
ある。また、以下の説明において、特定の材料及び条件
等を用いることがあるが、これら材料及び条件は好適例
の一つに過ぎず、従って、何らこれらに限定されない。
また、各図において同様の構成成分については同一の番
号を付して示し、その重複する説明を省略することもあ
る。
【００２１】＜第１の実施の形態＞図１〜図３を参照し
て、この発明の半導体装置の製造方法につき説明する。
ここでは、ＤＲＡＭが具えるＭＯＳトランジスタ部の要
部を例に挙げて説明する。
て、この発明の半導体装置の製造方法につき説明する。
ここでは、ＤＲＡＭが具えるＭＯＳトランジスタ部の要
部を例に挙げて説明する。
【００２２】第１の実施の形態によれば、先ず、ゲート
電極形成工程として、半導体基板上にゲート電極を複数
形成する。そこで、ゲート電極形成工程につき、以下説
明する。
電極形成工程として、半導体基板上にゲート電極を複数
形成する。そこで、ゲート電極形成工程につき、以下説
明する。
【００２３】具体的には、先ず、図１（Ａ）に示すよう
に、シリコン基板１２上のゲート電極形成領域に、熱酸
化法によってゲート絶縁膜１４を膜厚８０ｎｍで形成す
る。
に、シリコン基板１２上のゲート電極形成領域に、熱酸
化法によってゲート絶縁膜１４を膜厚８０ｎｍで形成す
る。
【００２４】そして、ゲート絶縁膜１４が形成されたシ
リコン基板１２上に、ゲート電極用金属膜として、例え
ば、ポリシリコン膜１６を膜厚１００ｎｍ、タングステ
ン（Ｗ）膜１８を膜厚１００ｎｍ及びシリコン酸化膜２
０を膜厚２５０ｎｍとなるようにＣＶＤ法で順次形成し
た後（図示せず）、ゲート電極用金属膜を、ゲート電極
２２の形状にパターニングする。また、この試料に、任
意好適な方法によってイオン注入を行い、不純物拡散領
域（ソース領域又はドレイン領域）２４を形成する。
リコン基板１２上に、ゲート電極用金属膜として、例え
ば、ポリシリコン膜１６を膜厚１００ｎｍ、タングステ
ン（Ｗ）膜１８を膜厚１００ｎｍ及びシリコン酸化膜２
０を膜厚２５０ｎｍとなるようにＣＶＤ法で順次形成し
た後（図示せず）、ゲート電極用金属膜を、ゲート電極
２２の形状にパターニングする。また、この試料に、任
意好適な方法によってイオン注入を行い、不純物拡散領
域（ソース領域又はドレイン領域）２４を形成する。
【００２５】次に、エッチング防止膜形成工程として、
隣り合うゲート電極２２表面及び隣り合うゲート電極２
２間の半導体基板上にわたって、エッチング防止膜を形
成する。
隣り合うゲート電極２２表面及び隣り合うゲート電極２
２間の半導体基板上にわたって、エッチング防止膜を形
成する。
【００２６】具体的には、このシリコン基板１２上の、
少なくとも、後工程にてコンタクトホールが形成される
領域（コンタクトホール形成予定領域）に対応する部分
上に、エッチング防止膜としてのシリコン窒化膜（例：
Ｓｉ3Ｎ4）２６を膜厚４０ｎｍとなるようにＣＶＤ法で
形成する。
少なくとも、後工程にてコンタクトホールが形成される
領域（コンタクトホール形成予定領域）に対応する部分
上に、エッチング防止膜としてのシリコン窒化膜（例：
Ｓｉ3Ｎ4）２６を膜厚４０ｎｍとなるようにＣＶＤ法で
形成する。
【００２７】次に、有機絶縁膜形成工程として、エッチ
ング防止膜２６上に耐熱性を有する有機絶縁膜を形成す
る。
ング防止膜２６上に耐熱性を有する有機絶縁膜を形成す
る。
【００２８】具体的には、図１（Ａ）に示すシリコン基
板１２上全面に、耐熱性の有機絶縁膜として、例えばポ
リイミド（樹脂）膜２８を、当該ポリイミド膜２８がゲ
ート電極２２同士に挟まれる部分に埋め込まれるように
スピンコート法によって形成する（図１（Ｂ））。
板１２上全面に、耐熱性の有機絶縁膜として、例えばポ
リイミド（樹脂）膜２８を、当該ポリイミド膜２８がゲ
ート電極２２同士に挟まれる部分に埋め込まれるように
スピンコート法によって形成する（図１（Ｂ））。
【００２９】このように、有機絶縁膜材料としてポリイ
ミド等の耐熱性高分子を用いることができる。また、有
機絶縁膜材料は１種類の耐熱性高分子に限定されず、複
数の種類の耐熱性高分子を混合して用いても良い。ま
た、目的に応じて、耐熱性高分子に添加剤等を添加して
用いても良い。
ミド等の耐熱性高分子を用いることができる。また、有
機絶縁膜材料は１種類の耐熱性高分子に限定されず、複
数の種類の耐熱性高分子を混合して用いても良い。ま
た、目的に応じて、耐熱性高分子に添加剤等を添加して
用いても良い。
【００３０】次に、有機絶縁膜除去工程として、ゲート
電極２２間に有機絶縁膜２８が残存するように、ゲート
電極２２上方の有機絶縁膜を除去する。
電極２２間に有機絶縁膜２８が残存するように、ゲート
電極２２上方の有機絶縁膜を除去する。
【００３１】具体的には、ポリイミド膜２８の感光性を
利用して、フォトリソグラフィ法によるポリイミド膜２
８のパターンニングを行う。
利用して、フォトリソグラフィ法によるポリイミド膜２
８のパターンニングを行う。
【００３２】すなわち、図１（Ｂ）に示すポリイミド膜
２８の上方に、ゲート電極２２間及び各々のゲート電極
２２上の一部にポリイミド膜２８が連続して残存するよ
うに、露光・現像工程を行う。こうして得られた積層体
３０を、図１（Ｃ）に示す。図１（Ｃ）に示すように、
ゲート電極２２の稜線部は、ポリイミド膜２８によって
覆われている。
２８の上方に、ゲート電極２２間及び各々のゲート電極
２２上の一部にポリイミド膜２８が連続して残存するよ
うに、露光・現像工程を行う。こうして得られた積層体
３０を、図１（Ｃ）に示す。図１（Ｃ）に示すように、
ゲート電極２２の稜線部は、ポリイミド膜２８によって
覆われている。
【００３３】尚、このとき、隣り合うゲート電極２２を
横切る方向の、ポリイミド膜２８の幅ａ（図１（Ｃ））
は、フォトリソグラフィ精度に応じて任意に設定可能で
あるが、後工程で形成するコンタクトホール３６の開口
径よりも小さくなるように設定するのが望ましい。そう
することにより、後工程でコンタクトホール３６を開口
する際に、その妨げとなるポリイミド膜を除去する工程
を付加させずに済むため、工程数の増加を抑えることが
できる。
横切る方向の、ポリイミド膜２８の幅ａ（図１（Ｃ））
は、フォトリソグラフィ精度に応じて任意に設定可能で
あるが、後工程で形成するコンタクトホール３６の開口
径よりも小さくなるように設定するのが望ましい。そう
することにより、後工程でコンタクトホール３６を開口
する際に、その妨げとなるポリイミド膜を除去する工程
を付加させずに済むため、工程数の増加を抑えることが
できる。
【００３４】また、このフォトリソグラフィにおける現
像工程後に、４００℃の窒素（Ｎ2）ガスによるキュア
リングを積層体３０に対して行うものとする。このキュ
アリングによってポリイミド膜２８の強度に対する耐性
（強度耐性）が増し、その結果、後工程を経て得られる
半導体装置の信頼性が向上する。
像工程後に、４００℃の窒素（Ｎ2）ガスによるキュア
リングを積層体３０に対して行うものとする。このキュ
アリングによってポリイミド膜２８の強度に対する耐性
（強度耐性）が増し、その結果、後工程を経て得られる
半導体装置の信頼性が向上する。
【００３５】次に、層間絶縁膜形成工程として、得られ
た積層体３０上に層間絶縁膜を形成する。
た積層体３０上に層間絶縁膜を形成する。
【００３６】具体的には、積層体３０上に、層間絶縁膜
として、例えば、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）膜３２を、ＣＶＤ法によって
形成した後、ＣＭＰ法によって、ＮＳＧ膜３２がゲート
電極２２上に１５０ｎｍの膜厚で残存するように研磨し
て平坦化させる（図２（Ａ））。
として、例えば、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌ
ｉｃａｔｅ ｇｌａｓｓ）膜３２を、ＣＶＤ法によって
形成した後、ＣＭＰ法によって、ＮＳＧ膜３２がゲート
電極２２上に１５０ｎｍの膜厚で残存するように研磨し
て平坦化させる（図２（Ａ））。
【００３７】尚、ＣＶＤ法によってＮＳＧ膜３２を形成
するに当たり、使用するガスによってはポリイミド膜２
８が不所望に除去される恐れがある。そこで、ＮＳＧ膜
３２を形成する前に、好ましくは、積層体３０上にＳＯ
Ｇ膜（図示せず）を１００ｎｍの膜厚で形成しておくこ
とで、ポリイミド膜２８を保護できるとともに積層体３
０の強度耐性を増大できる。
するに当たり、使用するガスによってはポリイミド膜２
８が不所望に除去される恐れがある。そこで、ＮＳＧ膜
３２を形成する前に、好ましくは、積層体３０上にＳＯ
Ｇ膜（図示せず）を１００ｎｍの膜厚で形成しておくこ
とで、ポリイミド膜２８を保護できるとともに積層体３
０の強度耐性を増大できる。
【００３８】然る後、このＮＳＧ膜３２上に、コンタク
トホール形成用のレジスタパターン３４を、そのパター
ン間隔がゲート電極２２間距離よりも広い幅となるよう
に、形成する（図２（Ｂ）参照）。図示の構成例では、
ポリイミド膜２８の幅ａよりもレジストパターン間の距
離を大きくしてある。
トホール形成用のレジスタパターン３４を、そのパター
ン間隔がゲート電極２２間距離よりも広い幅となるよう
に、形成する（図２（Ｂ）参照）。図示の構成例では、
ポリイミド膜２８の幅ａよりもレジストパターン間の距
離を大きくしてある。
【００３９】その後、コンタクトホール開口工程とし
て、ゲート電極２２間に残存するポリイミド膜２８上方
のＮＳＧ膜３２を、ゲート電極２２間距離よりも広い幅
で除去してコンタクトホール３６を開口する。
て、ゲート電極２２間に残存するポリイミド膜２８上方
のＮＳＧ膜３２を、ゲート電極２２間距離よりも広い幅
で除去してコンタクトホール３６を開口する。
【００４０】具体的には、シリコン窒化膜２６をエッチ
ング防止膜として用い、より詳しくは、シリコン窒化膜
２６とＮＳＧ膜３２とのエッチング選択比が好ましくは
約３倍以上となる条件下において、エッチングを行う。
ング防止膜として用い、より詳しくは、シリコン窒化膜
２６とＮＳＧ膜３２とのエッチング選択比が好ましくは
約３倍以上となる条件下において、エッチングを行う。
【００４１】そして、このエッチングによって、隣り合
うゲート電極２２間のポリイミド膜２８を露出させ、コ
ンタクトホール３６を形成する（図２（Ｃ））。このよ
うに、コンタクトホール３６の一部をゲート電極２２上
に重ならせて形成することは、半導体装置の高集積化を
図る観点からも好ましい。
うゲート電極２２間のポリイミド膜２８を露出させ、コ
ンタクトホール３６を形成する（図２（Ｃ））。このよ
うに、コンタクトホール３６の一部をゲート電極２２上
に重ならせて形成することは、半導体装置の高集積化を
図る観点からも好ましい。
【００４２】次に、基板露出工程として、コンタクトホ
ール３６内に残存するポリイミド膜２８及びシリコン窒
化膜２６を除去して、ゲート電極２２間の半導体基板１
２を露出させる。
ール３６内に残存するポリイミド膜２８及びシリコン窒
化膜２６を除去して、ゲート電極２２間の半導体基板１
２を露出させる。
【００４３】具体的には、先ず、前工程でゲート電極２
２間に残存させたポリイミド膜２８を除去するに当た
り、この実施の形態では、アッシング（灰化）法や反応
性イオンエッチング（ＲＩＥ）法等を用いることができ
る。
２間に残存させたポリイミド膜２８を除去するに当た
り、この実施の形態では、アッシング（灰化）法や反応
性イオンエッチング（ＲＩＥ）法等を用いることができ
る。
【００４４】そこで、この実施の形態では、Ｏ2（酸
素）を主体としたアッシング法によって、ポリイミド膜
２８を除去する（図３（Ａ））。
素）を主体としたアッシング法によって、ポリイミド膜
２８を除去する（図３（Ａ））。
【００４５】尚、このアッシング時において、ポリイミ
ド膜２８とシリコン窒化膜２６及びＮＳＧ膜３２との間
では充分高いエッチング選択比が得られているため、シ
リコン窒化膜２６及びＮＳＧ膜３２が損傷を受けること
はない。その結果、良好なコンタクトホール３６の形成
が図られる。
ド膜２８とシリコン窒化膜２６及びＮＳＧ膜３２との間
では充分高いエッチング選択比が得られているため、シ
リコン窒化膜２６及びＮＳＧ膜３２が損傷を受けること
はない。その結果、良好なコンタクトホール３６の形成
が図られる。
【００４６】尚、上述したように、ポリイミド膜２８と
シリコン窒化膜２６及びＮＳＧ膜３２とのエッチング選
択比が充分大きくなるような条件下では、ＲＩＥ法によ
ってポリイミド膜２８を除去することも可能である。異
方性エッチングであるＲＩＥ法は、等方性エッチングで
あるアッシング法に比べて不所望な領域がエッチングさ
れる懸念がなく、制御性良くポリイミド膜２８のみ除去
でき好適である。
シリコン窒化膜２６及びＮＳＧ膜３２とのエッチング選
択比が充分大きくなるような条件下では、ＲＩＥ法によ
ってポリイミド膜２８を除去することも可能である。異
方性エッチングであるＲＩＥ法は、等方性エッチングで
あるアッシング法に比べて不所望な領域がエッチングさ
れる懸念がなく、制御性良くポリイミド膜２８のみ除去
でき好適である。
【００４７】然る後、ＮＳＧ膜３２をエッチングマスク
として用い、ＮＳＧ膜３２とシリコン基板１２とのエッ
チング選択比が高い条件下で、コンタクトホール３６の
底部に残存するシリコン窒化膜２６を任意好適なエッチ
ングによって除去し、所望のコンタクトホール３６を得
る（図３（Ｂ））。
として用い、ＮＳＧ膜３２とシリコン基板１２とのエッ
チング選択比が高い条件下で、コンタクトホール３６の
底部に残存するシリコン窒化膜２６を任意好適なエッチ
ングによって除去し、所望のコンタクトホール３６を得
る（図３（Ｂ））。
【００４８】その後、コンタクトホール３６内に任意好
適なプラグ材料（タングステン（Ｗ）等）を埋め込み、
コンタクトプラグとして用いる（図示せず）。
適なプラグ材料（タングステン（Ｗ）等）を埋め込み、
コンタクトプラグとして用いる（図示せず）。
【００４９】上述した説明から明らかなように、この実
施の形態では、ゲート電極２２間にポリイミド膜２８を
設けてある。そのため、コンタクトホール３６形成のた
めのエッチングの際に、ゲート電極の稜線部においてシ
リコン窒化膜２６の層間絶縁膜であるＮＳＧ膜３２に対
するエッチング選択比の低下から、シリコン窒化膜２６
が不所望にエッチングされるのを回避できる。
施の形態では、ゲート電極２２間にポリイミド膜２８を
設けてある。そのため、コンタクトホール３６形成のた
めのエッチングの際に、ゲート電極の稜線部においてシ
リコン窒化膜２６の層間絶縁膜であるＮＳＧ膜３２に対
するエッチング選択比の低下から、シリコン窒化膜２６
が不所望にエッチングされるのを回避できる。
【００５０】よって、このポリイミド膜２８によって、
シリコン窒化膜２６がエッチング防止膜として機能せず
に、ゲート電極２２表面の一部を露出させてしまうのを
防止できる。その結果、ゲート電極２２の露出が引き起
こす、短絡不良等を防止することができる。
シリコン窒化膜２６がエッチング防止膜として機能せず
に、ゲート電極２２表面の一部を露出させてしまうのを
防止できる。その結果、ゲート電極２２の露出が引き起
こす、短絡不良等を防止することができる。
【００５１】また、シリコン窒化膜２６が不要にエッチ
ングされるのを懸念するあまり、従来は、シリコン窒化
膜２６とＮＳＧ膜３２とのエッチング選択比を著しく高
くしがちであったが、この発明によればこの選択比を著
しく高い条件としなくて良い。
ングされるのを懸念するあまり、従来は、シリコン窒化
膜２６とＮＳＧ膜３２とのエッチング選択比を著しく高
くしがちであったが、この発明によればこの選択比を著
しく高い条件としなくて良い。
【００５２】よって、例えば、高アスペクト比のドライ
エッチング中に発生する反応生成物によるエッチストッ
プ等の問題も解消できる上に、コンタクトホール３６を
比較的安価に形成できる。
エッチング中に発生する反応生成物によるエッチストッ
プ等の問題も解消できる上に、コンタクトホール３６を
比較的安価に形成できる。
【００５３】また、仮に、ポリイミド等の有機絶縁膜材
料の代わりにポリシリコン等を用いかつ層間絶縁膜にＢ
ＰＳＧ膜やＰＳＧ膜を用いることができる。しかし、Ｂ
ＰＳＧ膜の場合には、当該ＢＰＳＧ膜からボロン（Ｂ）
やリン（Ｐ）等の不純物が、またＰＳＧ膜の場合には当
該ＰＳＧ膜からリン等の不純物がポリシリコンに拡散し
て、配線間容量が増大してしまう。しかし、上述したよ
うな有機絶縁膜（ポリイミド膜）及び層間絶縁膜（ＮＳ
Ｇ膜）を用いる構成とすることにより、このような不所
望な不純物拡散の生ずる懸念がない。
料の代わりにポリシリコン等を用いかつ層間絶縁膜にＢ
ＰＳＧ膜やＰＳＧ膜を用いることができる。しかし、Ｂ
ＰＳＧ膜の場合には、当該ＢＰＳＧ膜からボロン（Ｂ）
やリン（Ｐ）等の不純物が、またＰＳＧ膜の場合には当
該ＰＳＧ膜からリン等の不純物がポリシリコンに拡散し
て、配線間容量が増大してしまう。しかし、上述したよ
うな有機絶縁膜（ポリイミド膜）及び層間絶縁膜（ＮＳ
Ｇ膜）を用いる構成とすることにより、このような不所
望な不純物拡散の生ずる懸念がない。
【００５４】従って、半導体装置の高集積化に伴って、
隣接するゲート電極２２間の間隔が狭くなった場合やコ
ンタクトホール３６の開口径が縮小した場合において
も、コンタクトホールを容易に、かつ、設計値通りに形
成することができる。
隣接するゲート電極２２間の間隔が狭くなった場合やコ
ンタクトホール３６の開口径が縮小した場合において
も、コンタクトホールを容易に、かつ、設計値通りに形
成することができる。
【００５５】＜第２の実施の形態＞図４（Ａ）〜（Ｃ）
を参照して、この発明の第２の実施の形態に係る半導体
装置の製造方法につき説明する。
を参照して、この発明の第２の実施の形態に係る半導体
装置の製造方法につき説明する。
【００５６】第２の実施の形態では、有機絶縁膜除去工
程をアッシング法又はＲＩＥ法を用いて行う点が主に相
違している。
程をアッシング法又はＲＩＥ法を用いて行う点が主に相
違している。
【００５７】先ず、この実施の形態において、第１の実
施の形態のゲート電極形成工程から有機絶縁膜形成工程
までの工程と同様にして、ゲート電極形成工程から有機
絶縁膜形成工程までの工程を行う（図１（Ｂ）参照）。
施の形態のゲート電極形成工程から有機絶縁膜形成工程
までの工程と同様にして、ゲート電極形成工程から有機
絶縁膜形成工程までの工程を行う（図１（Ｂ）参照）。
【００５８】次に、有機絶縁膜除去工程として、この実
施の形態では、アッシング法やＲＩＥ法等を用いること
とする。
施の形態では、アッシング法やＲＩＥ法等を用いること
とする。
【００５９】具体的には、例えば、この実施の形態で
は、Ｏ2（酸素）を主体としたアッシング法を用いて、
シリコン基板１２上のポリイミド膜２８に対して、ゲー
ト電極２２間の当該ポリイミド膜２８は残存するよう
に、ゲート電極２２上方のポリイミド膜２８の除去を行
う。その結果、ゲート電極２２上のシリコン窒化膜２６
が露出されて、図４（Ａ）に示すような積層体３１が得
られる。
は、Ｏ2（酸素）を主体としたアッシング法を用いて、
シリコン基板１２上のポリイミド膜２８に対して、ゲー
ト電極２２間の当該ポリイミド膜２８は残存するよう
に、ゲート電極２２上方のポリイミド膜２８の除去を行
う。その結果、ゲート電極２２上のシリコン窒化膜２６
が露出されて、図４（Ａ）に示すような積層体３１が得
られる。
【００６０】尚、このアッシング時において、ポリイミ
ド膜２８とシリコン窒化膜２６との間では充分高いエッ
チング選択比が得られているため、シリコン窒化膜２６
が損傷を受けることはない。
ド膜２８とシリコン窒化膜２６との間では充分高いエッ
チング選択比が得られているため、シリコン窒化膜２６
が損傷を受けることはない。
【００６１】そして、有機絶縁膜除去工程後、積層体３
１を水洗浄またはスクラブ洗浄して、アッシング法によ
って生成した反応生成物等の残留物を除去する。
１を水洗浄またはスクラブ洗浄して、アッシング法によ
って生成した反応生成物等の残留物を除去する。
【００６２】尚、ポリイミド膜２８は、隣り合うゲート
電極２２間にできるだけ多く残存させるのが好ましく、
ゲート電極２２間の稜線部を充分覆うように残存させる
のがより好ましい。また、既に説明したように、ポリイ
ミド膜２８とシリコン窒化膜２６とのエッチング選択比
が充分大きくなるような条件下では、ポリイミド膜２８
に対してＲＩＥ法を用いてエッチングすることも可能で
ある。異方性エッチングであるＲＩＥ法を用いると、制
御性良く所望のポリイミド膜２８のみ除去できる。
電極２２間にできるだけ多く残存させるのが好ましく、
ゲート電極２２間の稜線部を充分覆うように残存させる
のがより好ましい。また、既に説明したように、ポリイ
ミド膜２８とシリコン窒化膜２６とのエッチング選択比
が充分大きくなるような条件下では、ポリイミド膜２８
に対してＲＩＥ法を用いてエッチングすることも可能で
ある。異方性エッチングであるＲＩＥ法を用いると、制
御性良く所望のポリイミド膜２８のみ除去できる。
【００６３】次に、この実施の形態では、第１の実施の
形態の層間絶縁膜形成工程と同様にして、層間絶縁膜形
成工程を行う（図４（Ｂ））。続いて、第１の実施の形
態のコンタクトホール開口工程と同様にして、コンタク
トホール開口工程を行う（図４（Ｃ）参照）。続いて、
第１の実施の形態の基板露出工程と同様にして、基板露
出工程を行う（図３（Ｂ））。
形態の層間絶縁膜形成工程と同様にして、層間絶縁膜形
成工程を行う（図４（Ｂ））。続いて、第１の実施の形
態のコンタクトホール開口工程と同様にして、コンタク
トホール開口工程を行う（図４（Ｃ）参照）。続いて、
第１の実施の形態の基板露出工程と同様にして、基板露
出工程を行う（図３（Ｂ））。
【００６４】上述した説明から明らかなように、この実
施の形態では、第１の実施の形態と同様の効果を得るこ
とができる。
施の形態では、第１の実施の形態と同様の効果を得るこ
とができる。
【００６５】以上、この発明は、上述した実施の形態の
組合せのみに限定されない。よって、任意好適な段階に
おいて好適な条件を組み合わせ、この発明を適用するこ
とができる。
組合せのみに限定されない。よって、任意好適な段階に
おいて好適な条件を組み合わせ、この発明を適用するこ
とができる。
【００６６】
【発明の効果】上述した説明から明らかなように、この
発明によれば、ゲート電極間に耐熱性の有機絶縁膜を設
けてある。
発明によれば、ゲート電極間に耐熱性の有機絶縁膜を設
けてある。
【００６７】その結果、コンタクトホール形成時に、ゲ
ート電極の稜線部で窒化膜等のエッチング防止膜が不所
望にエッチングされ、ゲート電極が露出することを防止
できる。そのため、ゲート電極の短絡不良等の発生を防
止でき、半導体装置の信頼性を向上させることができ
る。
ート電極の稜線部で窒化膜等のエッチング防止膜が不所
望にエッチングされ、ゲート電極が露出することを防止
できる。そのため、ゲート電極の短絡不良等の発生を防
止でき、半導体装置の信頼性を向上させることができ
る。
【００６８】従って、半導体装置の高集積化に伴い、隣
接するゲート電極間の間隔が狭くコンタクトホールの開
口径が縮小した半導体装置の製造においても、ＳＡＣ技
術を適用することにより、コンタクトホールを容易に、
かつ、設計値通りに形成できる。
接するゲート電極間の間隔が狭くコンタクトホールの開
口径が縮小した半導体装置の製造においても、ＳＡＣ技
術を適用することにより、コンタクトホールを容易に、
かつ、設計値通りに形成できる。
【図１】（Ａ）〜（Ｃ）は、この発明の第１の実施の形
態の半導体装置の製造工程の説明に供する断面図であ
る。
態の半導体装置の製造工程の説明に供する断面図であ
る。
【図２】（Ａ）〜（Ｃ）は、この発明の第１の実施の形
態の半導体装置の製造工程の説明に供する断面図であ
る。
態の半導体装置の製造工程の説明に供する断面図であ
る。
【図３】（Ａ）及び（Ｂ）は、この発明の第１の実施の
形態の半導体装置の製造工程の説明に供する断面図であ
る。
形態の半導体装置の製造工程の説明に供する断面図であ
る。
【図４】（Ａ）〜（Ｃ）は、この発明の第２の実施の形
態の半導体装置の製造工程の説明に供する断面図であ
る。
態の半導体装置の製造工程の説明に供する断面図であ
る。
１２：シリコン基板
１４：ゲート絶縁膜
１６：ポリシリコン膜
１８：タングステン膜
２０：シリコン酸化膜
２２：ゲート電極
２４：ソース領域又はドレイン領域
２６：シリコン窒化膜
２８：ポリイミド膜
３０，３１：積層体
３２：ＮＳＧ膜
３４：レジストパターン
３６：コンタクトホール
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB18 BB40 CC05
DD02 DD04 DD07 DD16 DD17
DD19 DD20 DD26 DD43 DD64
DD65 EE05 EE12 EE14 EE15
EE17 EE18 FF13 GG16 HH12
HH14 HH20
5F033 HH04 HH19 JJ19 KK01 LL04
MM05 MM15 NN40 PP06 QQ01
QQ08 QQ09 QQ10 QQ11 QQ13
QQ16 QQ18 QQ25 QQ35 QQ37
QQ48 QQ58 QQ65 QQ74 RR04
RR06 RR09 RR14 RR15 RR22
RR27 SS11 SS21 TT04 TT08
VV16 XX01 XX03 XX04 XX15
XX31
5F048 AA01 AC01 BA01 BB04 BB05
BB08 BB12 BF06 BF07 BF11
BF16
Claims (5)
- 【請求項１】 半導体基板上にゲート電極を複数形成す
るゲート電極形成工程と、 隣り合う前記ゲート電極表面及び該隣り合うゲート電極
間の前記半導体基板上にわたって、エッチング防止膜を
形成するエッチング防止膜形成工程と、 前記エッチング防止膜上に耐熱性を有する有機絶縁膜を
形成する有機絶縁膜形成工程と、 前記ゲート電極間に前記有機絶縁膜が残存するように、
前記ゲート電極上方の有機絶縁膜を除去する有機絶縁膜
除去工程と、 前記有機絶縁膜除去工程によって得られた積層体上に層
間絶縁膜を形成する層間絶縁膜形成工程と、 残存する前記有機絶縁膜上の前記層間絶縁膜を、前記ゲ
ート電極間距離よりも広い幅で除去してコンタクトホー
ルを開口するコンタクトホール開口工程と、 前記コンタクトホール内に残存する前記有機絶縁膜及び
エッチング防止膜を除去して、前記ゲート電極間の前記
半導体基板を露出させる基板露出工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、前記有機絶縁膜は、ポリイミド樹脂を含有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、前記有機絶縁膜除去工程は、前記有
機絶縁膜に対する露光及び現像工程を含むことを特徴と
する半導体装置の製造方法。 - 【請求項４】 請求項１または２に記載の半導体装置の
製造方法において、前記有機絶縁膜除去工程は、前記有
機絶縁膜に対するアッシング法を含むことを特徴とする
半導体装置の製造方法。 - 【請求項５】 請求項１または２に記載の半導体装置の
製造方法において、前記有機絶縁膜除去工程は、前記有
機絶縁膜に対するＲＩＥ法を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055399A JP2003258092A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
| US10/285,543 US6881676B2 (en) | 2002-03-01 | 2002-11-01 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055399A JP2003258092A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258092A true JP2003258092A (ja) | 2003-09-12 |
Family
ID=27800038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055399A Pending JP2003258092A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6881676B2 (ja) |
| JP (1) | JP2003258092A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803297B2 (en) * | 2012-08-10 | 2014-08-12 | Infineon Technologies Ag | Semiconductor device including a stress relief layer and method of manufacturing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0950986A (ja) * | 1995-05-29 | 1997-02-18 | Sony Corp | 接続孔の形成方法 |
| KR100268443B1 (ko) * | 1998-08-29 | 2000-10-16 | 윤종용 | 반도체 장치의 자기 정렬 콘택 형성 방법 |
| KR100307287B1 (ko) * | 1998-11-20 | 2001-12-05 | 윤종용 | 반도체장치의패드제조방법 |
| JP3532134B2 (ja) * | 2000-01-31 | 2004-05-31 | シャープ株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-03-01 JP JP2002055399A patent/JP2003258092A/ja active Pending
- 2002-11-01 US US10/285,543 patent/US6881676B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030166341A1 (en) | 2003-09-04 |
| US6881676B2 (en) | 2005-04-19 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
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