JPH0378227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0378227A JPH0378227A JP1214665A JP21466589A JPH0378227A JP H0378227 A JPH0378227 A JP H0378227A JP 1214665 A JP1214665 A JP 1214665A JP 21466589 A JP21466589 A JP 21466589A JP H0378227 A JPH0378227 A JP H0378227A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高集積化に適した半導体装置の製造方法に関
し、特に、近接した配線層の間の領域に電極層を形成す
る方法に関する。
し、特に、近接した配線層の間の領域に電極層を形成す
る方法に関する。
本発明は、基体上に近接して配設される配線層の間の領
域に電極層を形成する半導体装置の製造方法において、
上記配線層の少なくとも側壁に絶縁膜を形成し、基体上
の全面に上記絶縁膜とエンチング特性の異なる平坦化膜
を形成した後、上記配線層の間の領域を開口させるエツ
チングマスクを用いて上記平坦化膜をエツチングし、上
記絶縁膜を露出させ、次いで、上記絶縁膜をエツチング
し、上記配線層の間の上記基体の一部を露出させ、その
露出した上記基体の一部に電極層を形成することにより
、上記配線層の間の領域を開口させるエッチングマスク
の合わせずれによる悪影響を防止し、高集積化に有利な
構造の半導体装置を製造するものである。
域に電極層を形成する半導体装置の製造方法において、
上記配線層の少なくとも側壁に絶縁膜を形成し、基体上
の全面に上記絶縁膜とエンチング特性の異なる平坦化膜
を形成した後、上記配線層の間の領域を開口させるエツ
チングマスクを用いて上記平坦化膜をエツチングし、上
記絶縁膜を露出させ、次いで、上記絶縁膜をエツチング
し、上記配線層の間の上記基体の一部を露出させ、その
露出した上記基体の一部に電極層を形成することにより
、上記配線層の間の領域を開口させるエッチングマスク
の合わせずれによる悪影響を防止し、高集積化に有利な
構造の半導体装置を製造するものである。
ソース・トレイン領域を露出させるようなセルファライ
ンでピント線のコンタクトを取る技術が知られている。
ンでピント線のコンタクトを取る技術が知られている。
また、セルファラインでコンタクトホールを形成する以
外に、フォトマスクを使用して・ゲート１攪間を開口す
る技術も知られる。
外に、フォトマスクを使用して・ゲート１攪間を開口す
る技術も知られる。
〔従来の技術］
ＤＲＡＭのメモリセルは、キャパシタとそのキャパシタ
に記憶された２値の情報をピント線に転送するためのア
クセストランジスタからなる。アクセストランジスタの
構造は、通常、シリコン基板上に絶縁膜を介して形成さ
れるゲー）ＩＦｉ（ワード線）を有しており、レイアウ
ト上は、一対のメモリセルでビット線を共通にするため
に、平行に配設されたゲート電極の間のソース・ドレイ
ン領域からビット線が取り出される。
に記憶された２値の情報をピント線に転送するためのア
クセストランジスタからなる。アクセストランジスタの
構造は、通常、シリコン基板上に絶縁膜を介して形成さ
れるゲー）ＩＦｉ（ワード線）を有しており、レイアウ
ト上は、一対のメモリセルでビット線を共通にするため
に、平行に配設されたゲート電極の間のソース・ドレイ
ン領域からビット線が取り出される。
このような構造のＤＲＡＭを高密度に製造する方法とし
て、一対のゲート電極とその間のソース・ドレイン領域
の段差を利用し、その段差部分に被着した眉間絶縁膜を
エッチバックして行って、〔発明が解決しようとする課
題〕 しかしながら、ビット線のコンタクトホールを、マスク
を用いてバターニングする技術で形成するものでは、マ
スクの合わせずれによって、配線同士の短絡が問題とな
り、そのマスクの合わせずれを見込んで素子を形成した
時では、メモリセルの面積が大きくなる。
て、一対のゲート電極とその間のソース・ドレイン領域
の段差を利用し、その段差部分に被着した眉間絶縁膜を
エッチバックして行って、〔発明が解決しようとする課
題〕 しかしながら、ビット線のコンタクトホールを、マスク
を用いてバターニングする技術で形成するものでは、マ
スクの合わせずれによって、配線同士の短絡が問題とな
り、そのマスクの合わせずれを見込んで素子を形成した
時では、メモリセルの面積が大きくなる。
また、セルファラインでビット線のコンタクトホールを
形成するものであっても、同様にエッチバックの際にゲ
ート電極を被覆する眉間絶縁膜が削られるために、ゲー
ト電極の角部での短絡等が問題となり、高集積化の妨げ
となっている。
形成するものであっても、同様にエッチバックの際にゲ
ート電極を被覆する眉間絶縁膜が削られるために、ゲー
ト電極の角部での短絡等が問題となり、高集積化の妨げ
となっている。
そこで、本発明は上述の技術的な課題に鑑み、マスクの
合わせずれに強く、高密度化や高集積化に好適な半導体
装置の製造方法を提供することを目的とする。
合わせずれに強く、高密度化や高集積化に好適な半導体
装置の製造方法を提供することを目的とする。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は上述の目的を達成する
ために提案されたものであり、まず、シリコン基板等の
基体上に少なくとも２つの配線層を近接して配設する。
ために提案されたものであり、まず、シリコン基板等の
基体上に少なくとも２つの配線層を近接して配設する。
これら配線層は、例えばスイッチングトランジスタのゲ
ート電極であり、ポリシリコン層等により構成される。
ート電極であり、ポリシリコン層等により構成される。
次に、全面にシリコン酸化膜やシリコン窒化膜等の絶縁
膜を形成し、この絶縁膜をエツチングして上記配線層の
少なくとも側壁に該絶縁膜を残す０次に、基体上の全面
に上記絶縁膜とエツチング特性の異なる平坦化膜を形成
する。ここで、この平坦化膜としては、有機材料膜例え
ばポリイミド膜等を使用できる。その平坦化膜の形成後
、上記配線層の間の領域を開口させるＳＯＧ膜等からな
るエッチングマスクを上記平坦化膜上に形成し、上記エ
ツチングマスクのパターンを利用して上記平坦化膜をエ
ツチングする。このエツチングには・例えば酸素ガスを
用いたエツチングを利用できる。この工・ンチングによ
って、上記絶縁膜を露出させ、そして、さらに上記絶縁
膜をエツチングして上記配線層の間の上記基体の一部を
露出させる。次に、その露出した上記基体の一部に電極
層を形成する。この電極層としては、アルミニウム系の
金属配線層等を用いることが可能であり、高融点金属等
を埋め込むようにすることもできる。
膜を形成し、この絶縁膜をエツチングして上記配線層の
少なくとも側壁に該絶縁膜を残す０次に、基体上の全面
に上記絶縁膜とエツチング特性の異なる平坦化膜を形成
する。ここで、この平坦化膜としては、有機材料膜例え
ばポリイミド膜等を使用できる。その平坦化膜の形成後
、上記配線層の間の領域を開口させるＳＯＧ膜等からな
るエッチングマスクを上記平坦化膜上に形成し、上記エ
ツチングマスクのパターンを利用して上記平坦化膜をエ
ツチングする。このエツチングには・例えば酸素ガスを
用いたエツチングを利用できる。この工・ンチングによ
って、上記絶縁膜を露出させ、そして、さらに上記絶縁
膜をエツチングして上記配線層の間の上記基体の一部を
露出させる。次に、その露出した上記基体の一部に電極
層を形成する。この電極層としては、アルミニウム系の
金属配線層等を用いることが可能であり、高融点金属等
を埋め込むようにすることもできる。
配線層の少なくとも側壁に絶縁膜を形成することで、そ
の側壁が絶縁膜に覆われる。この絶縁膜は平坦化膜とエ
ツチング特性が異なるため、平坦化膜をエツチングマス
クのパターンを利用してエツチングして行った時では、
平坦化膜のみが所要のパターンで除去され、配線層はそ
の絶縁膜に覆われた形で残存する。そして、基体を露出
するために、絶縁膜のエツチングを行うが、そのエツチ
ングは残存した平坦化膜の開口部の間で進み且つ配線層
の側壁では厚く絶縁膜が覆っているために、配線層が露
出することなく、基体の一部が確実に露出することにな
る。
の側壁が絶縁膜に覆われる。この絶縁膜は平坦化膜とエ
ツチング特性が異なるため、平坦化膜をエツチングマス
クのパターンを利用してエツチングして行った時では、
平坦化膜のみが所要のパターンで除去され、配線層はそ
の絶縁膜に覆われた形で残存する。そして、基体を露出
するために、絶縁膜のエツチングを行うが、そのエツチ
ングは残存した平坦化膜の開口部の間で進み且つ配線層
の側壁では厚く絶縁膜が覆っているために、配線層が露
出することなく、基体の一部が確実に露出することにな
る。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例の半導体装置の製造方法は、ポリイミド膜を平
坦化膜として用いる方法であり、酸素ガス系のエツチン
グによって、そのポリイミド膜がパターニングされる例
である。
坦化膜として用いる方法であり、酸素ガス系のエツチン
グによって、そのポリイミド膜がパターニングされる例
である。
先ず、第１図（ａ）に示すように、シリコン基板ｌ上に
絶縁膜２を介して、ポリシリコン層からなる配線層３．
４が形成される。この配線層３．４は、例えば一対のメ
モリセルのゲート電極を構成するように、近接して配設
される。シリコン基板１の表面には配線層３，４とセル
ファラインでソース・ドレイン領域５，６．７がイオン
注入によって形成される。
絶縁膜２を介して、ポリシリコン層からなる配線層３．
４が形成される。この配線層３．４は、例えば一対のメ
モリセルのゲート電極を構成するように、近接して配設
される。シリコン基板１の表面には配線層３，４とセル
ファラインでソース・ドレイン領域５，６．７がイオン
注入によって形成される。
配線層３．４を含んだ全面にはＳｉＯ□ ・ＳｉＮ系の
絶縁膜８が形成される。この絶縁膜８の膜厚は、比較的
厚く形成される。次に、反応性イオンエツチング等によ
って異方性エンチングを行い、配線層３，４の側壁３ａ
、４ａに膜厚ｔ、の絶縁膜８を残存させる。この時、配
線層３．４上の絶縁膜８の膜厚ｔ１及び配線層３，４の
側壁３ａ。
絶縁膜８が形成される。この絶縁膜８の膜厚は、比較的
厚く形成される。次に、反応性イオンエツチング等によ
って異方性エンチングを行い、配線層３，４の側壁３ａ
、４ａに膜厚ｔ、の絶縁膜８を残存させる。この時、配
線層３．４上の絶縁膜８の膜厚ｔ１及び配線層３，４の
側壁３ａ。
４ａの絶縁膜８の膜厚し３が基板１上の絶縁膜８の膜ｒ
￥Ｌ２より厚くなるような形状にすることが好ましく、
配線層３．４を絶縁材料で被覆するために、さらに酸化
等を組合せることも可能である。
￥Ｌ２より厚くなるような形状にすることが好ましく、
配線層３．４を絶縁材料で被覆するために、さらに酸化
等を組合せることも可能である。
続いて、第１図（ｂ）に示すように、絶縁膜８上の全面
に平坦化膜であるポリイミド膜９が形成される。このポ
リイミド膜９は、十分に厚い膜厚で形成されて基体の表
面の平坦化を行う。そして、ポリイミド膜９上に当該ポ
リイミド膜９のエツチングマスクとされるＳＯＧ （ス
ピン・オン・グラス）膜ｌＯが形成される。
に平坦化膜であるポリイミド膜９が形成される。このポ
リイミド膜９は、十分に厚い膜厚で形成されて基体の表
面の平坦化を行う。そして、ポリイミド膜９上に当該ポ
リイミド膜９のエツチングマスクとされるＳＯＧ （ス
ピン・オン・グラス）膜ｌＯが形成される。
そして、第１図（ｃ）に示すように、ＳＯＧ膜１膜上０
上ジスト１１１１１を塗布した後、そのレジスト１１１
１１を選択露光、現像して、開口部を形成し、レジスト
膜１１をマスクとしてＣＨＦ、系ガスを用いた反応性イ
オンエツチングを行ってＳＯＧ膜ＩＯに窓開けを行う。
上ジスト１１１１１を塗布した後、そのレジスト１１１
１１を選択露光、現像して、開口部を形成し、レジスト
膜１１をマスクとしてＣＨＦ、系ガスを用いた反応性イ
オンエツチングを行ってＳＯＧ膜ＩＯに窓開けを行う。
このＳＯＧ膜１０のパターニングは、ポリイミド膜９に
より十分に平坦化されているので、容易にパターニング
できる。この５ＯＧＩＩＩＩＯの開口される部分は、一
対の配線層３．４の間のソース・トレイン領域６上であ
り、次に説明するように、多少マスクずれが生していて
も絶縁膜８により配線層３．４に短絡が生ずるようなこ
とはない。
より十分に平坦化されているので、容易にパターニング
できる。この５ＯＧＩＩＩＩＯの開口される部分は、一
対の配線層３．４の間のソース・トレイン領域６上であ
り、次に説明するように、多少マスクずれが生していて
も絶縁膜８により配線層３．４に短絡が生ずるようなこ
とはない。
次いで、窓開けされたＳＯＧ膜１０をエツチングマスク
として、ポリイミド膜９を開口し、接続孔１２が形成さ
れる。このエツチングには、０２系ガスを用いたイオン
反応性エツチングが好適とされる。このようなエツチン
グにより、ポリイミド膜９と５ｉＯｚ ・ＳｉＮ系膜
のエッチレートの差を利用し、ポリイミド膜９のみが除
去され、絶縁１１！８は除去されない。従って、そのエ
ツチングは配線層３，４の側壁３ａ、４ａの絶縁膜８が
露出したところで停止する。また、絶縁膜８は除去され
ないので、多少マスクの合わせずれが生しても配線層３
．４は絶縁膜８に覆われている。従って、配線層間で短
絡が起きることがない。
として、ポリイミド膜９を開口し、接続孔１２が形成さ
れる。このエツチングには、０２系ガスを用いたイオン
反応性エツチングが好適とされる。このようなエツチン
グにより、ポリイミド膜９と５ｉＯｚ ・ＳｉＮ系膜
のエッチレートの差を利用し、ポリイミド膜９のみが除
去され、絶縁１１！８は除去されない。従って、そのエ
ツチングは配線層３，４の側壁３ａ、４ａの絶縁膜８が
露出したところで停止する。また、絶縁膜８は除去され
ないので、多少マスクの合わせずれが生しても配線層３
．４は絶縁膜８に覆われている。従って、配線層間で短
絡が起きることがない。
そして、第１図（ｄ）に示すように、ＳＯＧ膜１０をエ
ッチングマスクとして、反応性イオンエンチングにより
接続孔Ｉ２内の基板１上の絶縁膜８を除去し、接続孔１
２内の基板ｌが露出される。
ッチングマスクとして、反応性イオンエンチングにより
接続孔Ｉ２内の基板１上の絶縁膜８を除去し、接続孔１
２内の基板ｌが露出される。
この時、配線層３．４を覆う絶縁膜８は、基板ｌ上の絶
縁膜８よりも厚いため、基板１のソースドレイン領域６
のみが露出される。
縁膜８よりも厚いため、基板１のソースドレイン領域６
のみが露出される。
以後、通常の工程に従って露出してソース・ドレイン領
域６に接続する電極層を形成する。このｔ極層は、例え
ばアルミニウム系の金属配線層であってリフローやタン
グステン等の高融点金属を埋め込み等を伴っても良い。
域６に接続する電極層を形成する。このｔ極層は、例え
ばアルミニウム系の金属配線層であってリフローやタン
グステン等の高融点金属を埋め込み等を伴っても良い。
以上のように、本実施例は、酸素を用いたガスに対する
絶縁膜８とポリイミド膜９のニッチレートの差を利用し
て、配線Ｎ３，４の間のソース・ドレイン領域６を露出
させることにより、マスクの合わせずれに強く、高集積
化に適した半導体装置を得ることができる。
絶縁膜８とポリイミド膜９のニッチレートの差を利用し
て、配線Ｎ３，４の間のソース・ドレイン領域６を露出
させることにより、マスクの合わせずれに強く、高集積
化に適した半導体装置を得ることができる。
本発明の半導体装置の製造方法によれば、配線層の側壁
に形成される絶縁膜と、その絶縁膜に形成される平坦化
膜はエツチング特性が異なっている。従って、平坦化膜
をエツチングして行った時には、絶縁膜は除去されず、
続いて、絶縁膜のみを自己整合的に開口させることがで
きる。このため、近接した配線層の間の領域に確実に電
橿層を形成することができ、高集積化に適した半導体装
置を得ることが可能とされる。
に形成される絶縁膜と、その絶縁膜に形成される平坦化
膜はエツチング特性が異なっている。従って、平坦化膜
をエツチングして行った時には、絶縁膜は除去されず、
続いて、絶縁膜のみを自己整合的に開口させることがで
きる。このため、近接した配線層の間の領域に確実に電
橿層を形成することができ、高集積化に適した半導体装
置を得ることが可能とされる。
第１図（ａ）乃至第１図（ｄ）は本発明の半導体装置の
製造方法の一例を工程順に説明するための断面図である
。 ■ ・ ・ ・ 基手反 ２・・・絶縁膜 ３．４・・・配線層 ５６．７° ・・ソース・ドレイン領域８・・・絶縁膜
（Ｓ ｉ Ｏ！ ・ＳｉＮ系）９・・・ポリイミド膜 ＩＯ・・・ＳＯＧ膜 １１・・・レジスト層 １２・・・接続孔
製造方法の一例を工程順に説明するための断面図である
。 ■ ・ ・ ・ 基手反 ２・・・絶縁膜 ３．４・・・配線層 ５６．７° ・・ソース・ドレイン領域８・・・絶縁膜
（Ｓ ｉ Ｏ！ ・ＳｉＮ系）９・・・ポリイミド膜 ＩＯ・・・ＳＯＧ膜 １１・・・レジスト層 １２・・・接続孔
Claims (1)
- 【特許請求の範囲】 基体上に少なくとも２つの配線層を近接して配設する工
程と、 全面に絶縁膜を形成し、この絶縁膜をエッチングして上
記配線層の少なくとも側壁に該絶縁膜を残す工程と、 基体上の全面に上記絶縁膜とエッチング特性の異なる平
坦化膜を形成する工程と、 上記配線層の間の領域を開口させるエッチングマスクを
上記平坦化膜上に形成する工程と、上記エッチングマス
クのパターンを利用して上記平坦化膜をエッチングし、
上記絶縁膜を露出させる工程と、 上記絶縁膜をエッチングし、上記配線層の間の上記基体
の一部を露出させる工程と、 その露出した上記基体の一部に電極層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214665A JP2961757B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214665A JP2961757B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0378227A true JPH0378227A (ja) | 1991-04-03 |
| JP2961757B2 JP2961757B2 (ja) | 1999-10-12 |
Family
ID=16659540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214665A Expired - Fee Related JP2961757B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961757B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007093407A (ja) * | 2005-09-29 | 2007-04-12 | Ntn Corp | ドライブシャフトの軸トルク測定方法および測定装置 |
| JP2007093406A (ja) * | 2005-09-29 | 2007-04-12 | Ntn Corp | ドライブシャフトの軸トルク測定方法および測定装置 |
-
1989
- 1989-08-21 JP JP1214665A patent/JP2961757B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007093407A (ja) * | 2005-09-29 | 2007-04-12 | Ntn Corp | ドライブシャフトの軸トルク測定方法および測定装置 |
| JP2007093406A (ja) * | 2005-09-29 | 2007-04-12 | Ntn Corp | ドライブシャフトの軸トルク測定方法および測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2961757B2 (ja) | 1999-10-12 |
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