JP3039438B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にＨＳＧ（ＨｅｍｉｓｐｈｅｒｉｃａｌＧｒａ
ｉｎｅｄ）シリコン膜からなるスタックトキャパシタ構
造を有するダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）及びその製造方法に関する。
関し、特にＨＳＧ（ＨｅｍｉｓｐｈｅｒｉｃａｌＧｒａ
ｉｎｅｄ）シリコン膜からなるスタックトキャパシタ構
造を有するダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）及びその製造方法に関する。
【０００２】
【従来の技術】スタックトキャパシタ構造を有するＤＲ
ＡＭにおいて、スタックトキャパシタの蓄積電極の表面
を凹凸にすることで単位面積当たりのメモリセル容量を
大きくする方法の一つとして、近年、シリコン膜からな
る蓄積電極の表面をＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａ
ｌ Ｇｒａｉｎｅｄ）化する技術が開発されている。
ＡＭにおいて、スタックトキャパシタの蓄積電極の表面
を凹凸にすることで単位面積当たりのメモリセル容量を
大きくする方法の一つとして、近年、シリコン膜からな
る蓄積電極の表面をＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａ
ｌ Ｇｒａｉｎｅｄ）化する技術が開発されている。
【０００３】このシリコン膜をＨＳＧ化する技術におい
ては、特開平７−２２１０３４号公報にも示されている
ように、ＨＳＧ化する直前にシリコン膜表面の自然酸化
膜を何らかの方法で除去すること、及び自然酸化膜を除
去した後に再度自然酸化膜が形成されないようにするこ
とが重要である。
ては、特開平７−２２１０３４号公報にも示されている
ように、ＨＳＧ化する直前にシリコン膜表面の自然酸化
膜を何らかの方法で除去すること、及び自然酸化膜を除
去した後に再度自然酸化膜が形成されないようにするこ
とが重要である。
【０００４】このため、シリコン膜表面の自然酸化膜を
除去してシリコン膜表面を水素原子で終端するように、
ＨＳＧ化直前に、希フッ酸で表面処理を行うことが一般
的である。
除去してシリコン膜表面を水素原子で終端するように、
ＨＳＧ化直前に、希フッ酸で表面処理を行うことが一般
的である。
【０００５】この従来のＨＳＧ化技術を用いたメモリセ
ルについて図面を用いて説明する。まず、メモリセルの
レイアウトを図６（ａ）に示す。ここで、１０１は素子
分離領域、１０２、１０３はＭＯＳトランジスタのソー
ス・ドレイン領域、１０４はＰ型シリコン基板１００上
にゲート酸化膜を介して形成されたＭＯＳトランジスタ
のゲート電極、１０５はビットコンタクト、１０６はビ
ット線、１０７は蓄積電極用コンタクト、１０８は蓄積
電極であり、セル領域全体がプレート電極で覆われてい
る。
ルについて図面を用いて説明する。まず、メモリセルの
レイアウトを図６（ａ）に示す。ここで、１０１は素子
分離領域、１０２、１０３はＭＯＳトランジスタのソー
ス・ドレイン領域、１０４はＰ型シリコン基板１００上
にゲート酸化膜を介して形成されたＭＯＳトランジスタ
のゲート電極、１０５はビットコンタクト、１０６はビ
ット線、１０７は蓄積電極用コンタクト、１０８は蓄積
電極であり、セル領域全体がプレート電極で覆われてい
る。
【０００６】次に、従来のメモリセルの製造方法を説明
する。Ｐ型シリコン基板にＭＯＳ型トランジスタを形成
した状態を図６（ｂ）に示す。
する。Ｐ型シリコン基板にＭＯＳ型トランジスタを形成
した状態を図６（ｂ）に示す。
【０００７】図７（ｃ）に示されるように、基板表面の
良好な平坦性を得るため、主としてＢＰＳＧ膜からなる
絶縁膜１１０がＣＶＤ法により成膜され、熱処理が施さ
れるが、ＢＰＳＧ膜１１０が直接基板１００に接する
と、後の熱処理時にリンあるいはボロンが拡散（アウト
ディフージョン）し、既に形成されているソース・ドレ
イン領域の拡散層のシート抵抗やトランジスタのしきい
値電圧が設計値からずれる結果になるため、ＢＰＳＧ膜
１１０は、シリコン酸化膜を下層に形成した２層膜構造
とするのが一般的である。
良好な平坦性を得るため、主としてＢＰＳＧ膜からなる
絶縁膜１１０がＣＶＤ法により成膜され、熱処理が施さ
れるが、ＢＰＳＧ膜１１０が直接基板１００に接する
と、後の熱処理時にリンあるいはボロンが拡散（アウト
ディフージョン）し、既に形成されているソース・ドレ
イン領域の拡散層のシート抵抗やトランジスタのしきい
値電圧が設計値からずれる結果になるため、ＢＰＳＧ膜
１１０は、シリコン酸化膜を下層に形成した２層膜構造
とするのが一般的である。
【０００８】その後、ビットコンタクト１０５が開孔さ
れ、さらに、例えば厚さ２０００Åのタングステンシリ
サイド膜が成膜され、所望のパターンにパターニングさ
れ、ビット線１０６が形成される。
れ、さらに、例えば厚さ２０００Åのタングステンシリ
サイド膜が成膜され、所望のパターンにパターニングさ
れ、ビット線１０６が形成される。
【０００９】次いで図７（ｄ）に示されるように、第２
のシリコン酸化膜１１１が例えば２０００Å成膜され、
さらに第２のＢＰＳＧ膜１１２が３０００Å成膜され、
例えば９００度の（第２のＢＰＳＧ膜１１２をリフロー
させるため）熱処理が行われ、表面の平坦化が図られ
る。さらに、第３のシリコン酸化膜１１３が例えば２０
００Å成膜される。
のシリコン酸化膜１１１が例えば２０００Å成膜され、
さらに第２のＢＰＳＧ膜１１２が３０００Å成膜され、
例えば９００度の（第２のＢＰＳＧ膜１１２をリフロー
させるため）熱処理が行われ、表面の平坦化が図られ
る。さらに、第３のシリコン酸化膜１１３が例えば２０
００Å成膜される。
【００１０】ここで、第３のシリコン酸化膜１１３は、
後のＨＳＧ化直前の前処理（希フッ酸による処理）のス
トッパーとして機能する。すなわち、希フッ酸によるＢ
ＰＳＧ膜のエッチレートは、シリコン酸化膜のエッチレ
ートの約１０倍であるため、所望のＨＳＧ前処理に対
し、第３のシリコン酸化膜１１３がストッパーとして機
能するような十分に厚い膜厚を有していなければ、第２
のＢＰＳＧ膜１１２の大部分がエッチングされてしま
い、歩留が著しく低下することになる。また、第２のシ
リコン酸化膜１１１は、パターニングされたタングステ
ンシリサイドからなるビット線１０６が、９００度程度
の熱処理の際に、ＢＰＳＧ膜がリフローされると同時
に、ストレスを受け移動してしまうという不具合を防止
するために形成されている。さらに第２のシリコン酸化
膜１１１は、タングステンシリサイドを周辺の回路領域
において冗長回路のフューズとして使用した場合には、
パッケージされた製品の信頼性（特に耐塩水腐食性）を
向上させるために必要とされる。
後のＨＳＧ化直前の前処理（希フッ酸による処理）のス
トッパーとして機能する。すなわち、希フッ酸によるＢ
ＰＳＧ膜のエッチレートは、シリコン酸化膜のエッチレ
ートの約１０倍であるため、所望のＨＳＧ前処理に対
し、第３のシリコン酸化膜１１３がストッパーとして機
能するような十分に厚い膜厚を有していなければ、第２
のＢＰＳＧ膜１１２の大部分がエッチングされてしま
い、歩留が著しく低下することになる。また、第２のシ
リコン酸化膜１１１は、パターニングされたタングステ
ンシリサイドからなるビット線１０６が、９００度程度
の熱処理の際に、ＢＰＳＧ膜がリフローされると同時
に、ストレスを受け移動してしまうという不具合を防止
するために形成されている。さらに第２のシリコン酸化
膜１１１は、タングステンシリサイドを周辺の回路領域
において冗長回路のフューズとして使用した場合には、
パッケージされた製品の信頼性（特に耐塩水腐食性）を
向上させるために必要とされる。
【００１１】次いで図８（ｅ）に示されるように、蓄積
電極用コンタクト孔１１４が開孔され、さらにリンドー
プトシリコン膜を成膜する前の前処理としてバッファー
ドフッ酸液およびブランソン洗浄液に基板が浸漬され
る。これら工程の目的は、基板と蓄積電極との電気的接
続を確実にすること、及びパーティクル等の除去効果に
より歩留を向上させるためである。このとき、蓄積電極
用コンタクト孔１１４の側壁面は、少しエッチングさ
れ、またシリコン酸化膜とＢＰＳＧ膜のエッチレートの
違いから、この側壁面には数百Å程度の凹凸が形成され
る。その後、例えば厚さ４０００Åのリンドープシリコ
ン膜が成膜されリンドープシリコン膜を所望のパターン
にパターニングすることにより、ＨＳＧ化される前の蓄
積電極１０８が形成される。
電極用コンタクト孔１１４が開孔され、さらにリンドー
プトシリコン膜を成膜する前の前処理としてバッファー
ドフッ酸液およびブランソン洗浄液に基板が浸漬され
る。これら工程の目的は、基板と蓄積電極との電気的接
続を確実にすること、及びパーティクル等の除去効果に
より歩留を向上させるためである。このとき、蓄積電極
用コンタクト孔１１４の側壁面は、少しエッチングさ
れ、またシリコン酸化膜とＢＰＳＧ膜のエッチレートの
違いから、この側壁面には数百Å程度の凹凸が形成され
る。その後、例えば厚さ４０００Åのリンドープシリコ
ン膜が成膜されリンドープシリコン膜を所望のパターン
にパターニングすることにより、ＨＳＧ化される前の蓄
積電極１０８が形成される。
【００１２】その後、図８（ｆ）に示されるように、リ
ンドープシリコン膜からなる蓄積電極１０８の表面の自
然酸化膜が除去されシリコン表面が水素原子で終端す
る、すなわちＨＳＧ化を形成するため（特開平７−２２
１０３４号公報参照）、希フッ酸で表面処理が行われ、
ＨＳＧ化（シラン照射およびアニーリング）が行われ、
蓄積電極１０８の表面に凹凸が形成される。その後、容
量絶縁膜１１５、リンドープシリコン膜からなるプレー
ト電極１１６が形成され、これらを所望のパターンにパ
ターニングし、ＣＯＢ構造のメモリセルが得られる。
ンドープシリコン膜からなる蓄積電極１０８の表面の自
然酸化膜が除去されシリコン表面が水素原子で終端す
る、すなわちＨＳＧ化を形成するため（特開平７−２２
１０３４号公報参照）、希フッ酸で表面処理が行われ、
ＨＳＧ化（シラン照射およびアニーリング）が行われ、
蓄積電極１０８の表面に凹凸が形成される。その後、容
量絶縁膜１１５、リンドープシリコン膜からなるプレー
ト電極１１６が形成され、これらを所望のパターンにパ
ターニングし、ＣＯＢ構造のメモリセルが得られる。
【００１３】
【発明が解決しようとする課題】ところで、メモリセル
以外の箇所すなわちマスクアライメントに使用するアラ
イメントマーク、特に、これまで一般的に用いられてき
たノギスマークに注目したとき、上述の従来のＨＳＧ化
技術を用いたメモリセルの製造方法を実施した場合に
は、以下に述べるような問題が起こる。
以外の箇所すなわちマスクアライメントに使用するアラ
イメントマーク、特に、これまで一般的に用いられてき
たノギスマークに注目したとき、上述の従来のＨＳＧ化
技術を用いたメモリセルの製造方法を実施した場合に
は、以下に述べるような問題が起こる。
【００１４】まず、ノギスマークのレイアウトを図９
（ａ）に示す。ここで、２０１は蓄積電極用コンタクト
形成マスクにより同時に形成されるパターン、２０２は
蓄積電極形成マスクにより同時に形成されるパターンで
ある。
（ａ）に示す。ここで、２０１は蓄積電極用コンタクト
形成マスクにより同時に形成されるパターン、２０２は
蓄積電極形成マスクにより同時に形成されるパターンで
ある。
【００１５】従来、ノギスのようなアライメントマーク
においては、合わせられる下層のパターン２０１と上層
のパターン２０２とは、図９（ａ）に示すように、一部
が重なり合っているのが一般的であった。これは、アラ
イメントずれの値をアライメントマーク用パターン２０
１、２０２から読みとる際に、パターン２０１、２０２
同士の重なり合う部分と、重ならない部分とがある方
が、容易に判読できるからであった。
においては、合わせられる下層のパターン２０１と上層
のパターン２０２とは、図９（ａ）に示すように、一部
が重なり合っているのが一般的であった。これは、アラ
イメントずれの値をアライメントマーク用パターン２０
１、２０２から読みとる際に、パターン２０１、２０２
同士の重なり合う部分と、重ならない部分とがある方
が、容易に判読できるからであった。
【００１６】次に、従来の製造方法を用いた際の問題点
について説明する。図９（ｂ）は、図７（ｄ）に対応す
る製造途中工程のノギス部の形状を示す断面図であり、
第３のシリコン酸化膜１１３が成膜された直後の状態を
示すものである。
について説明する。図９（ｂ）は、図７（ｄ）に対応す
る製造途中工程のノギス部の形状を示す断面図であり、
第３のシリコン酸化膜１１３が成膜された直後の状態を
示すものである。
【００１７】図１０（ｃ）に示されるように、蓄積電極
用コンタクト孔１１４が開孔される際に同時にノギス領
域（アライメント領域）では図９（ａ）に示すパターン
２０１が開孔される。リンドープトシリコン膜を成膜す
る前の前処理としてバッファードフッ酸液およびブラン
ソン洗浄液に基板１００が浸漬されたとき、メモリセル
部と同様に、ノギス領域のパターン２０１の側壁面は、
少しエッチングされ、数百Å程度の凹凸が形成される。
その後、蓄積電極形成のためのリンドープトシリコン膜
１０８がパターン２０１上にも成膜される。
用コンタクト孔１１４が開孔される際に同時にノギス領
域（アライメント領域）では図９（ａ）に示すパターン
２０１が開孔される。リンドープトシリコン膜を成膜す
る前の前処理としてバッファードフッ酸液およびブラン
ソン洗浄液に基板１００が浸漬されたとき、メモリセル
部と同様に、ノギス領域のパターン２０１の側壁面は、
少しエッチングされ、数百Å程度の凹凸が形成される。
その後、蓄積電極形成のためのリンドープトシリコン膜
１０８がパターン２０１上にも成膜される。
【００１８】次いで図１０（ｄ）に示されるように、蓄
積電極形成のためリンドープシリコン膜１０８がパター
ニングされると同時に、ノギス領域でもリンドープシリ
コン膜１０８が異方性ドライエッチ技術を用いてパター
ニングされ、図９（ａ）のパターン２０２が形成され
る。また基板１００には、蓄積電極のオーバエッチング
により凹部３０１が形成される。このとき、凹部３０１
の凹凸を有する側壁面部のリンドープシリコン膜１０８
はエッチングされるため、凹部３０１の側壁面部にはリ
ンドープシリコン膜１０８によるサイドウォール３０２
が形成される。また、凹部３０１の側壁面は凹凸を有す
るため、小さなサイドウォール３０２ａと大きなサイド
ウォール３０２ｂとが個々に分離して形成されることが
ある。
積電極形成のためリンドープシリコン膜１０８がパター
ニングされると同時に、ノギス領域でもリンドープシリ
コン膜１０８が異方性ドライエッチ技術を用いてパター
ニングされ、図９（ａ）のパターン２０２が形成され
る。また基板１００には、蓄積電極のオーバエッチング
により凹部３０１が形成される。このとき、凹部３０１
の凹凸を有する側壁面部のリンドープシリコン膜１０８
はエッチングされるため、凹部３０１の側壁面部にはリ
ンドープシリコン膜１０８によるサイドウォール３０２
が形成される。また、凹部３０１の側壁面は凹凸を有す
るため、小さなサイドウォール３０２ａと大きなサイド
ウォール３０２ｂとが個々に分離して形成されることが
ある。
【００１９】図１０（ｄ）の構造のものを希フッ酸によ
る表面処理を行った直後の状態が図１１（ｅ）である
が、先にも述べたように希フッ酸のＢＰＳＧ膜のエッチ
レートは、シリコン酸化膜のエッチレートの約１０倍で
あるため、パターン２０１の凹部３０１の側壁面のＢＰ
ＳＧ膜１１０，１１２は、サイドウォール３０２で覆わ
れていない部分からエッチングが進む。このため図１１
（ｅ）に示されるように小さいサイドウォール３０２ａ
は、宙に浮いた状態となり、後のＨＳＧ処理した後で
は、この部分が剥がれ（図１１（ｆ））、工程ゴミとな
って、歩留を低下させるという問題があった。
る表面処理を行った直後の状態が図１１（ｅ）である
が、先にも述べたように希フッ酸のＢＰＳＧ膜のエッチ
レートは、シリコン酸化膜のエッチレートの約１０倍で
あるため、パターン２０１の凹部３０１の側壁面のＢＰ
ＳＧ膜１１０，１１２は、サイドウォール３０２で覆わ
れていない部分からエッチングが進む。このため図１１
（ｅ）に示されるように小さいサイドウォール３０２ａ
は、宙に浮いた状態となり、後のＨＳＧ処理した後で
は、この部分が剥がれ（図１１（ｆ））、工程ゴミとな
って、歩留を低下させるという問題があった。
【００２０】ところで、ＢＰＳＧ膜がＨＳＧの前処理時
にエッチングされなければ、パターン２０１内の凹部３
０１の側壁面にサイドウォール３０２が残存しても、こ
のサイドウォール剥がれは当然ながら発生しないが、Ｈ
ＳＧの前処理としての希フッ酸処理が原因で発生してい
た。希フッ酸によるＨＳＧ前処理は、前述したように、
良適なＨＳＧ型蓄積電極の形成を行うには、必須の処理
であり、この処理をなくすことはできない。
にエッチングされなければ、パターン２０１内の凹部３
０１の側壁面にサイドウォール３０２が残存しても、こ
のサイドウォール剥がれは当然ながら発生しないが、Ｈ
ＳＧの前処理としての希フッ酸処理が原因で発生してい
た。希フッ酸によるＨＳＧ前処理は、前述したように、
良適なＨＳＧ型蓄積電極の形成を行うには、必須の処理
であり、この処理をなくすことはできない。
【００２１】本発明の目的は、サイドウォールが剥がれ
て歩留が低下することを防止した半導体装置及びその製
造方法を提供することにある。
て歩留が低下することを防止した半導体装置及びその製
造方法を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、ＨＳＧ（Ｈｅｍｉ
ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ）シリコン膜から
なる蓄積電極を有する半導体記憶装置であって、内部の
絶縁膜よりも相対的にエッチング速度の遅い絶縁膜を最
上層の絶縁膜とする多層の絶縁膜から成る側面は蓄積電
極形成用膜で完全に覆われているものである。
め、本発明に係る半導体記憶装置は、ＨＳＧ（Ｈｅｍｉ
ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅｄ）シリコン膜から
なる蓄積電極を有する半導体記憶装置であって、内部の
絶縁膜よりも相対的にエッチング速度の遅い絶縁膜を最
上層の絶縁膜とする多層の絶縁膜から成る側面は蓄積電
極形成用膜で完全に覆われているものである。
【００２３】また前記多層の絶縁膜に開口部を設けるた
めのパターンと前記開口部を覆うように前記蓄積電極形
成用膜をパターニングするためのパターンを有するアク
セサリーパターンを有するものである。
めのパターンと前記開口部を覆うように前記蓄積電極形
成用膜をパターニングするためのパターンを有するアク
セサリーパターンを有するものである。
【００２４】
【００２５】
【００２６】
【００２７】また本発明に係る半導体記憶装置の製造方
法は、ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉ
ｎｅｄ）シリコン膜からなる蓄積電極を有する半導体記
憶装置の製造方法であって、コンタクト形成工程と、成
膜工程と、パターニング工程とを含み、コンタクト形成
工程は、蓄積電極用コンタクト孔を開孔する処理であ
り、成膜工程は、蓄積電極用コンタクト孔を含む半導体
基板上に蓄積電極用の半導体材料を成膜する処理であ
り、パターニング工程は、蓄積電極用コンタクト孔上に
成膜された蓄積電極用半導体材料をパターニングする際
に、前記側面を覆うように該蓄積電極用半導体材料をパ
ターニングする処理である。
法は、ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉ
ｎｅｄ）シリコン膜からなる蓄積電極を有する半導体記
憶装置の製造方法であって、コンタクト形成工程と、成
膜工程と、パターニング工程とを含み、コンタクト形成
工程は、蓄積電極用コンタクト孔を開孔する処理であ
り、成膜工程は、蓄積電極用コンタクト孔を含む半導体
基板上に蓄積電極用の半導体材料を成膜する処理であ
り、パターニング工程は、蓄積電極用コンタクト孔上に
成膜された蓄積電極用半導体材料をパターニングする際
に、前記側面を覆うように該蓄積電極用半導体材料をパ
ターニングする処理である。
【００２８】
【００２９】
【００３０】また本発明に係る半導体記憶装置の製造方
法は、ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉ
ｎｅｄ）シリコン膜からなる蓄積電極を有する半導体記
憶装置の製造方法であって、 コンタクト形成工程と、成
膜工程と、パターニング工程と、アクセサリーパターン
形成工程とを含み、 コンタクト形成工程は、蓄積電極用
コンタクト孔を開孔する処理であり、 成膜工程は、アク
セサリパターン及び蓄積電極用コンタクト孔を含む半導
体基板上に蓄積電極用の半導体材料を成膜する処理であ
り、 パターニング工程は、蓄積電極用コンタクト孔上に
成膜された蓄積電極用半導体材料をパターニングする工
程であり、 アクセサリーパターン形成工程は、第１のア
クセサリパターン形成工程と、前記成膜工程と、第２の
アクセサリパターン形成工程と含み、 前記第１のアクセ
サリパターン形成工程は、蓄積電極用コンタクト孔の形
成時にメモリセル領域に隣接したアクセサリパターンの
領域に、第１のアクセサリパターンとしての凹陥状パタ
ーンを開孔する処理であり、 第２のアクセサリパターン
形成工程は、メモリセル領域の蓄積電極形成用膜をパタ
ーニングする際に、アクセサリパターン領域の蓄積電極
形成用膜からなるサイドウォールが連続して凹陥状パタ
ーンの側面部を覆うようにパターニングし、第２のアク
セサリパターンとしての凸状パターンを形成する処理で
ある。
法は、ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉ
ｎｅｄ）シリコン膜からなる蓄積電極を有する半導体記
憶装置の製造方法であって、 コンタクト形成工程と、成
膜工程と、パターニング工程と、アクセサリーパターン
形成工程とを含み、 コンタクト形成工程は、蓄積電極用
コンタクト孔を開孔する処理であり、 成膜工程は、アク
セサリパターン及び蓄積電極用コンタクト孔を含む半導
体基板上に蓄積電極用の半導体材料を成膜する処理であ
り、 パターニング工程は、蓄積電極用コンタクト孔上に
成膜された蓄積電極用半導体材料をパターニングする工
程であり、 アクセサリーパターン形成工程は、第１のア
クセサリパターン形成工程と、前記成膜工程と、第２の
アクセサリパターン形成工程と含み、 前記第１のアクセ
サリパターン形成工程は、蓄積電極用コンタクト孔の形
成時にメモリセル領域に隣接したアクセサリパターンの
領域に、第１のアクセサリパターンとしての凹陥状パタ
ーンを開孔する処理であり、 第２のアクセサリパターン
形成工程は、メモリセル領域の蓄積電極形成用膜をパタ
ーニングする際に、アクセサリパターン領域の蓄積電極
形成用膜からなるサイドウォールが連続して凹陥状パタ
ーンの側面部を覆うようにパターニングし、第２のアク
セサリパターンとしての凸状パターンを形成する処理で
ある。
【００３１】
【作用】メモリセル以外の領域には、アクセサリパター
ン、例えばマスクアライメントに使用するアライメント
マークが２段階に渡って形成されることがある。すなわ
ち、第１のアクセサリパターンは、メモリセル領域に蓄
積電極用コンタクト孔を形成する際に凹陥状のパターン
として形成される。また第２のアクセサリパターンは、
前記コンタクト孔に充填される膜を蓄積電極の形状に成
形する際にパターンとして形成される。
ン、例えばマスクアライメントに使用するアライメント
マークが２段階に渡って形成されることがある。すなわ
ち、第１のアクセサリパターンは、メモリセル領域に蓄
積電極用コンタクト孔を形成する際に凹陥状のパターン
として形成される。また第２のアクセサリパターンは、
前記コンタクト孔に充填される膜を蓄積電極の形状に成
形する際にパターンとして形成される。
【００３２】上述したように従来は、第１のアクセサリ
パターンをなす凹陥状のパターン部の側壁面部から離れ
た位置に第２のアクセサリパターンをなすパターン部が
形成されるため、凹陥状パターンの側壁面部にサイドウ
オールの剥がれが起きてゴミが発生するという問題があ
った。
パターンをなす凹陥状のパターン部の側壁面部から離れ
た位置に第２のアクセサリパターンをなすパターン部が
形成されるため、凹陥状パターンの側壁面部にサイドウ
オールの剥がれが起きてゴミが発生するという問題があ
った。
【００３３】そこで、本発明は、凹陥状パターンの側壁
面部を覆う蓄積電極形成用膜を利用して第２のアクセサ
リパターンをなすパターンを形成する。
面部を覆う蓄積電極形成用膜を利用して第２のアクセサ
リパターンをなすパターンを形成する。
【００３４】本発明によれば、第１のアクセサリパター
ンをなす凹陥状パターンの側壁面部が蓄積電極形成用膜
によって覆われることとなり、エッチング処理時にサイ
ドウォールが発生することはなく、工程ゴミの発生を抑
えて製造歩留を向上することができる。
ンをなす凹陥状パターンの側壁面部が蓄積電極形成用膜
によって覆われることとなり、エッチング処理時にサイ
ドウォールが発生することはなく、工程ゴミの発生を抑
えて製造歩留を向上することができる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００３６】（実施形態１）図１（ａ），（ｂ）は、本
発明の実施形態１におけるアライメントマークを示す平
面図である。
発明の実施形態１におけるアライメントマークを示す平
面図である。
【００３７】図において、本発明の実施形態１に係る半
導体記憶装置は、半導体基板上のメモリセル領域に隣接
してアクセサリパターン領域を備えている。実施形態１
では、アクセサリパターンとして位置決め用のアライメ
ントマークを例にとって説明する。位置決め用のアライ
メントマークは、第１のアライメントマークと第２のア
ライメントマークとからなっている。
導体記憶装置は、半導体基板上のメモリセル領域に隣接
してアクセサリパターン領域を備えている。実施形態１
では、アクセサリパターンとして位置決め用のアライメ
ントマークを例にとって説明する。位置決め用のアライ
メントマークは、第１のアライメントマークと第２のア
ライメントマークとからなっている。
【００３８】第１のアライメントマークは、メモリセル
の領域に蓄積電極用コンタクト孔を形成する際にアライ
メント領域に凹陥状のパターン２０１として形成される
ものである。
の領域に蓄積電極用コンタクト孔を形成する際にアライ
メント領域に凹陥状のパターン２０１として形成される
ものである。
【００３９】第２のアライメントマークは、蓄積電極用
コンタクト孔に充填される膜を蓄積電極の形状に成形す
る際に凹陥状パターン２０１の側壁面部を覆って堆積さ
れた蓄積電極用膜１０８によるパターン２０２として形
成されるものである。
コンタクト孔に充填される膜を蓄積電極の形状に成形す
る際に凹陥状パターン２０１の側壁面部を覆って堆積さ
れた蓄積電極用膜１０８によるパターン２０２として形
成されるものである。
【００４０】図１（ａ）及び（ｂ）に示す本発明の実施
形態１では、蓄積電極用コンタクト形成マスクにより同
時に形成されるアライメントマーク用パターン２０１、
２０２がすべて蓄積電極形成用膜１０８で覆われている
ため、蓄積電極用コンタクト形成マスクにより同時に形
成されるパターン２０１、２０２の側壁面部に蓄積電極
形成用膜によるサイドウォールは形成されず、ＨＳＧ型
蓄積電極の形成プロセスにおいても、サイドウォールの
剥がれによるゴミが発生するという問題は生じない。
形態１では、蓄積電極用コンタクト形成マスクにより同
時に形成されるアライメントマーク用パターン２０１、
２０２がすべて蓄積電極形成用膜１０８で覆われている
ため、蓄積電極用コンタクト形成マスクにより同時に形
成されるパターン２０１、２０２の側壁面部に蓄積電極
形成用膜によるサイドウォールは形成されず、ＨＳＧ型
蓄積電極の形成プロセスにおいても、サイドウォールの
剥がれによるゴミが発生するという問題は生じない。
【００４１】また、図２は、本発明の実施形態１の一部
を変更した実施形態を示すものであり、図２に示す実施
形態では、蓄積電極用コンタクト形成マスクにより同時
に形成されるパターン２０１は、すべて蓄積電極形成用
の膜１０８で覆われてはいないが、蓄積電極用コンタク
ト形成マスクにより同時に形成されるパターン領域２０
１の側壁面部は、すべて蓄積電極形成用膜１０８で覆わ
れているため、図１（ａ）及び（ｂ）と同様に、ＨＳＧ
型蓄積電極の形成プロセスにおいても、サイドウォール
が剥がれるといった問題は生じない。
を変更した実施形態を示すものであり、図２に示す実施
形態では、蓄積電極用コンタクト形成マスクにより同時
に形成されるパターン２０１は、すべて蓄積電極形成用
の膜１０８で覆われてはいないが、蓄積電極用コンタク
ト形成マスクにより同時に形成されるパターン領域２０
１の側壁面部は、すべて蓄積電極形成用膜１０８で覆わ
れているため、図１（ａ）及び（ｂ）と同様に、ＨＳＧ
型蓄積電極の形成プロセスにおいても、サイドウォール
が剥がれるといった問題は生じない。
【００４２】次に本発明の実施形態に係る半導体記憶装
置の製造方法を図３及び図５に基づいて説明する。図３
（ａ），（ｂ）は、図２のＣ−Ｃ’線に沿う断面を用い
て製造方法を工程順に示すものである。
置の製造方法を図３及び図５に基づいて説明する。図３
（ａ），（ｂ）は、図２のＣ−Ｃ’線に沿う断面を用い
て製造方法を工程順に示すものである。
【００４３】図３（ａ）は、従来例として示した図１０
（ｃ）と同じ途中工程の図である。図３（ａ）に示すよ
うに本発明の実施形態では、多層の絶縁膜を成膜し、蓄
積電極用コンタクト孔をメモリセル領域に形成する際
に、アライメント領域に凹陥状のパターン２０１を開孔
し、リンドープトシリコン膜を成膜する前の前処理とし
てバッファードフッ酸液およびブランソン洗浄液に基板
を浸し、その後、蓄積電極用のリンドープトシリコン膜
１０８をメモリセル領域を含むアライメント領域の凹陥
状パターン２０１に成膜させる。
（ｃ）と同じ途中工程の図である。図３（ａ）に示すよ
うに本発明の実施形態では、多層の絶縁膜を成膜し、蓄
積電極用コンタクト孔をメモリセル領域に形成する際
に、アライメント領域に凹陥状のパターン２０１を開孔
し、リンドープトシリコン膜を成膜する前の前処理とし
てバッファードフッ酸液およびブランソン洗浄液に基板
を浸し、その後、蓄積電極用のリンドープトシリコン膜
１０８をメモリセル領域を含むアライメント領域の凹陥
状パターン２０１に成膜させる。
【００４４】次に図３（ｂ）に示すように、蓄積電極形
成のためリンドープシリコン膜１０８をパターニングす
るときに、アライメント領域では、図２に示されたパタ
ーン２０２の形状にリンドープシリコン膜１０８をパタ
ーニングする。このとき、アライメント領域における蓄
積電極用コンタクトパターンの凹凸を有するパターン２
０１の側壁面部の蓄積電極形成用膜１０８はエッチング
されないため、その側壁面部には、蓄積電極形成用膜１
０８によるサイドウォールは形成されない。すなわち、
アライメント領域では、蓄積電極形成用のリンドープシ
リコン膜１０８を、パターン２０１の側壁面部を覆うよ
うにパターニングするため、蓄積電極形成用のリンドー
プシリコン膜１０８によるサイドウォールが剥がれると
いった問題は生じない。なお、従来例と同様、蓄積電極
のオーバーエッチにより基板がエッチングされている部
分３０４が存在するが、この部分は歩留に悪影響を与え
るものではない。
成のためリンドープシリコン膜１０８をパターニングす
るときに、アライメント領域では、図２に示されたパタ
ーン２０２の形状にリンドープシリコン膜１０８をパタ
ーニングする。このとき、アライメント領域における蓄
積電極用コンタクトパターンの凹凸を有するパターン２
０１の側壁面部の蓄積電極形成用膜１０８はエッチング
されないため、その側壁面部には、蓄積電極形成用膜１
０８によるサイドウォールは形成されない。すなわち、
アライメント領域では、蓄積電極形成用のリンドープシ
リコン膜１０８を、パターン２０１の側壁面部を覆うよ
うにパターニングするため、蓄積電極形成用のリンドー
プシリコン膜１０８によるサイドウォールが剥がれると
いった問題は生じない。なお、従来例と同様、蓄積電極
のオーバーエッチにより基板がエッチングされている部
分３０４が存在するが、この部分は歩留に悪影響を与え
るものではない。
【００４５】その後、図５（ｃ）に示すように、希フッ
酸での表面処理を行う。このとき、希フッ酸によりパタ
ーン２０１の側壁面部のＢＰＳＧ膜１１０，１１２は、
蓄積電極形成用膜１０８で覆われていない部分からエッ
チングが進む。しかし、図５（ｃ）に示すように、１つ
の連続した蓄積電極形成用膜１０８は、シリコン基板１
００やシリコン酸化膜１０１，１１１に密着しているた
め、宙に浮いた状態とならず、後のＨＳＧ処理した後に
おいても、この部分が剥がれることはない（図５
（ｄ））。
酸での表面処理を行う。このとき、希フッ酸によりパタ
ーン２０１の側壁面部のＢＰＳＧ膜１１０，１１２は、
蓄積電極形成用膜１０８で覆われていない部分からエッ
チングが進む。しかし、図５（ｃ）に示すように、１つ
の連続した蓄積電極形成用膜１０８は、シリコン基板１
００やシリコン酸化膜１０１，１１１に密着しているた
め、宙に浮いた状態とならず、後のＨＳＧ処理した後に
おいても、この部分が剥がれることはない（図５
（ｄ））。
【００４６】（実施形態２）図４（ａ），（ｂ）は、本
発明の実施形態２に係る半導体記憶装置の製造方法を工
程順に示す断面図である。
発明の実施形態２に係る半導体記憶装置の製造方法を工
程順に示す断面図である。
【００４７】図４（ａ）は、従来例として示した図１０
（ｂ）と同じ工程図である。図４（ａ）に示すように本
実施形態２では、メモリセル領域に蓄積電極用コンタク
ト孔を開孔する際に、アライメント領域に凹陥状のパタ
ーン２０１を開孔する。さらにリンドープトシリコン膜
を成膜する前の前処理として、バッファードフッ酸液お
よびブランソン洗浄液に基板を浸漬する。このとき、パ
ターン２０１の側壁面部は、少しエッチングされ、凹凸
が形成される。引続いて、メモリセル領域及びアライメ
ント領域に亘って蓄積電極形成用のリンドープトシリコ
ン膜１０８を成膜する。
（ｂ）と同じ工程図である。図４（ａ）に示すように本
実施形態２では、メモリセル領域に蓄積電極用コンタク
ト孔を開孔する際に、アライメント領域に凹陥状のパタ
ーン２０１を開孔する。さらにリンドープトシリコン膜
を成膜する前の前処理として、バッファードフッ酸液お
よびブランソン洗浄液に基板を浸漬する。このとき、パ
ターン２０１の側壁面部は、少しエッチングされ、凹凸
が形成される。引続いて、メモリセル領域及びアライメ
ント領域に亘って蓄積電極形成用のリンドープトシリコ
ン膜１０８を成膜する。
【００４８】次いで、図４（ｂ）に示すように、蓄積電
極形成のためリンドープシリコン膜１０８をパターニン
グすると同時に、アライメント領域では、リンドープシ
リコン膜１０８を凸状のパターン２０２にパターニング
する。このとき、アライメント領域における凹凸を有す
る側壁面部の蓄積電極膜１０８はエッチングされるた
め、側壁面部には、蓄積電極膜１０８によるサイドウォ
ール１０８ａが形成されるが、この蓄積電極材料のエッ
チングの条件として、エッチング残りが発生せず、か
つ、凹凸を有する形状の側壁面に形成されるサイドウォ
ール１０８ａがその凹凸で分離されず連続した形となる
ように制御する。
極形成のためリンドープシリコン膜１０８をパターニン
グすると同時に、アライメント領域では、リンドープシ
リコン膜１０８を凸状のパターン２０２にパターニング
する。このとき、アライメント領域における凹凸を有す
る側壁面部の蓄積電極膜１０８はエッチングされるた
め、側壁面部には、蓄積電極膜１０８によるサイドウォ
ール１０８ａが形成されるが、この蓄積電極材料のエッ
チングの条件として、エッチング残りが発生せず、か
つ、凹凸を有する形状の側壁面に形成されるサイドウォ
ール１０８ａがその凹凸で分離されず連続した形となる
ように制御する。
【００４９】実施形態では、アクセサリパターンとして
位置決め用のアライメントマークを例にとって説明した
が、アクセサリパターンとしては、位置決め用のアライ
メントマークに限定されるものではなく、アクセサリパ
ターンとして、ノギスパターン，ボックスパターン，エ
ッチングパターン等を用いた場合にも、同様に適用する
ことができる。
位置決め用のアライメントマークを例にとって説明した
が、アクセサリパターンとしては、位置決め用のアライ
メントマークに限定されるものではなく、アクセサリパ
ターンとして、ノギスパターン，ボックスパターン，エ
ッチングパターン等を用いた場合にも、同様に適用する
ことができる。
【００５０】
【発明の効果】以上説明したように本発明によれば、ア
クセサリパターンの側壁面部を、蓄積電極形成用膜を利
用して被覆しているため、ＨＳＧ前処理としての希フッ
酸での表面処理を行った直後にあっても、アクセサリパ
ターンの側壁面部にサイドウォールが残留せず、サイド
ウォールの剥がれによる歩留低下を防止することができ
る。
クセサリパターンの側壁面部を、蓄積電極形成用膜を利
用して被覆しているため、ＨＳＧ前処理としての希フッ
酸での表面処理を行った直後にあっても、アクセサリパ
ターンの側壁面部にサイドウォールが残留せず、サイド
ウォールの剥がれによる歩留低下を防止することができ
る。
【００５１】さらに、蓄積電極用コンタクト孔上に成膜
された蓄積電極用半導体材料をパターニングする際に、
アクセサリパターンの側壁部を蓄積電極用半導体材料に
よるサイドウオールが連続した形状に該蓄積電極用半導
体材料をパターニングするため、蓄積電極用半導体材料
によるサイドウォールが宙に浮いた状態とはならず、サ
イドウォールの剥がれによる歩留低下を防止することが
できる。
された蓄積電極用半導体材料をパターニングする際に、
アクセサリパターンの側壁部を蓄積電極用半導体材料に
よるサイドウオールが連続した形状に該蓄積電極用半導
体材料をパターニングするため、蓄積電極用半導体材料
によるサイドウォールが宙に浮いた状態とはならず、サ
イドウォールの剥がれによる歩留低下を防止することが
できる。
【図１】本発明の実施形態１においてアライメント領域
に設けたパターンを示す平面図である。
に設けたパターンを示す平面図である。
【図２】本発明の実施形態１の一部を変更した実施形態
におけるパターンを示す平面図である。
におけるパターンを示す平面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】本発明の実施形態２に係る半導体記憶装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図５】本発明の実施形態２に係る半導体記憶装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図６】（ａ）は従来例を示す平面図、（ｂ）は（ａ）
のＡ−Ａ’線断面図である。
のＡ−Ａ’線断面図である。
【図７】従来例を製造工程順に示す断面図である。
【図８】従来例を製造工程順に示す断面図である。
【図９】従来例を示す平面図である。
【図１０】従来例を製造工程順に示す断面図である。
【図１１】従来例を製造工程順に示す断面図である。
１００ シリコン基板 １０１ 素子分離領域 １０８ 蓄積電極用膜 １１０ 絶縁膜 １１２ ＢＰＳＧ膜 ２０１ 凹陥状パターン ２０２ 凸状パターン
Claims (4)
- 【請求項１】 ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎｅｄ）シリコン膜からなる蓄積電極を有する
半導体記憶装置であって、内部の絶縁膜よりも相対的にエッチング速度の遅い絶縁
膜を最上層の絶縁膜とする多層の絶縁膜から成る側面は
蓄積電極形成用膜で完全に覆われているものであること
を特徴とする半導体記憶装置。 - 【請求項２】 前記多層の絶縁膜に開口部を設けるため
のパターンと前記開口部を覆うように前記蓄積電極形成
用膜をパターニングするためのパターンを有するアクセ
サリーパターンを有することを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項３】 ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎｅｄ）シリコン膜からなる蓄積電極を有する
半導体記憶装置の製造方法であって、 コンタクト形成工程と、成膜工程と、パターニング工程
とを含み、 コンタクト形成工程は、蓄積電極用コンタクト孔を開孔
する処理であり、 成膜工程は、蓄積電極用コンタクト孔を含む半導体基板
上に蓄積電極用の半導体材料を成膜する処理であり、 パターニング工程は、蓄積電極用コンタクト孔上に成膜
された蓄積電極用半導体材料をパターニングする際に、
前記側面を覆うように該蓄積電極用半導体材料をパター
ニングする処理であることを特徴とする半導体記憶装置
の製造方法。 - 【請求項４】 ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎｅｄ）シリコン膜からなる蓄積電極を有する
半導体記憶装置の製造方法であって、 コンタクト形成工程と、成膜工程と、パターニング工程
と、アクセサリーパターン形成工程とを含み、 コンタクト形成工程は、蓄積電極用コンタクト孔を開孔
する処理であり、 成膜工程は、アクセサリパターン及び蓄積電極用コンタ
クト孔を含む半導体基板上に蓄積電極用の半導体材料を
成膜する処理であり、 パターニング工程は、蓄積電極用コンタクト孔上に成膜
された蓄積電極用半導体材料をパターニングする工程で
あり、 アクセサリーパターン形成工程は、第１のアクセサリパ
ターン形成工程と、前 記成膜工程と、第２のアクセサリ
パターン形成工程と含み、 前記第１のアクセサリパターン形成工程は、蓄積電極用
コンタクト孔の形成時にメモリセル領域に隣接したアク
セサリパターンの領域に、第１のアクセサリパターンと
しての凹陥状パターンを開孔する処理であり、 第２のアクセサリパターン形成工程は、メモリセル領域
の蓄積電極形成用膜をパターニングする際に、アクセサ
リパターン領域の蓄積電極形成用膜からなるサイドウォ
ールが連続して凹陥状パターンの側面部を覆うようにパ
ターニングし、第２のアクセサリパターンとしての凸状
パターンを形成する処理であることを特徴とする半導体
記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102192A JP3039438B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体記憶装置及びその製造方法 |
| TW087105677A TW454235B (en) | 1997-04-18 | 1998-04-14 | Semiconductor memory device and method of manufacturing the same |
| US09/059,260 US6097054A (en) | 1997-04-18 | 1998-04-14 | Semiconductor memory device and method of manufacturing the same |
| KR1019980013878A KR100304134B1 (ko) | 1997-04-18 | 1998-04-17 | 반도체 기억장치 및 그의 제조방법 |
| US09/114,940 US6368934B1 (en) | 1997-04-18 | 1998-07-14 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102192A JP3039438B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294439A JPH10294439A (ja) | 1998-11-04 |
| JP3039438B2 true JP3039438B2 (ja) | 2000-05-08 |
Family
ID=14320809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9102192A Expired - Fee Related JP3039438B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体記憶装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JP3039438B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7094695B2 (en) * | 2002-08-21 | 2006-08-22 | Micron Technology, Inc. | Apparatus and method for conditioning a polishing pad used for mechanical and/or chemical-mechanical planarization |
| CN107924884B (zh) * | 2016-03-30 | 2022-02-18 | 松下知识产权经营株式会社 | 半导体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582747A (ja) * | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 半導体装置 |
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| JPH07221034A (ja) * | 1994-01-31 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| JP2991931B2 (ja) * | 1994-07-12 | 1999-12-20 | 松下電器産業株式会社 | 半導体装置およびそれらの製造方法 |
| US5726085A (en) | 1995-03-09 | 1998-03-10 | Texas Instruments Inc | Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback |
| US5760434A (en) * | 1996-05-07 | 1998-06-02 | Micron Technology, Inc. | Increased interior volume for integrated memory cell |
| US6033952A (en) * | 1998-11-30 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
-
1997
- 1997-04-18 JP JP9102192A patent/JP3039438B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-14 US US09/059,260 patent/US6097054A/en not_active Expired - Lifetime
- 1998-04-14 TW TW087105677A patent/TW454235B/zh not_active IP Right Cessation
- 1998-04-17 KR KR1019980013878A patent/KR100304134B1/ko not_active IP Right Cessation
- 1998-07-14 US US09/114,940 patent/US6368934B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100304134B1 (ko) | 2001-10-19 |
| US6097054A (en) | 2000-08-01 |
| US6368934B1 (en) | 2002-04-09 |
| TW454235B (en) | 2001-09-11 |
| JPH10294439A (ja) | 1998-11-04 |
| KR19980081520A (ko) | 1998-11-25 |
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