KR100304134B1 - 반도체 기억장치 및 그의 제조방법 - Google Patents

Abstract

반도체 기억장치의 제조에 있어서, 특히 HSG 형 스택 커패시터 구조를 갖는 DRAM (dynamic random access memory) 에 있어서, 축적전극형성용 실리콘막이 희석 플루오르산을 사용하여 HSG 선행공정으로 표면 처리된 후, 악세서리 및 정렬 영역에서 축적전극형성용 콘택 패턴의 측벽 표면상에 축적전극형성막이 공기중에 부유되는 것을 방지하여서, 수율의 감소를 발생시키는 박리를 방지한다. 이러한 목적을 위하여 축적전극형성용 실리콘막은 정렬 영역에서 콘택 패턴의 측벽면을 커버한다.

Description

반도체 기억장치 및 그의 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 기억장치에 관한 것이며, 특히, HSG(hemispherical grained) 형태의 스택 커패시터 구조를 갖는 다이나믹 램(이하 DRAM 이라함) 에 관한 것이다. 본 발명은 또한 DRAM 을 제조하는 방법에 관한 것이다.

각각이 스택 커패시터 구조를 갖는 DRAM 의 제조에 있어서, 스택 캐패시터의 축적전극의 표면을 요철로 형성함으로써 단위면적당의 메모리셀 용량을 증가시키는 방법의 하나로서, 반구의 그레인을 갖는 실리콘막의 형태로 축적전극의 표면을 제공하는 HSG 기술이 최근 개발되었다.

일본 특개평 번호 7-221034 호에 개시되어 있는 것처럼, 상기 HSG 기술에서, 실리콘막의 HSG 처리 직전에 어느 방법에 의해서든지 실리콘막 표면의 자연산화막을 제거하고, 상기 첫번째 자연 산화막을 제거한 후에 자연산화막을 다시 형성하는 것이 중요하다.

결국, HSG 공정 직전에, 실리콘막 표면의 자연 산화막을 제거하여 그 실리콘 표면을 수소원자로 종단하도록 하기 위하여 희석된 플루오르산으로 표면을 처리하는 것이 일반적이다.

상기 종래의 HSG 기술을 사용하는 메모리셀 및 메모리셀 제조 방법은 본 명세서에 첨부된 도면의 도 5a, 도 5b, 도 6a 내지 도 6d, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b 를 참고하여 설명될 것이다. 우선, 도 5a 는 메모리셀의 레이아웃을 보여준다. 도 5a 에서, 도면부호 101 은 소자 분리 영역, 102 및 103 은 MOS 트랜지스터의 소오스 드래인 영역, 104 는 게이트 산화막을 경유하여 P 형 실리콘 기판 (100)(도 5b) 상에 형성된 MOS 트랜지스터의 게이트 전극, 106 은 비트라인, 107 은 축적 노드 콘택, 108 은 축적 노드를 가리킨다. 전체 셀 영역은 플레이트 전극으로 커버된다(도 6d).

다음에서, 메모리셀 제조방법이 설명될 것이다. 도 5b 는 p 형 실리콘 기판 (100) 상에 형성된 MOS 트랜지스터를 보여준다.

도 6a 에 도시된 것처럼, 기판 표면에서 양호한 평탄성을 얻기 위하여, BPSG(boron-phospho-silicate glass) 막의 절연막은 CVD 에 의해서 형성된 후 열처리된다. BPSG 막 (110) 이 기판 (100) 과 직접 접촉될 때, 열처리 후에, 인(P)혹은 붕소(Bo) 가 확산되며, 결국, 이미 형성된 소오스 드래인 영역의 확산층의 시트 저항과 이미 형성된 트랜지스터의 한계 전압이 그들의 설정 값에서 벗어난다. 결국, 하층으로 실리콘 산화막을 사용하는 2 층 구조를 일반적으로 얻는다.

이어서, 비트 콘택 (105) 이 개홀 되며, 예를 들어, 2000 옹스트롬 두께의 텅스텐 실리사이드막이 또한 형성되어서, 텅스텐 실리사이드막이 소정의 패턴으로 패턴화되어서, 비트라인 (106) 을 형성한다.

그런 후, 도 6b 에 도시된 것처럼, 2000 옹스트롬의 제 2 실리콘 산화막 (111) 이 형성되며, 또한 제 2 BPSG 막 (112) 이 3000 옹스트롬의 두께로 형성되며, 900 ℃ 의 열처리가 제 2 BPSG 막 (112) 의 리플로우를 발생시키도록 실행되어서 막표면의 평탄성을 유지한다. 또한, 2000 옹스트롬의 제 3 실리콘 산화막이 형성된다.

제 3 실시콘 산화막 (113) 은 이어지는 HSG 과정 바로 전에 선행처리(희석된 플루오르산) 공정 동안 마스크로서 작용한다. 특히, 희석 플루오르산을 갖는 BPSG 막의 에치율이 실리콘 산화막의 약 수십배가 되기 때문에, 만일 제 3 실리콘 산화막 (113) 이 HSG 선행처리 동안 마스크로서 충분히 사용될만큼의 두꺼운 두께를 가지지 않는다면, 제 2 BPSG 막 (112) 의 대부분이 에치되어서, 수율을 상당히 저하시킨다. 제 2 실리콘 산화막 (111) 은 패턴된 텅스텐 실리사이드 형상의 비트라인 (106) 이 약 900 ℃ 의 열처리동안 BPSG 막의 리플로우됨과 동시에 가능 스트레스에 의해서 이동되지 않게 하도록 작용한다. 제 2 실리콘 산화막 (111) 은 만일 텅스텐 실리사이드가 잉여회로의 퓨즈(fuse) 로서 인근회로 영역내에서 사용된다면, 패키지된 장치의 신뢰성(특히 식염수에 대한 방부식성) 이 개선될 필요가 있다.

그러므로, 도 6c 에 도시된 것처럼, 축적전극용 콘택홀(114) 이 형성되며, 완충 플루오르산 용액과 브란손 세정액을, 인 도프된 실리콘막이 형성되기 전의 전처리 공정으로서 기판에 스며들게 한다. 이 공정 단계의 목적은 기판과 축적 전극 사이의 전기 접속을 강화하며, 입자 제거 효과 때문에 부분적으로 수율을 증가시키는 것이다. 이 때, 부분적으로는 축적전극형성용 콘택홀 (114) 의 측벽면을 조금 에치하기 때문에 그리고 실리콘 산화막과 BPSG 막 사이의 에치율의 차이에 의해서, 수백 옹스트롬의 깊이와 높이의 요철(凹凸) 이 형성된다. 그런 후, 예를 들어, 4000 옹스트롬의 인 도프된 실리콘막이 형성되며, 소정의 패턴으로 패턴되어서, 결국, HSG 처리되기 전의 축적전극 (108) 이 형성된다.

그런 후, 도 6d 에 도시된 것처럼, 인 도프된 실리콘막의 축적전극 (108) 의 표면으로부터 자연 산화막을 제거하고 수소 원자에 의해서 상기 실리콘 표면을 종단하기 위하여, 즉, HSG 처리를 위하여, 실리콘막 표면은 희석된 플루오르산으로 처리되며, 실란방사와 애널링에 의해서, HSG 처리되어서, 축적전극 (108) 의 표면 상에 요철을 형성한다. 그런 후, 용량절연막 (115) 과 인 도프된 실리콘막의 플레이트 전극 (116) 이 형성되어서, 이들 두 막은 소정의 패턴으로 패턴되어서 COB 구조(capacitor over bitline structure) 의 메모리셀을 얻는다.

그러나, 메모리셀을 제외한 영역, 즉, 마스크 정렬에 사용되는 정렬 마크와, 특히 지금까지 일반적으로 사용되어 온 버니어 마크에 주목했을 때, 상술된 HSG 기술을 사용하는 종래의 메모리셀 제조방법에서는 다음의 문제점과 부딪히게 된다.

버니어 마크의 레이아웃은 도 7a 에 도시되며, 여기서 201 은 축적전극용 콘택 형성 마스크와 동시에 형성된 패턴을 가리키며, 202 는 축적전극 형성 마스크와 동시에 형성된 패턴을 가리킨다.

버니어 마크와 같은 정렬 마크에서, 배열된 하부 및 상부층 패턴 (201, 202) 는 도 7a 에 도시된 것처럼 부분적으로 상호 오버랩 되어 있다. 즉 모든 개별부에서의 두 개의 패턴 (201, 202) 이 상호 오버랩되어 있는지 혹은 아닌지를 판독함으로서 정렬 마크 패턴 사이의 차이 값을 쉽게 판독하여 얻을 수 있다.

종래의 제조 방법을 갖는 다양한 문제점은 다음과 같다. 도 7b 는 도 6b 에 대응하는 제조공정 동안 버니어 영역의 형상을 보여주는 개략적인 단면도이며, 제 3 실리콘 산화막 (113) 이 형성된 직후를 나타낸다.

도 8a 에 도시된 것처럼, 홀은, 축적전극형성용 콘택홀 (114) 의 형성과 동시에 버니어 영역(즉, 정렬영역) 내의 도 7a 의 패턴 (201) 으로 형성된다. 인 도프된 실리콘막 형성 전의 선행처리로서, 기판 (100) 을 완충 플루오르산 용액과 브란손 세정액에 담글 때, 메모리셀 영역과 같이, 버니어 영역 패턴 (201) 의 측벽이 조금 에치되며 그것에 의해서 수백 옹스트롬 깊이와 높이의 요철이 제공된다. 그런 후, 축적전극을 형성하기 위한 인 도프된 실리콘막 (108) 이 또한 패턴 (201) 상에 형성된다.

도 8b 에 도시된 것처럼, 축적전극의 형성을 위한 인 도프된 실리콘막 (108) 의 패턴닝과 동시에, 버니어 영역의 인 도프된 막 (108) 을 또한 이방성 건식 에치기술을 사용하여 패턴하여서, 도 7a 의 패턴 (202) 을 형성한다. 기판 (100) 내에서, 리세스 (301) 는 축적전극을 오버에칭함으로서 형성되고, 이 때, 요철을 갖는 리세스의 측벽면의 인 도프된 실리콘막 (108) 이 에치되며, 결국, 인 도프된 실리콘막 (108) 의 측벽 (302) 이 리세스 (301) 의 측벽 상에 형성된다. 또한, 리세스 (301) 의 측벽이 요철을 가지기 때문에, 작은 측벽 (302a) 및 큰 측벽 (302b) 이 상호 분리되어 형성된다.

도 9a 는 희석 플루오르산을 가지고 표면처리된 도 8b 의 구조를 도시한다. 상술된 것처럼, 희석된 플루오르산에 대한 BPSG 막의 에치율은 실리콘 산화막의 약 수십배가 되기 때문에, 패턴 (201) 의 리세스 (301) 의 측벽면의 BPSG 막 (110,112) 의 에칭은 측벽 (302) 으로 커버되지 않은 부분으로부터 진행된다. 그러므로 작은 측벽 (302a) 은, 도 9 에 도시된 것처럼, 공기 상으로 거의 부유되며, 이어서 HSG 처리 후에, 상기 부분은 공정가비지(garbage) 로서, 박리되어서(도 9b), 수율이 감소된다.

BPSG 막이 HSG 선행처리동안 에치되지 않는다면, 측벽 (302) 은 박리되지 않고 패턴 (201) 내의 리세스 (301) 의 측벽면 상에 남아 있을 것이다. 그러나, 실제적으로, 측벽 (302) 은 희석 플루오르산이 사용된 HSG 선행처리시에 박리되었다. 그럼에도 불구하고, 희석 플루오르산을 갖는 HSG 선행처리는 좋은 HSG 형 축적전극 형성에 필요불가결하다.

그러므로, 본 발명의 목적은 측벽이 박리되지 않도록 하여, 수율의 저하를방지하는 반도체 기억장치를 제공하는 것이다.

본 발명의 또다른 목적은 상기와 같은 반도체 기억장치를 제조하는 방법을 제공하는 것이다.

본 발명의 상기 목적을 달성하기 위하여, 본 발명의 반도체 기억장치는, HSG(Hemispherical Grained) 실리콘막으로 이루어진 축적전극을 갖는 반도체 기억장치로서, 내부의 절연막 보다 상대적으로 에칭 속도가 느린 절연막을 최상층의 절연막으로 하여 다층의 절연막으로 이루어진 측면이 축적전극형성용막으로 완전히 커버되어 있다.

또한, 상기 다층의 절연막에 개구부를 설치하기 위한 패턴과 상기 개구부를 커버하기 위하여 상기 축적전극형성용막을 패터닝하기 위한 패턴을 갖는 악세서리 패턴을 구비한다.

또한, 본 발명에 관한 반도체 기억장치의 제조방법은, HSG (Hemispherical Grained) 실리콘막으로 이루어진 축적전극을 갖는 반도체 기억장치의 제조방법으로서, 콘택 형성공정과, 성막공정과, 패터닝 공정을 포함하며, 콘택형성공정은, 축적전극용 콘택홀을 개홀하는 처리이며, 성막공정은, 축적전극용 콘택홀을 포함하는 반도체기판 상에 축적전극용의 반도체 재료를 성막하는 처리이며, 패터닝 공정은, 축적전극용 콘택홀 상에 성막된 축적전극용 반도체 재료를 패터닝할 때, 상기 측면을 커버하도록 상기 축적전극용 반도체 재료를 패터닝하는 처리이다.

또한, 본 발명에 관한 반도체 기억장치의 제조방법은, HSG (Hemispherical Grained) 실리콘막으로 이루어진 축적전극을 갖는 반도체 기억장치의 제조방법으로서, 콘택형성공정과, 성막공정과, 패터닝공정과, 악세서리 패터닝 공정을 포함하며, 콘택 형성공정은, 축적전극용 콘택홀을 개홀하는 처리이며, 성막공정은, 악세서리 패턴 및 축적전극용 콘택홀을 포함하는 반도체 기판 상에 축적전극용의 반도체 재료를 성막하는 처리이며, 패터닝 공정은, 축적전극용 콘택홀 상에 성막된 축적전극용 반도체 재료를 패터닝하는 공정이며, 악세서리 패턴 형성공정은, 제 1 악세서리 패턴 형성공정과, 상기 성막공정과, 제 2 악세서리 패턴 형성공정을 포함하며, 상기 제 1 악세서리 패턴 형성공정은, 축적전극용 콘택홀의 형성시에 메모리셀 영역에 인접한 악세서리 패턴의 영역에, 제 1 악세서리 패턴으로서의 그루브 형상 패턴을 개홀하는 처리이며, 제 2 악세서리 패턴 형성공정은, 메모리셀 영역의 축적전극형성용막을 패터닝할 때에, 악세서리 패턴 영역의 축적전극형성용 막으로 이루어진 측벽이 연속하여 그루브 형상 패턴의 측면부를 커버하도록 패터닝하고, 제 2 악세서리 패턴으로서의 돌출패턴을 형성하는 처리이다.

상술된 것처럼, 종래 기술에 따라서, 제 2 악세서리 패턴으로서의 돌출 패턴이 제 1 악세서리 패턴으로서의 그루브 패턴의 측벽에서 떨어진 위치에서 형성되어서, 그루부 패턴의 측벽이 공정 트래시(trash) 로서 박리 될 수 있다.

반면에, 본 발명에서는, 상기 측벽 박리를 방지하기 위하여, 축적전극 형성막의 돌출 패턴을 형성하여 그루브 패턴의 측벽면을 커버한다.

본 발명의 상기된 것과 그밖의 목적, 장점 및 특성은 첨부된 도면과 함께 설명될 때 좀 더 명확하게 될 것이다.

도 1a 는 본 발명의 제 1 실시예에 따른 반도체 기억장치에서 각각의 정렬 영역 내에 형성된 돌출 패턴을 보여주는 개략적인 평면도이다.

도 1b 는 제 1 실시예의 반도체 기억장치에 있는 정렬 영역 내에 형성된 그루브 패턴을 보여주는 개략적인 평면도이다.

도 2 는 제 1 실시예의 패턴의 변형을 보여주는 개략적인 평면도이다.

도 3a 내지 도 3d 는 제 1 실시예에 따르는 제 1 제조 방법의 공정 시퀀스를 보여주는 부분 개략 단면도이다.

도 4a 및 도 4b 는 제 2 실시예에 따르는 제 2 제조 방법의 공정 시퀀스를 보여주는 부분 개략 단면도이다.

도 5a 는 종래의 반도체 기억장치의 개략적인 평면도이다.

도 5b 는 도 5a 의 A-A' 선을 따라서 얻은 개략적인 단면도이다.

도 6a 내지 도 6d 는 종래의 반도체 기억장치를 위한 종래의 제조 방법의 공정 시퀀스를 보여주는 개략적인 단면도이다.

도 7a 는 종래의 제조 방법에서 상호 벗어나 있을 때의 정렬 영역 내에 형성된 돌출 패턴과 그루브 패턴을 보여주는 개략적인 평면도이다.

도 7b 는 종래 제조 방법의 중간 공정 단계에서 정렬 영역의 형상을 보여주는 개략적인 단면도이다.

도 8a 및 도 8b 는 종래 기술이 갖는 문제점을 설명하는, 도 7a 의 C-C' 선을 따라서 얻은 확대된 개략적인 단면도이다.

도 9a 및 도 9b 는 종래 기술이 갖는 또다른 문제점을 설명하는, 도 8a 및 도 8b 와 비슷한 확대 단면도이다.

* 도면의주요부분에대한부호의설명 *

100 : 실리콘 기판 101 : 소자분리영역

108 : 축적전극 110 : 절연막

112 : BPSG 막

본 발명의 원리는 반도체 기억장치와 그의 제조 방법에 적용될 때 특히 유용하며, 이것의 바람직한 실시예가 동봉 도면을 참조하여 상세하게 설명될 것이다.

제 1 실시예

도 1a 및 도 1b 는 각각 본 발명의 제 1 실시예에 따르는 반도체 기억장치에서 사용되는 제 1 및 제 2 정렬 마크의 개략적인 평면도이다.

제 1 실시예의 반도체 기억장치는 반도체 기억장치 상에 다수의 메모리셀 영역과 각 메모리셀 영역에 인접하여 배치된 다수의 악세서리 패턴 영역(이하 정렬 영역이라 함)을 갖는다. 상기 실시예에서, 제 1 및 제 2 정렬(배치) 마크는 제 1 및 제 2 악세서리 패턴으로서 설명될 것이다.

도 1a 에 도시된 것처럼, 제 1 정렬 마크는 축적전극형성용 콘택홀이 각 메모리셀 영역 내에 형성될 때, 그루브 패턴 (201) 으로서 각 정렬 영역 내에 형성된다.

도 1b 에 도시된 것처럼, 제 2 정렬 마크는 모든 축적전극형성용 콘택홀 내에 채워진 막을 예기된 축적전극 형상으로 형성할 때, 모든 그루브 패턴 (201) 의 측벽면 상에 증착된 축적전극형성용막 (108) (사선으로 표시됨) 의 돌출 패턴(202) 으로서 각 정렬 영역 내에 형성된다.

본 실시예에서, 축적전극형성 마스크를 사용하여 동시적으로 형성된 그루브 및 돌출 패턴 (201, 202) 은 축적전극형성용막 (108) 으로 전체가 커버되며, 측벽은 축적전극형성용막 (108) 에 의해서 그루브 및 돌출 패턴 (201, 202) 의 어느 측벽면 상에도 형성되지 않아서, 박리된 측벽 조각등의 어떤 트래시(trash) 도 HSG형 축적전극의 형성 공정 동안에 발생되지 않는다.

도 2 는 제 1 실시예의 변형을 보여준다. 본 변형예에서, 비록 그루브 패턴 (201) 이 축적전극형성용 막 (108) 으로 부분적으로만 커버되었다고 할지라도, 축적전극형성 마스크를 사용하여 동시적으로 형성된 그루브 패턴 (201) 의 측벽면은 축적전극형성용 막 (108) 으로 전체적으로 커버되었기 때문에, 측벽 박리는 도 1a 및 도 1b 의 제 1 실시예에서와 같은 예기된 HSG 형 축적전극의 형성 공정 동안에도 나타나지 않는다.

상기 실시예의 반도체 기억장치의 제조 방법은 도 3a 내지 도 3f 에서 설명될 것이다. 도 3a 및 도 3b 는 제조의 공정 시퀀스를 보여주는, C-C' 선상에서 얻은 확대 개략 단면도이다.

도 3a 는 종래 기술의 도 8a 와 동일한 공정 단계를 보여준다. 도 3a 에 도시된 것처럼, 다층 절연막 내에 메모리셀 영역에 축적전극형성용 콘택홀을 형성하기 위하여, 그루브 패턴 (201) 이 정렬 영역에 형성된 후, 기판 (100) 을 인 도프된 실리콘막 (108) 형성 전의 선행처리로서 브라손 청정액과 완충 플루오르산에 담가서, 예기된 축적전극을 위한 인 도프된 실리콘막 (108) 이 메모리셀 영역을 포함하는 정렬 영역에 그루브 패턴 (201) 으로서 형성된다.

그런 후, 도 3b 에 도시된 것처럼, 정렬 영역에서, 예기된 축적전극의 형성을 위한 인 도프된 실리콘막 (108) 이 도 2 의 돌출 패턴 (202) 의 형상으로 패턴된다. 이 때, 정렬 영역에서 축적전극 콘택 패턴에 대응하는 그루브 패턴 (201) 의 측벽면 상의 축적전극형성용 막 (108) 이 에치되지 않기 때문에, 축적전극형성용 막 (108) 의 측벽이 측벽표면 상에 형성되지 않는다. 특히, 정렬영역에서, 예기된 축적전극의 형성을 위한 인 도프된 실리콘막 (108) 은 그루브 패턴의 측벽면을 커버하도록 패턴되어서, 인 도프된 실리콘막 (108) 의 측벽 박리가 나타나지 않는다. 본 실시예에서, 종래 기술에서처럼, 비록 오버에칭부 (304) 가 예기된 축적전극의 오버에칭의 결과로서 실리콘 기판 내에 존재한다고 할지라도, 상기 부분(304) 은 수율에 악영향을 주지 않는다.

이어서, 도 3c 에 도시된 것처럼, 희석 플루오르산으로 표면처리가 수행된다. 이 때, 희석 플루오르산을 가지고 그루브 패턴 (201) 의 측벽면에서의 BPSG막 (110, 112)의 에칭은 축적전극형성용 막 (108) 으로 커버되지 않고 남아 있는 부분으로부터 진행된다. 그럼에도 불구하고, 도 3d 에 도시된 것처럼, 축적전극형성용 막 (108) 의 단일 연속 조각은 실리콘 산화막 (101, 111) 뿐만아니라 실리콘 기판 (100) 과 친밀하게 접촉되어서, 상기 측벽부의 임의의 부분이 공기 상에 부유되지 않으며 이어지는 HSG 처리 후에서도 박리되지 않는다.

제 2 실시예

도 4a 및 도 4b 는 제 2 실시예에 따르는 제조 방법의 공정 시퀀스를 보여주는 개략적인 단면도이다.

도 4a 는 종래 기술의 도 8a 에 대응하는 동일한 공정 단계를 보여준다. 도 4a 에 도시된 것처럼, 다층 절연막 내의 메모리셀 영역에서 축적전극형성용 콘택홀을 형성하기 위하여, 그루브 패턴 (201) 을 정렬 영역에 형성시킨 후 기판 (100) 을 인 도프된 실리콘막 (108) 형성 전의 선행처리로서 완충 플루오르산과 브라손 세정액에 담근다. 이 때, 그루브 패턴 (201) 의 측벽면이 약간 에칭되어서 요철을 형성하며, 예기된 축적전극을 위한 인 도프된 실리콘막 (108) 을 형성하여 메모리셀 영역과 정렬영역을 커버하도록 한다.

도 4b 에 도시된 것처럼, 정렬 영역에서, 예기된 축적전극의 형성을 위한 인 도프된 실리콘막 (108) 의 패턴닝과 동시에, 인 도프된 실리콘막 (108) 이 돌출 패턴 (202) 의 형상으로 패턴된다. 이 때, 정렬 영역에서 축적전극 콘택 패턴에 대응하는 그루브 패턴 (201) 의 측벽면 상의 축적전극형성용 막 (108) 이 에치되기 때문에, 축적전극형성용 막 (108) 의 측벽 (108a) 은 측벽면 상에 형성된다. 에칭 잔여물이 나타나지 않으며, 요철이 불규칙적인 측벽면 상에 형성된 측벽 (108a) 이 요철부의 경계에서 분리되지 않고 연속적으로 되도록 상기 축적전극 재료의 에칭조건을 제어한다.

상기 실시예에서, 악세서리 패턴들은 배치를 위한 정렬마크이다. 이들 악세서리 패턴은 정렬 마크로 결코 제한되지 않으며, 버니어 패턴, 박스 패턴, 에칭 패턴 혹은 다양한 다른 패턴일 수도 있다.

본 발명에 따라서, 개별적인 악세서리 패턴의 측벽면이 축적전극형성용 막으로 커버되기 때문에, HSG 선행처리로서 희석 플루오르산을 가지고 표면 처리가 수행된 직후에도 측벽은 악세서리 패턴의 측벽면 상에 형성되지 않아서, 측벽 박리에 의해서 수율이 저하되는 것을 방지할 수 있다.

또한, 축적전극형성 콘택 전체에 형성된 축적전극 반도체 재료를, 악세서리패턴의 측벽면과 친밀하게 접촉되도록 연속적인 측벽이 형성되게 패턴닝하기 때문에, 측벽 조각이 찌꺼기 처리시 공기 중에 부유하지 않아서, 측벽 박리에 의해서 수율이 감소하는 것을 방지할 수 있다.

본 발명은 상술된 실시예에 결코 한정되지 않으며 다양한 변형과 변화가 본 발명의 정신과 영역에서 벗어나지 않는 범위에서는 제안 될 수도 있다. 마지막으로, 본 출원은 1997년 4월 18일에 제출된 일본 특허 출원 번호 9-102192 호를 우선권으로 하며, 여기세 참고문헌으로서 포함한다.

Claims (4)

1. HSG(Hemispherical Grained) 실리콘막으로 이루어진 축적전극을 갖는 반도체 기억장치로서,

   내부의 절연막 보다 상대적으로 에칭 속도가 느린 절연막을 최상층의 절연막으로 하는 다층의 절연막으로 이루어진 측면이 축적전극형성용막으로 완전히 커버되는 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서, 상기 다층의 절연막에 개구부를 설치하기 위한 패턴과 상기 개구부를 커버하도록 상기 축적전극형성용막을 패터닝하기 위한 패턴을 갖는 악세서리 패턴을 구비하는 것을 특징으로 하는 반도체 기억장치.
3. HSG (Hemispherical Grained) 실리콘막으로 이루어진 축적전극을 갖는 반도체 기억장치의 제조방법으로서,

   콘택 형성공정과, 성막공정과, 패터닝 공정을 포함하며,

   콘택형성공정은, 축적전극용 콘택홀을 개홀하는 처리이며,

   성막공정은, 축적전극용 콘택홀을 포함하는 반도체기판 상에 축적전극용 반도체 재료를 성막하는 처리이며,

   패터닝공정은, 축적전극용 콘택홀 상에 성막된 축적전극용 반도체 재료를 패터닝할 때, 상기 측면을 커버하도록 상기 축적전극용 반도체 재료를 패터닝하는 처리인 것을 특징으로 하는 반도체 기억장치의 제조방법.
4. HSG (Hemispherical Grained) 실리콘막으로 이루어진 축적전극을 갖는 반도체 기억장치의 제조방법으로서,

   콘택형성공정과, 성막공정과, 패터닝공정과, 악세서리 패터닝 공정을 포함하며,

   콘택 형성공정은, 축적전극용 콘택홀을 개홀하는 처리이며,

   성막공정은, 악세서리 패턴 및 축적전극용 콘택홀을 포함하는 반도체 기판 상에 축적전극용 반도체 재료를 성막하는 처리이며,

   패터닝공정은, 축적전극용 콘택홀 상에 성막된 축적전극용 반도체 재료를 패터닝하는 공정이며,

   악세서리 패턴 형성공정은, 제 1 악세서리 패턴 형성공정과, 상기 성막공정과, 제 2 악세서리 패턴 형성공정을 포함하며,

   상기 제 1 악세서리 패턴 형성공정은, 축적전극용 콘택홀의 형성시에 메모리셀 영역에 인접한 악세서리 패턴의 영역에, 제 1 악세서리 패턴으로서의 그루브 형상 패턴을 개홀하는 처리이며,

   제 2 악세서리 패턴 형성공정은, 메모리셀 영역의 축적전극형성용막을 패터닝할 때에, 악세서리 패턴 영역의 축적전극형성용막으로 이루어진 측벽이 연속하여 그루브 형상 패턴의 측면부를 커버하도록 패터닝하고, 제 2 악세서리 패턴으로서의 돌출패턴을 형성하는 처리인 것을 특징으로 하는 반도체 기억장치의 제조방법.