KR970000221B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 커패시터 제조방법

제1도(a)-(d)는 종래의 커패시터 제조공정 단면도.

제2도(a)-(f)는 본 발명의 커패시터 제조공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 :게이트전극

3 : 제1절연막 4 : 측벽절연막

5 : 소오스전극 6 : 실리사이드막

7 : 비트라인 8 : 제2절연막

9 : 제3절연막 10 : 1차 스토리지노드

11 : 제4절연막 12 : 패드폴리실리콘

13 : 노드콘택홀 14 : 측벽절연막

15 : 2차 스토리지노드 5a : 2차 스토리지노드기둥

16 : 스토리지노드 17 : 유전체막

18 : 플레이트

본 발명은 커패시터에 관한 것으로, 특히 고집적 반도체 소자에서 요구되는 큰 정전용량을 얻으면서도 트랜지스터 영역에 영향을 주지 않고 커패시터 면적을 극대화시켜 고집적 반도체 소자에 적당하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.

고집적 메모리 소자에 있어서 커패시터의 형성이 소자의 집적도를 결정하는 가장 큰 장해요인이 되고 있는데, 현재 기술의 한계상 평면면적이 1μm²이하로 되어야 한다.

따라서, 커패시터 패턴 형성시 폭과 공간이 ∼0.4μm 내외가 된다.

이런 제한 조건 때문에 커패시터 면적을 크게 하는 방법으로 스택(stack)를 높게 하거나, 반도체 기판 밑으로 트랜치를 깊게 형성하는 방법을 사용하고 있다.

이하에서 종래의 커패시터 제조기술을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제1도(a)-(d)는 종래의 커패시터 형성기술을 설명하기 위한 공정단면도로써, 먼저 제1도(a)와 같이 반도체 기판(21)상의 활성영역에 게이트전극(22)을 패턴한 후, 소오스 및 드레인 영역을 형성하고, 전 표면상에 제1절연막(23)을 형성한 다음, 포토-에칭 공정을 수행하여 게이트전극(22) 사이의 소오스영역 상측의 제1절연막(23)을 제거하여 소오스를 노출시키고 이어 패턴된 제1절연막(23) 측면에 측벽절연막(24)을 형성한 후, 노출된 전표면상에 폴리실리콘을 형성하고 소오스에 접하여 일정폭을 갖도록 제1절연막(23)상에서 패터닝하여 소오스전극(25)을 형성한 다음 소오스전극(25)상에 배선용 실리사이드막(26)을 형성한다.

그 다음, 전표면상에 제2절연막(27)을 형성하고, 평탄화한 후 스토리지노드 매스크를 형성하기 위해 포토-에칭 공정을 수행하여 드레인의 상측 제2절연막(27)과 제1절연막(23)을 일정폭으로 제거하여 드레인 영역을 노출시킨다.

이어 노출된 전표면상에 얇은 제3절연막(질화막)(28)을 형성한 후 노드 콘택홀의 바닥의 제3절연막(28)을 제거한다.

그 다음 스토리지노드용 제1폴리실리콘을 노출된 전표면상에 형성하고 평탄화하여 드레인영역에 콘택되는 1차 스토리지노드(29)를 형성한다.

이어 1차 스토리지노드(29)상에 제4절연막(산화막)(30)을 형성한다.

이어 제1도(b)와 같이 포토-에칭 공정을 수행하여 소오스전극(25) 상측의 제4절연막(30)과 1차 스토리지(29)의 일정폭을 소오스전극(25)의 폭보다 작도록 제거한 후 제1도(c)와 같이 노출된 전표면상에 2차 스토리지노드용 폴리실리콘을 형성한 후 에치백하여 제4절연막(30)과 1차 스토리지노드(29)의 패턴된 측면에 2차 스토리지노드(31)를 형성한다.

이어 제1도(d)와 같이 제4절연막(30)을 에치-백 공정으로 제거한 후 스토리지노드(32)의 노출된 전표면상에 질화막/산화막 또는 산화막/질화막/산화막으로 된 유전체막(33)을 형성하고 노출된 전표면상에 폴리실리콘을 증착하여 플레이트(34)를 형성한다.

이와같은 종래의 커패시터 제조기술은 2차 노드형성시 제4절연막(30)과 1차 스토리지노드(29)를 패터닝하여야 하는데 포토공정시 얼라인(Align)이 어렵고 식각시에도 투스탭(Two step)으로 식각해야 되므로 마스크의 C.D(Critical Dimension)에 비해 70-80% 정도만 패턴이 형성된다.

따라서, 노드콘택과 노드패턴이 0.1μm 이상 오버-랩(Over-Lap)되어 있는데, 마스크 C.D에 비해 실제 패턴이 적게 형성되어 콘택과의 오버 랩 마진(Margine)이 적어져 소자의 특성을 저하시키는 문제점이 있다.

본 발명은 이와같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 작은 노드패턴을 마스크의 C.D(Critical Dimension) 이상으로 형성하여 커패시터 면적을 극대화시키고, 노드콘택과의 오버-랩 마진을 충분히 확보하는데 그 목적이 있다.

이와같은 목적을 실현하기 위한 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도(a)-(f)는 본 발명을 설명하기 위한 커패시터 제조공정 단면도를 나타낸 것으로써, 먼저 제1도(a)와 같이 반도체 기판(1)상의 활성영역에 게이트전극(2)을 형성한 후, 전 표면상에 제1절연막(SiO₂)(3)을 형성하고, 평탄화한 다음, 포토-에칭 공정을 소오스영역상의 제1절연막(3)을 일정폭으로 제거하여 소오스영역을 노출시킨다.

이어 노출된 전표면상에 질화막을 형성한 후 에치-백하여 제1절연막(3)의 측벽에 측벽절연막(4)을 형성하고, 노출된 전표면에 폴리실리콘을 증착하여 제1절연막(3)상에서 게이트전극(2)의 범위를 벗어나지 않는 일정폭으로 패터닝하여 소오스전극(5)을 패터닝하고, 배선용 실리사이드막(6)을 형성한 후 패터닝하여 비트라인(7)을 형성한다.

이어 전표면상에 제2절연막(산화막)(8)을 형성하고, 평탄화한 후 포토-에칭공정을 수행하여, 드레인영역상의 제1,2절연막(3,8)을 일정폭으로 패터닝하여 노드콘택홀을 형성하고 드레인영역을 노출시킨 후, 노출된 전표면상에 제3절연막(질화막)(9)을 얇게 형성하고, 노드콘택홀 바닥의 제3절연막(9)을 제거한다.

이어 노출된 전표면상에 스토리지노드용 폴리실리콘을 증착하고 평탄화하여 1차 스토리지노드(10)을 형성한 후, 1차 스토리지노드(10)상에 제4절연막(산화막)(10) 얇은 패드 폴리실리콘(12)을 차례로 형성한다.

그 다음 제2도(b)와 같이 포토-에칭 공정을 수행하여 소오스전극(5) 상측의 패드폴리실리콘(12), 제4절연막(11)을 소오스전극(5)의 폭보다 작은 폭으로 제거하여 일정폭을 갖는 콘택홀(13)을 형성한다.

이어 제2도(c)와 같이 노출된 전표면상에 산화막을 형성하고 에치-백 공정으로 콘택홀 측면에 측벽절연막(14)을 형성한다.

그 다음 제2도(d)와 같이 노출된 전표면상에 폴리실리콘을 형성하여 2차 스토리지노드(15)을 형성한 후 제2도(e)와 같이 에치-백 공정으로 2차 스토리지노드 기둥(15a)을 형성하여 스토리지노드(16)를 형성한다.

이어 제2도(f)와 같이 에치-백 공정으로 제4절연막(11), 측벽절연막(14)을 제거한 후, 스토리지노드(16)의 표면에 질화막/산화막 또는 산화막/질화막/산화막으로 된 유전체막(17)을 형성하고, 전표면상에 폴리실리콘을 형성한 후 패터닝하여 플레이트(18)을 형성한다.

이와같은 본 발명은 노드패턴 형성시, 폭/공간을 ∼0.4μm로 할 때, 얇은 패드 폴리실리콘막을 이용하여 노드콘택홀 형성후 노드콘택홀(13) 측벽에 측벽절연막(14)을 형성하고 2차 스토리지노드(15)를 측벽 스페이서로 형성하여 마스크 C.D(Critical Dimension) 이상의 노드를 형성할 수 있어, 커패시터 면적을 증대시킬 수 있다.

또한 노드콘택 마진확보로 인해 2차 스토리지노드(15)와 1차 스토리지노드(10)간의 오버-랩(Over-Lap)마진이 확보되어 비트라인 신뢰성이 증대되어 소자의 신뢰성이 확보되는 효과가 있다.

Claims (3)

1. 반도체 기판(1)상에 게이트전극(2), 비트라인(7), 제1절연막(3)을 형성한 상태에서 전표면상에 제2절연막(8)을 형성하고, 평탄화한 후 드레인영역 상측의 제1,2절연막(8,3)을 일정폭으로 제거하는 공정, 노출된 전표면에 얇은 제3절연막(9)을 형성한 후 드레인영역상의 제3절연막(9)을 제거하고, 전표면에 폴리실리콘을 증착하고 평탄화하여 1차 스토리지노드(10)을 형성하는 공정, 상기 1차 스토리지노드(10)상에 제4절연막(11), 패드폴리실리콘(12)을 차례로 형성하고 소오스전극(5) 상측의 패드폴리실리콘(12)과 제4절연막(11)을 일정폭으로 제거하여 노드콘택홀(13)을 형성하는 공정, 상기 노드콘택홀(13) 측면에 측벽절연막(14)을 형성하고, 노출된 전표면에 2차 스토리지노드(15)를 형성하는 공정, 상기 2차 스토리지노드(15)를 에치-백하여 2차 스토리지노드 기둥(15a)를 형성한 후 제4절연막(11), 측벽절연막(14)을 제거하여 스토리지노드(16)를 형성하는 공정, 상기 스토리지노드(16)상에 유전체막(17)을 형성하고, 전 표면에 폴리실리콘을 형성한 후 패터닝하여 플레이트(18)를 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
2. 제1항에 있어서, 제1,2,4절연막(3,8,10)은 산화막을 이용함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
3. 제1항에 있어서, 제3절연막(9)은 질화막을 이용함을 특징으로 하는 반도체 소자의 커패시터 제조방법.