KR100325288B1 - 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 신호선간의 기생커패시턴스를 감소시키고, 공정을 간략화시키기 위한 커패시터에 관한 것으로, 기판상에 형성된 제 1 절연층, 상기 제 1 절연층상에 패터닝된 비트라인, 상기 비트라인상에 형성된 제 2 절연층, 상기 제 2 절연층상에 형성되고 양측면이 경사를 이루는 커패시터 상부전극, 상기 커패시터 상부전극상에 형성된 유전막, 상기 커패시터 상부전극 일측의 상기 기판이 드러나도록 상기 제 1 절연층과 상기 제 2 절연층에 형성된 콘택홀상기 커패시터 상부전극과 일정간격 격리되어 상기 콘택홀내에 형성된 노드콘택, 상기 유전막상에 형성되며 상기 노드콘택과 전기적으로 연결된 커패시터 하부전극을 포함하여 구성되고, 본 발명에 따른 커패시터 제조방법은 기판상에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 비트라인을 패터닝하는 공정, 상기 비트라인을 포함한 전면에 제 2 절연층을 형성하는 공정, 상기 제 2 절연층상에 제 1 도전성 물질을 증착하는 공정, 상기 제 1 도전성 물질을 경사식각하여 커패시터 상부전극을 형성하는 공정, 상기 커패시터 상부전극상에 유전막을 증착하는 공정, 상기 제 2 절연층과 제 1 절연층을 차례로 식각하여 기판이 노출된 콘택홀을 형성하는 공정, 상기 콘택홀내에 제 2 도전성 물질을 증착한 후 식각하여 노드콘택을 형성하는 공정, 상기 노드콘택상에 제 3 도전성 물질을 증착한 후 식각하여 커패시터 하부전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 공정을 간략화시키고, 신호선간의 기생 커패시턴스를 감소시켜 소자의 신뢰성을 향상시키는데 적당한 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터는 크게 스택(stack)형과 트렌치(trench)형으로 크게 구분할 수 있으며, 스택형은 다시 핀(Fin)형과 실린더(cylinder)형으로 나눌 수 있다.
64MDRAM에서는 커패시턴스를 효율적으로 확보하기 위해 커패시터의 구조를 실린더형(cylinder type)을 사용하는 것이 일반적이다.
그러나 구조상으로 디멘젼(dimension)이 매우 작아지는 256MDRAM의 경우에서는 종래의 구조로부터 HSG(Hemi-spherical grain) 공정을 추가하여 커패시턴스 용량을 증가시키는 방법이 일반적인 추세이다.
이하, 종래 기술에 따른 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1g는 종래 기술의 커패시터 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 셀 트랜지스터가 형성된 반도체 기판(11)상에 제 1 절연층(12)을 형성하고, 제 1 절연층(12)상에 선택적으로 비트라인(13)들을 형성한다.
비트라인(13)을 포함한 제 1 절연층(12)상에 제 2 절연층(14)을 형성한 후, 평탄화시킨 다음, 제 2 절연층(14)상에 실리콘 질화막(15)을 차례로 형성한다.
그리고 실리콘 질화막(15)상에 다시 제 3 절연층(16)을 형성한 후, 제 3 절연층(16)상에 제 1 포토레지스트(17)를 도포한다.
노광 및 현상 공정으로 제 1 포토레지스트(17)를 패터닝하여 스토리지 노드 콘택영역을 정의한다.
도 1b에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(17)를 마스크로 이용한 식각공정으로 제 3 절연층(16), 실리콘 질화막(15), 제 2 절연층(14), 그리고 제 1 절연층(12)을 선택적으로 제거한다.
따라서, 기판(11)의 표면이 노출되는 스토리지 노드 콘택홀(18)이 형성된다.
도 1c에 도시한 바와 같이, 제 1 포토레지스트(17)를 제거한 후, 스토리지 노드 콘택홀(18)의 내측면에 절연측벽(19)을 형성한다.
이후, 기판을 포함한 제 3 절연층(16)상에 스토리지 노드 콘택용 도전성 물질, 예컨대 폴리실리콘을 증착한 후, 제 3 절연층(16)이 노출될 때까지 평탄화 공정을 실시하면, 스토리지 노드 콘택홀(18)에 도전성 물질이 매립되는 스토리지 노드 콘택(18a)이 형성된다.
도 1d에 도시한 바와 같이, 스토리지 노드 콘택(18a)을 포함한 제 3 절연층(16) 상에 커패시터 하부전극용 도전성 물질(20)을 형성한다.
그리고 커패시터 하부전극용 도전성 물질(20)상에 제 2 포토레지스트
(17a)를 도포한다.
노광 및 현상 공정으로 제 2 포토레지스트(17a)를 패터닝하여 커패시터 하부전극 영역을 정의한다.
도 1e에 도시한 바와 같이, 패터닝된 제 2 포토레지스트(17a)를 마스크로 이용한 식각 공정으로 커패시터 하부전극용 도전성 물질(20)을 선택적으로 제거하여 스토리지 노드 콘택(18a)과 전기적으로 연결되는 커패시터 하부전극(20a)을 형성한다.
도 1f에 도시한 바와 같이, 실리콘 질화막(15)이 노출되도록 제 3 절연층 (16)을 습식식각을 통해 제거한다.
그리고 실리콘 질화막(15)을 포함한 커패시터 하부전극(20a)상에 커패시터 유전막(21)을 증착한다.
이후, 도 1g에 도시한 바와 같이, 커패시터 유전막(21)상에 커패시터 상부전극(22)을 형성하면, 종래 기술에 따른 커패시터 제조공정이 완료된다.
한편, 이와 같은 종래 기술에 있어서, 커패시터 유전막으로써 고유전막을 사용할 경우, 강한 산화성 분위기로 인해 스토리지 노드 콘택의 폴리가 산화되는 것을 방지하기 위해 커패시터 노드 콘택상에 산화방지막을 형성하는 공정이 필요 하다.
그러나 상기와 같은 종래 커패시터 제조방법은 다음과 같은 문제점이 있었다.
첫째, 소자의 사이즈가 매우 작아지는 256MDRAM급 이상에서는 스토리지 노드 콘택과 비트라인간의 기생 커패시턴스가 필연적으로 나타나며 이는 소자의 신뢰성에 큰 영향을 준다.
둘째, 실린더 형상의 커패시터 형성시, 커패시터 하부전극의 하부면까지 표면적을 확대시킬 경우, 유전막을 사이에 두고 커패시터 상부전극과 비트라인 사이에 커플링 기생 커패시턴스가 발생하게 된다.
셋째, 커패시터 유전막으로써 고유전막을 사용할 경우, 강한 산화성 분위기로부터 스토리지 노드 콘택의 폴리가 산화되는 것을 방지하기 위해 별도의 산화방지막을 형성하여야 하므로 공정이 복잡해진다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로, 공정을 간략화하고, 각종 신호선간의 기생 커패시턴스를 방지하여 소자의 신뢰성을 향상시키는데 적당한 커패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1g는 종래 기술에 따른 커패시터 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명의 제 1 실시예에 따른 커패시터의 구조단면도
도 3a 내지 3g는 본 발명의 제 1 실시예에 따른 커패시터 제조방법을 설명하기 위한 공정단면도
도 4는 본 발명의 제 2 실시예에 따른 커패시터의 구조단면도
도 5a 내지 5g는 본 발명의 제 2 실시예에 따른 커패시터 제조방법을 설명하기 위한 공정단면도
도 6은 본 발명의 제 3 실시예에 따른 커패시터의 구조단면도
도 7a 내지 7g는 본 발명의 제 3 실시예에 따른 커패시터 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 절연층
33 : 비트라인 34 : 제 2 절연층
35 : 제 1 도전성 물질 35a : 커패시터 상부전극
36,36a : 제 1, 제 2 포토레지스트 37 : 커패시터 유전막
38 : 스토리지 노드 콘택홀 38a : 스토리지 노드 콘택
39 : 절연측벽 40 : 제 3 도전성 물질
40a : 커패시터 하부전극
상기의 목적을 달성하기 위한 본 발명의 커패시터는 기판상에 형성된 제 1 절연층, 상기 제 1 절연층상에 패터닝된 비트라인, 상기 비트라인상에 형성된 제 2 절연층, 상기 제 2 절연층상에 형성되고 양측면이 경사를 이루는 커패시터 상부전극, 상기 커패시터 상부전극상에 형성된 유전막, 상기 커패시터 상부전극 일측의 상기 기판이 드러나도록 상기 제 1 절연층과 상기 제 2 절연층에 형성된 콘택홀상기 커패시터 상부전극과 일정간격 격리되어 상기 콘택홀내에 형성된 노드콘택, 상기 유전막상에 형성되며 상기 노드콘택과 전기적으로 연결된 커패시터 하부전극을 포함하여 구성되고, 본 발명에 따른 커패시터 제조방법은 기판상에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 비트라인을 패터닝하는 공정, 상기 비트라인을 포함한 전면에 제 2 절연층을 형성하는 공정, 상기 제 2 절연층상에 제 1 도전성 물질을 증착하는 공정, 상기 제 1 도전성 물질을 경사식각하여 커패시터 상부전극을 형성하는 공정, 상기 커패시터 상부전극상에 유전막을 증착하는 공정, 상기 제 2 절연층과 제 1 절연층을 차례로 식각하여 기판이 노출된 콘택홀을 형성하는 공정, 상기 콘택홀내에 제 2 도전성 물질을 증착한 후 식각하여 노드콘택을 형성하는 공정, 상기 노드콘택상에 제 3 도전성 물질을 증착한 후 식각하여 커패시터 하부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 커패시터 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명은 비트라인과 스토리지 노드콘택간의 기생 커패시턴스, 그리고 커패시터 상부전극과 비트라인간의 커플링 기생 커패시턴스를 방지하기 위해 커패시터 상부전극을 형성한 후에 하부전극을 형성한다.
이와 같은 본 발명의 커패시터 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 커패시터의 구조단면도이다.
본 발명의 제 1 실시예에 따른 커패시터는 도 2에 도시한 바와 같이, 복수개의 셀 트랜지스터 및 불순물 확산영역이 형성된 반도체 기판(31)과, 상기 기판(31)상에 절연층(32)을 개재하여 서로 일정간격을 두고 형성된 복수개의 비트라인(33)들, 상기 비트라인(33)들 상부에 절연층(34)을 개재하여 형성되며 양측면이 기울기(slope)를 갖는 커패시터 상부전극(35a)들, 상기 커패시터 상부전극(35a)상에 각각 형성된 커패시터 유전막(37), 상기 비트라인과 비트라인 사이에서 상기 기판과 전기적으로 연결되는 스토리지 노드 콘택(38a), 상기 유전막(37) 사이의 상기 스토리지 노드 콘택(38a)상에 형성된 커패시터 하부전극(40a)을 포함하여 구성된다.
여기서, 비트라인(33)과 커패시터 상부전극(35a) 사이의 절연층은 실리콘 질화막과 실리콘 산화막의 적층구조이다.
그리고 실리콘 질화막은 커패시터 상부전극 형성시 식각 종료 포인트로 작용하며, 커패시터 상부전극의 양측면은 경사(slope)를 갖는다.
또한, 스토리지 노드 콘택의 양측면에는 절연측벽(39)이 더 구성되며, 절연측벽(39)에 의해 커패시터 상부전극(35a)과 전기적으로 절연된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 커패시터 제조방법을 도 3a 내지 3g를 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 제 1 실시예에 따른 커패시터 제조방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와 같이, 복수개의 셀 트랜지스터 및 불순물 확산영역이 형성된 반도체 기판(31)상에 제 1 절연층(32)을 형성하고, 제 1 절연층(32)상에 선택적으로 비트라인(33)을 형성한다.
비트라인(33)을 포함한 제 1 절연층(32)상에 제 2 절연층(34)을 형성하고, 평탄화한 후, 제 2 절연층(34)상에 커패시터 상부전극용 제 1 도전성 물질(35)을 형성한다.
제 1 도전성 물질(35)상에 제 1 포토레지스트(36)를 도포한 후 패터닝하여 커패시터 상부전극 영역을 정의한다.
이어, 도 3b에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(36)를 마스크로 이용한 식각 공정으로 제 1 도전성 물질(35)을 선택적으로 제거한다.
이때, 제 1 도전성 물질(35)의 식각시 식각면이 기울기(slope)를 갖도록하며, 제 2 절연층(34)의 표면이 노출되지 않도록 소정 깊이까지만 식각한다.
이어서, 도 3c에 도시한 바와 같이, 제 1 포토레지스트(36)를 제거한 후, 제 1 도전성 물질(35)을 포함한 전면에 커패시터 유전막(37)을 형성한다.
그리고 커패시터 유전막(37)상에 제 2 포토레지스트(36a)를 도포한다.
노광 및 현상 공정으로 패터닝하여 스토리지 노드 콘택 영역을 정의한다.
도 3d에 도시한 바와 같이, 패터닝된 제 2 포토레지스트(36a)를 마스크로 이용한 식각 공정으로 커패시터 유전막(37), 잔존하는 제 1 도전성 물질(35), 제 2 절연층(34) 및 제 1 절연층(32)을 제거하여 기판(불순물 확산영역)이 노출되도록 스토리지 노드 콘택홀(38)을 형성한다.
이때, 제 1 도전성 물질(35)에 의한 커패시터 상부전극(35a)이 패터닝된다.
이후, 도 3e에 도시한 바와 같이, 제 2 포토레지스트(36a)를 제거한 후, 스토리지 노드 콘택홀(38)의 내측면에 절연측벽(39)을 형성한다.
여기서, 절연측벽(39)은 스토리지 노드 콘택홀(38)을 포함한 기판 전면에 절연막을 증착한 후 에치백하는 것에 의해 형성되며, 상기 커패시터 상부전극(35a)의 양측면이 기울기를 가지므로 상부전극(35a)의 양측면에는 절연측벽이 형성되지 않고 에치백시 모두 제거된다.
이어서, 도 3f에 도시한 바와 같이, 절연측벽(39)을 포함한 전면에 스토리지 노드 콘택용 제 2 도전성 물질을 증착한 후, 에치백하여 스토리지 노드 콘택홀(38)에 매립되는 스토리지 노드 콘택(38a)을 형성한다.
그리고, 스토리지 노드 콘택(38a)을 포함한 전면에 커패시터 하부전극용 제 3 도전성 물질(40)을 형성한다.
이후, 도 3g에 도시한 바와 같이, 커패시터 유전막(37)의 표면이 노출될때까지 제 3 도전성 물질을 에치백하여 커패시터 하부전극(40a)을 형성하면 본 발명의 제 1 실시예에 따른 커패시터 제조공정이 완료된다.
이와 같은 본 발명의 제 1 실시예에 의하면, 커패시터 하부전극이 커패시터 상부전극의 상부에 형성되므로 하부전극과 비트라인간에 기생 커패시턴스를 최소화할 수 있다.
한편, 도 4는 본 발명의 제 2 실시예에 따른 커패시터의 구조단면도로써, 본 발명의 제 1 실시예와 비교하여 반응방지막을 추가로 구성하였다.
즉, 커패시터 하부전극과 폴리실리콘으로 이루어진 스토리지 노드 콘택이 반응을 일으키지 않도록 그 사이에 도전성의 반응방지막을 추가한 것이다.
이와 같은 본 발명의 제 2 실시예에 따른 커패시터 제조방법을 도 5a 내지 5g를 참조하여 설명하면 다음과 같다.
도 5a 내지 5h는 본 발명의 제 2 실시예에 따른 커패시터 제조방법을 설명하기 위한 공정도이다.
도 5a에 도시한 바와 같이, 복수개의 셀 트랜지스터 및 불순물 확산영역이 형성된 반도체 기판(51)상에 제 1 절연층(52)을 형성하고, 제 1 절연층(52)상에 선택적으로 비트라인(53)들을 형성한다.
비트라인(53)들을 포함한 제 1 절연층(52)상에 제 2 절연층(54)을 형성하고, 제 2 절연층(54)상에 커패시터 상부전극용 제 1 도전성 물질(55)을 형성한다.
제 1 도전성 물질(55)상에 제 1 포토레지스트(56)를 도포한 후, 패터닝하여 커패시터 상부전극 영역을 정의한다.
이어, 도 5b에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(56)를 마스크로 이용한 식각 공정으로 제 1 도전성 물질(55)을 선택적으로 제거하여 커패시터 상부전극(55a)을 형성한다.
이때, 커패시터 상부전극(55a) 형성을 위한 제 1 도전성 물질(55)의 식각시, 식각면이 기울기(slope)를 갖도록 하며, 제 1 도전성 물질(55)이 제거된 부분은 이후에 하부전극이 형성될 부분이다.
따라서, 한 번의 포토리소그래피 공정만으로 상부전극과 하부전극이 형성될 영역이 정의됨을 알 수 있다.
이어, 도 5c에 도시한 바와 같이, 제 1 포토레지스트(56)를 제거한 후, 커패시터 상부전극(55a)을 포함한 전면에 커패시터 유전막(57)을 증착하고, 커패시터 유전막(57)상에 제 3 절연층(58)을 형성한다.
도 5d에 도시한 바와 같이, 제 3 절연층을 에치백하여 커패시터 상부전극(55a) 측면의 커패시터 유전막(57)상에 사이드월 스페이서(58a)를 형성한다.
이후, 사이드월 스페이서(58a)를 마스크로 이용한 식각 공정으로 커패시터 유전막(57), 제 2 절연층(54), 그리고 제 1 절연층(52)을 제거하여 기판(51)(불순물 확산영역)이 노출되도록 스토리지 노드 콘택홀(59)을 형성한다.
이후, 도 5e에 도시한 바와 같이, 스토리지 노드 콘택홀(59)내에만 도전성 물질을 매립시켜 스토리지 노드 콘택(59a)을 형성한다.
이어서, 도 5f에 도시한 바와 같이, 습식 식각 공정을 이용하여 사이드월 스페이서(58a)만을 제거한 후, 스토리지 노드 콘택(59a)을 포함한 기판 전면에 상기 스토리지 노드 콘택과 이후에 형성될 커패시터 하부전극과의 반응방지를 위한 반응방지막(61)을 형성한다.
여기서, 반응방지막(61)은 도전성 물질로써, 통상 플라티늄(Pt)을 이용한다.
그리고 반응방지막(61)상에 커패시터 하부전극용 도전성 물질(62)을 증착한 후, 도 5g에 도시한 바와 같이, 커패시터 상부전극(55a)의 표면이 노출될때까지 커패시터 하부전극용 도전성 물질(62), 반응방지막(61)을 에치백한다.
따라서, 커패시터 상부전극의 측면에 커패시터 유전막(57)과 반응방지막(61)막을 사이에 두고 커패시터 하부전극(62a)이 형성된다.
이후, 커패시터 하부전극(62a)을 포함한 전면에 층간절연막(도시되지 않음)을 형성하면, 본 발명의 제 2 실시예에 따른 커패시터 제조공정이 완료된다.
여기서, 도면에는 도시되지 않았지만, 스토리지 노드 콘택홀(59)의 내측면에 절연막으로 이루어지는 절연측벽을 형성하는 공정을 적용할 수 있다.
한편, 도 6은 본 발명의 제 3 실시예에 따른 커패시터 구조단면도로써, 복수개의 셀 트랜지스터 및 불순물 확산영역이 형성된 반도체 기판(71)과, 반도체 기판(71)상에 형성된 제 1 절연층(72)과, 제 1 절연층(72)상에 선택적으로 형성된 복수개의 비트라인(73)들과, 상기 비트라인(73)들을 포함한 전면에 형성된 제 2 절연층(74)과, 상기 비트라인(73)사이에 형성되며 상기 반도체 기판(71)과 전기적으로 연결되는 스토리지 노드 콘택(79a)과, 상기 스토리지 노드 콘택(79a) 양측의 커패시터 상부전극(75a)들과, 상기 커패시터 상부전극(75a)의 표면에 형성된 커패시터 유전막(77)과, 상기 커패시터 유전막(77)상에 형성된 도전성 측벽(78a)과, 상기 도전성 측벽)을 포함한 스토리지 노드 콘택(79a)상에 형성된 도전성의 반응방지막(80)과, 상기 반응방지막(80)상에 형성된 커패시터 하부전극(81a)을 포함하여 구성된다.
여기서, 상기 반응방지막의 물질은 플라티늄(Pt)을 적용한다.
이와 같은 본 발명의 제 3 실시예에 따른 커패시터 제조방법을 도 7a 내지 7g를 참조하여 설명하면 다음과 같다.
도 7a 내지 7g는 본 발명의 제 3 실시예에 따른 커패시터 제조방법을 설명하기 위한 공정단면도이다.
도 7a에 도시한 바와 같이, 복수개의 셀 트랜지스터 및 불순물 확산영역이 형성된 반도체 기판(71)상에 제 1 절연층(72)을 형성하고, 제 1 절연층(72)상에 복수개의 비트라인(73)들을 형성한다.
비트라인(73)들을 포함한 제 1 절연층(72)상에 제 2 절연층(72)을 형성하고, 제 2 절연층(74)상에 커패시터 상부전극용 제 1 도전성 물질(75)을 형성한다.
제 1 도전성 물질(75)상에 제 1 포토레지스트(76)를 도포한 후 패터닝하여 커패시터 상부전극 영역을 정의한다.
이어, 도 7b에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(76)를 마스크로 이용한 식각 공정으로 제 1 도전성 물질(75)을 선택적으로 제거하여 커패시터 상부전극(75a)을 형성한다.
이때, 커패시터 상부전극(75a) 형성을 위한 제 1 도전성 물질(75)의 식각시 식각면이 기울기(slope)를 갖도록하며, 제 1 도전성 물질(75)이 제거된 부분은 이후에 하부전극이 형성될 부분이다.
따라서, 한 번의 포토리소그래피 공정만으로 상부전극과 하부전극이 형성될 영역이 정의됨을 알 수 있다.
이어, 도 7c에 도시한 바와 같이, 제 1 포토레지스트(76)를 제거한 후, 커패시터 상부전극(75a)을 포함한 전면에 커패시터 유전막(77)을 증착하고, 커패시터 유전막(76)상에 제 2 도전성 물질(78)을 형성한다.
도 7d에 도시한 바와 같이, 제 2 도전성 물질(78)을 에치백하여 커패시터 상부전극(75a) 측면의 커패시터 유전막(77)상에 제 2 도전성 물질(78)로 이루어진 사이드월 스페이서(78a)를 형성한다.
이후, 사이드월 스페이서(78a)를 마스크로 이용한 식각 공정으로 커패시터 유전막(77), 제 2 절연층(74), 그리고 제 1 절연층(72)을 제거하여 기판(71)(불순물 확산영역)이 노출되도록 스토리지 노드 콘택홀(79)을 형성한다.
이후, 도 7e에 도시한 바와 같이, 스토리지 노드 콘택홀(79)내에만 도전성 물질을 매립시켜 스토리지 노드 콘택(79a)을 형성한다.
이어서, 도 7f에 도시한 바와 같이, 사이드월 스페이서(78a)를 포함한 기판(71) 전면에 반응방지막(80)을 형성한다.
여기서, 상기 반응방지막(80)은 스토리지 노드 콘택(79a)과 이후에 형성될 커패시터 하부전극간의 반응을 방지하기 위한 것으로써, 플라티늄(Pt)을 적용한다.
이후, 반응방지막(80)상에 제 3 도전성 물질(81)을 증착한다.
도 7g에 도시한 바와 같이, 커패시터 상부전극(75a)의 표면이 노출될 때까지 제 3 도전성 물질(81), 반응방지막(80)을 에치백하면, 커패시터 하부전극(81a)이 형성된다.
여기서, 상기 커패시터 하부전극(81a)과 함께 상기 커패시터 유전막(77), 제 2 도전성 물질(78)로 이루어진 사이드월 스페이서(78a), 그리고 반응방지막(80) 또한 커패시터 하부전극으로써 역할을 수행한다.
이어서, 상기 커패시터 하부전극(81a)을 포함한 기판(71) 전면에 층간절연막을 형성하면 본 발명의 제 3 실시예에 따른 커패시터 제조공정이 완료된다.
여기서, 도면에는 도시되지 않았지만, 스토리지 노드 콘택홀(79)의 내측면에절연측벽을 형성하는 공정을 적용할 수 있다.
상기 절연측벽은 비트라인과 스토리지 노드 콘택간의 숏트를 방지하기 적용된다.
이상 상술한 바와 같이, 본 발명의 커패시터 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 스토리지 노드 콘택과 전기적으로 접하는 커패시터 하부전극을 상부전극을 형성한 다음에 형성하므로써, 하부전극과 비트라인을 포함한 각종 신호선간의 기생 커패시턴스를 최소화할 수 있다.
둘째, 커패시터 유전막을 고유전막으로 사용할 경우, 상기 고유전막은 강한 산화분위기에서 형성되는데, 상기 강한 산화분위기로부터 스토리지 노드 콘택이 산화되는 것을 방지하기 위한 별도의 산화방지막을 형성하지 않아도 되므로 공정이 간단하다.
Claims (10)
- 기판상에 형성된 제 1 절연층;상기 제 1 절연층상에 패터닝된 비트라인;상기 비트라인상에 형성된 제 2 절연층;상기 제 2 절연층상에 형성되고 양측면이 경사를 이루는 커패시터 상부전극;상기 커패시터 상부전극상에 형성된 유전막;상기 커패시터 상부전극 일측의 상기 기판이 드러나도록 상기 제 1 절연층과 상기 제 2 절연층에 형성된 콘택홀;상기 커패시터 상부전극과 일정간격 격리되어 상기 콘택홀내에 형성된 노드콘택;상기 유전막상에 형성되며 상기 노드콘택과 전기적으로 연결된 커패시터 하부전극을 포함하는 것을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 노드콘택은 절연성의 사이드월 스페이서에 의해 둘러싸여 있는 것을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 유전막과 상기 커패시터 하부전극 사이에 반응방지막이 더 구성되는 것을 특징으로 하는 커패시터의 구조.
- 제 3 항에 있어서, 상기 유전막과 상기 반응방지막 사이에 도전성의 사이드월 스페이서가 더 구성되는 것을 특징으로 하는 커패시터의 구조.
- 기판상에 제 1 절연층을 형성하고, 상기 제 1 절연층상에 비트라인을 패터닝하는 공정,상기 비트라인을 포함한 전면에 제 2 절연층을 형성하는 공정,상기 제 2 절연층상에 제 1 도전성 물질을 증착하는 공정,상기 제 1 도전성 물질을 경사식각하여 커패시터 상부전극을 형성하는 공정,상기 커패시터 상부전극상에 유전막을 증착하는 공정,상기 제 2 절연층과 제 1 절연층을 차례로 식각하여 기판이 노출된 콘택홀을 형성하는 공정,상기 콘택홀내에 제 2 도전성 물질을 증착한 후 식각하여 노드콘택을 형성하는 공정,상기 노드콘택상에 제 3 도전성 물질을 증착한 후 식각하여 커패시터 하부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기 노드콘택 형성전에 상기 콘택홀 측벽에 절연성의 사이드월 스페이서를 추가로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기 콘택홀 형성 공정은상기 유전막상에 제 3 절연층을 형성한 후 에치백하여 사이드월 스페이서를 형성하는 공정과,상기 사이드월 스페이서를 마스크로 상기 제 2 절연층과 제 1 절연층을 식각하여 콘택홀을 형성하는 공정으로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기 제 3 도전성 물질을 증착하기 이전에 반응방지막을 추가로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 8 항에 있어서, 상기 반응방지막을 형성하기 이전에 도전성의 사이드월 스페이서를 추가로 형성하는 것을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기 제 1 도전성 물질은 제 2 절연층이 노출되지 않도록 소정깊이로 식각하는 것을 특징으로 하는 커패시터 제조방법.
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