KR19990005450A - 반도체 메모리 장치 제조 방법 - Google Patents
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Abstract
본 발명은 식각 특성에 의존성이 거의 없는 자기정렬 콘택 방식으로 캐패시터를 실현함과 동시에 그 캐패시터의 캐패시턴스를 크게하는 반도체 메모리 장치 제조 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 일반적으로 진행하는 비트라인과 스토리지노드간의 층간절연과 스토리지노드 콘택 공정을 따로 진행하지 않고, 비트라인의 상부 표면 및 측벽에 각각 절연막을 형성하여 자기정렬방식으로 스토리지노드 콘택을 형성하는 동시에 비트라인의 측벽 부분까지 스토리지노드로 사용하여 종래 동일 높이의 캐패시터보다 더 큰 캐패시턴스를 얻는다.
Description
본 발명은 반도체 메모리 장치 제조 방법에 관한 것으로, 특히 DRAM 제조 방법에 관한 것이다.
고집적화 DRAM을 구현하기 위해서는, 비트라인 콘택 또는 캐패시터 콘택 마진이 그 만큼 적어짐에 따라, 자기정렬(self align contact) 콘택 방식을 채택하고 있다.
종래의 자기정렬 콘택 방식은 여러 가지가 있으나, 주로 질화막 배리어층을 스페이서로서 사용하는 방식이 많이 사용되고 있다.
그러나, 이 구조에서는 콘택 크기 및 드러난 활성영역과 필드산화막의 면적비에 따라, 식각 특성이 커다란 차이를 나타내어 공정 재현성이 크게 떨어지는 단점이 있었다. 따라서 이와 같이 난점을 극복하기 위한 여러 가지 방안들이 시도되고 있으나 이와 같은 그와 같은 시도는 모두 공정을 보다 복잡하게 하는 또 다른 문제점을 가지고 있으므로 보다 근본적인 프로세스 개발이 요구되고 있는 실정이다.
본 발명은 목적은 식각 특성에 의존성이 거의 없는 자기정렬 콘택을 실현하기 위한 반도체 메모리 장치 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 캐패시터의 자기정렬 콘택 콘택을 실현함과 동시에 그 캐패시터의 캐패시턴스를 크게하는 반도체 메모리 장치 제조 방법을 제공하는데 있다.
도 1 내지 도 11은 본 발명의 일실시예에 따른 DRAM 제조 공정도.
도면의 주요부분에 대한 부호의 설명
106: 비트라인 및 스토리지노드 콘택 플러그용 폴리실리콘막
107: 층간절연막
108: 비트라인용 폴리실리콘막
109: 하드 마스크용 산화막
110: 비트라인 스페이서 절연막
111: 스토리지노드용 폴리실리콘막
112: PSG막
113: 스토리지노드 스페이서 폴리실리콘막
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치 제조 방법은 트랜지스터가 형성되고, 비트라인 콘택 부위와 캐패시터 콘택 부위가 동시에 개구된 웨이퍼를 준비하는 단계; 상기 개구부 내에 제1전도막을 채워 비트라인 콘택 플러그와 캐패시터 콘택 플러그를 각각 형성하는 단계; 상기 비트라인 콘택 플러그와 캐패시터 콘택 플러그의 표면이 개구된 제1절연막을 형성하는 단계; 전면에 비트라인을 위한 제2전도막과 제2절연막을 형성하는 단계; 비트라인 마스크 및 식각 공정에 의해, 상기 캐패시터 콘택 플러그의 표면은 노출되면서 상기 비트라인 콘택 플러그에 접속되는, 차례로 적층된 제2전도막 및 제2절연막 패턴을 형성하는 단계; 상기 적층된 제2전도막 및 제2 절연막 패턴 측벽에 제3절연막 스페이서를 형성하는 단계; 및 전면에 캐패시터 스토리지노드를 위한 제3전도막을 형성하는 단계를 포함하여 이루어진다. 본 발명에서는 제2절연막과 제3절연막 스페이서에 의해, 제2전도막에 의해 구성되는 비트라인과 제3전도막으로 구성되는 스토리지노드가 서로 절연을 이룬다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 1 내지 도 11은 본 발명의 일실시예에 따른 DRAM 제조 공정도로서, 통상적인 스택 구조(비트라인 상부로 캐패시터가 형성되는 구조) DRAM의 비트라인부터 캐패시터 형성까지를 보여준다.
먼저, 도 1은 실리콘 기판 상에 모스트랜지스터를 형성한 다음, 비트라인 콘택홀 및 캐패시터 콘택홀을 기존의 자기정렬 방식으로 동시에 형성한 상태로서, 도면에서 101은 실리콘 기판, 102는 게이트 산화막, 103은 게이트 폴리실리콘막, 104는 게이트 캡 절연막, 105는 게이트 스페이서 절연막을 각각 나타낸다.
이어서, 도 2에 도시된 바와같이, 비트라인 콘택홀 및 캐패시터 콘택홀 내부에 콘택 플러그로서, 폴리실리콘막(106)을 형성하고, 도 3과 같이, 층간절연막(107)을 형성한다. 도면에서 비트라인 콘택 및 캐패시터 콘택 부위 모두에 플러그가 형성되어 있음을 알 수 있다.
이어서, 도 4에 도시된 바와같이, 비트라인 콘택 플러그 및 캐패시터 콘택 플러그용 폴리실리콘막(106)의 표면이 노출되도록 층간절연막(107)을 식각하고, 도 5와 같이, 전면에 비트라인용 폴리실리콘막(108) 및 하드 마스크용 산화막(109)을 차례로 형성한다.
이어서, 도 6과 같이, 비트라인 마스크 및 식각 공정을 실시하여 비트라인 플러그 폴리실리콘막(106)에 콘택되며 그 상부 표면에 산화막(109)이 덮힌 비트라인 폴리실리콘막 패턴(108a)을 형성한다. 이때, 캐패시터 콘택 플러그 표면에 식각되지 않은 폴리실리콘막이 남아 있을 수 있다.
이어서, 도 7과 같이, 산화막(109)이 덮힌 비트라인 폴리실리콘막 패턴(108a) 측벽에 비트라인 스페이서 절연막(110)을 형성한다. 이때 비트라인 폴리실리콘막 패턴(108a)은 산화막(109)과 비트라인 스페이서 절연막(110)에 의해 둘러싸이면서 미리 개방해둔 캐패시터 콘택 플러그와 전기적으로 절연이 된다. 따라서 추가적으로 제2층간절연막 형성 및 캐패시터 콘택 공정을 따로 실시하지 않아도 캐패시터 콘택홀이 자동적으로 형성이 될 뿐만이 아니라, 자동으로 형성된 캐패시터 콘택이 워드라인(게이트) 및 비트라인과 자기정렬을 이루는 매우 큰 장점을 가지게 된다.
이어서, 도 8과 같이, 캐패시터 스토리지노드용 폴리실리콘막(111)과 희생산화용 PSG막(112)을 차례로 증착한 다음, 도 9와 같이, 스토리지노드 마스크 및 식각 공정을 수행하여 그 상부에 PSG막(112)이 덮힌 스토리지노드용 폴리실리콘막 패턴(111a)을 형성한다.
이어서, 도 10과 같이, 스토리지노드용 폴리실리콘막을 다시 증착한 다음, 식각하여, PSG막(112)이 덮힌 폴리실리콘막 패턴(111a) 측벽에 스토리지노드용 스페이서 폴리실리콘막(113)을 형성한다. 여기서 스토리지노드용 스페이서 폴리실리콘막(113)은 산화막(109)상에 형성될 수 있다.
이어서, 도 11과 같이, PSG막(112)을 제거한 다음, 유전막(114)과 캐패시터 플레이트 전극용 폴리실리콘막(115)을 형성하여, 캐패시터를 완성한다. 여기서, 도면에 도시된 바와같이, 종래의 실린더형 캐패시터와는 달리 본 실시예에 따른 캐패시터는 비트라인과 스토리지노드간의 층간절연막이 없어 비트라인의 옆부분을 캐패시터의 면적으로 사용할 수 있으므로, 같은 높이의 캐패시터보다 큰 전하용량을 얻을 수 있는 장점이 있다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명은 층간의 식각 선택비를 이용한 식각에 의해 콘택을 형성하는 것이 아니라 구조자체에서 자기정렬로 콘택이 형성되므로, 식각 처리(recipe)에 의존성이 거의 없는 장점을 가지게 되며, 일반적으로 진행하는 제2층간절연막(비트라인과 스토리지노드간의 절연막)과 스토리지노드 콘택 공정을 따로 진행하지 않고서도 자기정렬 방식으로 스토리지노드 콘택을 형성할 수 있고, 비트라인의 측벽 부분까지 캐패시터로 사용할 수 있어 종래의 동일 높이의 캐패시터보다 더 큰 캐패시턴스를 얻을 수 있다. 따라서, 상술한 장점으로 인하여 차세대의 DRAM 소자의 신뢰성 및 수율을 크게 향상시키는 효과를 가져오게 된다.
Claims (4)
- 트랜지스터가 형성되고, 비트라인 콘택 부위와 캐패시터 콘택 부위가 동시에 개구된 웨이퍼를 준비하는 단계; 상기 개구부 내에 제1전도막을 채워 비트라인 콘택 플러그와 캐패시터 콘택 플러그를 형성하는 단계; 상기 비트라인 콘택 플러그와 캐패시터 콘택 플러그의 표면이 개구된 제1절연막을 형성하는 단계; 전면에 비트라인을 위한 제2전도막과 제2절연막을 형성하는 단계; 비트라인 마스크 및 식각 공정에 의해, 상기 캐패시터 콘택 플러그의 표면은 노출되면서 상기 비트라인 콘택 플러그에 접속되는, 차례로 적층된 제2전도막 및 제2절연막 패턴을 형성하는 단계; 상기 적층된 제2전도막 및 제2 절연막 패턴 측벽에 제3절연막 스페이서를 형성하는 단계; 및 전면에 캐패시터 스토리지노드를 위한 제3전도막을 형성하는 단계를 포함하여 이루어지는 반도체 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 제3전도막 상에 희생막을 형성하는 단계; 스토리지노드 마스크 및 식각 공정에 의해, 상기 캐패시터 콘택 플러그에 접속되는, 적층된 제3전도막 및 희생막 패턴을 형성하는 단계; 상기 적층된 제3전도막 및 희생막 패턴의 측벽에 스토리지노드를 위한 제4전도막 스페이서를 형성하는 단계; 및 상기 희생막을 제거하는 단계를 더 포함하여 이루어지는 반도체 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 제2절연막과 상기 제3절연막 스페이서에 의해, 상기 제2전도막에 의해 구성되는 비트라인과 상기 제3전도막으로 구성되는 스토리지노드가 서로 절연을 이루는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제2항에 있어서, 상기 제4전도막 스페이서는 상기 제2절연막 상에 형성되는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100390975B1 (ko) * | 2001-03-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100611390B1 (ko) * | 2000-06-30 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체소자의 전하저장전극 형성방법 |
| KR100685592B1 (ko) * | 2000-12-18 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
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