KR100519375B1 - 반도체 소자의 캐패시터 및 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터의 상부 전극을 먼저 형성하고 캐패시터의 하부 전극은 전기 도금 방식으로 형성하여 유전층 및 캐패시터의 상부 전극의 균일한 단차 피복성을 확보하고 공정을 단순화시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판상의 콘택홀을 가진 절연층; 상기 콘택홀내의 플러그; 상기 플러그상의 하부 전극; 상기 하부 전극 측벽의 유전층; 상기 유전층 측벽의 상부 전극을 포함하여 이루어 진다.

Description

반도체 소자의 캐패시터 및 제조 방법{Capacitor in semiconductor device and method for making the same}
본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히 캐패시터의 상부 전극을 먼저 형성하고 캐패시터의 하부 전극은 전기 도금 방식으로 형성하여 유전층 및 캐패시터의 상부 전극의 균일한 단차 피복성을 확보하고 공정을 단순화시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 캐패시터의 정전용량을 증가시키기 위해 기가(giga)급 디램(DRAM)소자에서는 캐패시터의 유전층의 재료로 고유전 물질인 BST박막을 적용하기 위한 연구가 활발하게 진행되고 있다.
0.1㎛ 이하의 셀 사이즈를 가지는 반도체 소자에서는 BST 박막을 유전층으로 사용하더라도 캐패시터 하부 전극을 3 차원적 입체구조 또는 오목(concave)구조로 형성하여야 한다.
이때 전극은 Pt, Ru, Ir등을 사용하는데 이러한 물질을 이용하여 캐패시터 하부전극을 형성하기 위해서는 식각을 하면 산화층에 비해 식각 프로파일이 우수하지 못해 0.1㎛ 이하의 셀에 적용하기에 한계가 있다.
이러한 문제를 해결하기 위해 오목 구조의 캐패시터를 제조하거나 전기 도금으로 캐패시터의 하부 전극을 형성하는 방법이 대두되었다.
본 발명은 캐패시터의 하부 전극을 전기 도금 방식으로 형성하여 열악한 식각 프로파일에 의한 문제를 해결하고 정전용량을 증가시키는 방법을 제시한다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조 방법에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 캐패시터의 구조 단면도이다.
종래 기술의 반도체 소자의 반도체 기판(1)상에 게이트 전극(도면에 도시되지 않음)과 게이트 전극 양측의 반도체 기판(1)내에 소오스(source) 및 드레인(drain)영역(도면에서 도시되지 않음)을 형성하고, 게이트 전극을 포함한 반도체 기판(1)상에 산화층(2)을 적층하고 산화층(2)상에 질화층(3)을 형성한다.
산화층(2)과 질화층(3)을 식각하여 제 1 콘택홀(4)을 형성한다. 그리고 제 1 콘택홀(4)을 포함한 질화층(2)상에 다결정 실리콘층을 적층하고 에치백(etch back)하여 제 1 콘택홀(4)내에 다결정 실리콘 플러그(5)을 형성한다.
그 후 제 1 콘택홀(4)내의 다결정 실리콘 플러그(5)상에 TiSi층(6)을 형성하고, TiSI층(6)상에 다결정 실리콘 플러그(5)와 캐패시터의 하부 전극 사이의 반응을 막기 위한 장벽 금속층으로 TiN층(7)을 형성한다.
TiN층(7)을 포함한 질화층(3)상에 산화층(8)을 형성하고, 제 1 콘택홀(4)과 대응되는 영역에 산화층(8)을 식각하여 제 2 콘택홀(9)을 형성한다.
제 2 콘택홀(9)을 포함한 산화층(8)상에 다결정 실리콘층을 형성하고 에치백하여 캐패시터 하부 전극(10)을 형성하고, 캐패시터 하부 전극(10)상에 유전층(11)으로 BST층을 형성하고 유전층(11)상에 캐패시터 상부 전극(12)을 형성하여 캐패시터를 완성한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터는 콘택홀의 종횡비가 증가하는 경우, 유전층으로 사용하는 BST층과 캐패시터의 상부 전극 형성시 단차 피복성이 열화되는 문제가 있다.
이와 같은 종래 기술의 반도체 소자의 캐패시터는 다음과 같은 문제가 있다.
첫 번째 전체 반도체 기판의 10 % 이하의 면적에서 캐패시터의 하부 전극을 형성한다.
즉 유전층을 증착하기 전의 반도체 기판의 표면의 대부분은 산화층이며 매우 작은 면적이 캐패시터의 하부 전극의 형성하기 위한 영역으로 배정된다. 그리고 유전층으로 사용하는 BST(Ba,Sr)TiO3는 4원계 물질을 MOCVD 방법으로 증착하는 경우 하부 기판의 조건에 따라 박막의 조성비가 다르게 나타나 캐패시터의 전기적 특성에 치명적인 문제을 안겨주게 된다.
두 번째 원하는 조성의 유전층인 BST층을 형성하기 위해서는 고온 열처리 공정이 필수적이다.
이러한 경우 캐패시터의 하부 전극의 장벽 금속층으로 사용하는 TiN층이 산화되어 유전층이 증가하는 결과를 초래해 충분한 정전용량을 확보할 수 없고, BST층의 증착 과정에서 원하지 않는 이물(particle)이 발생하는 문제가 있다.
세 번째는 유전층인 BST층을 CVD 방법으로 증착함에도 불구하고, 단차피복성(step coverage)가 매우 열악하여 특히 0.1 um의 셀 사이즈의 디자인룰(design rule)을 가진 캐패시터에서는 제조 공정이 매우 어렵게 된다.
이는 오목 구조의 캐패시터에서 BST층을 CVD 방법으로 형성하는 경우, 기화 물질이 콘택홀 내부로 들어가 박막이 형성되기 때문이다. 그리고 적층형(stack type)의 캐패시터의 경우도 반도체 기판의 대부분이 산화층이 이루어져 있고 일부만 캐패시터의 하부 전극 영역으로 배정되기 때문에 온차 차이에 의해 단차 피복성이 불량하여 진다.
네 번째는 반도체 소자 고집적화되면서 셀 사이즈가 줄어들고 따라서 콘택홀의 종횡비(aspect ratio)가 증가하게 된다.
특히 오목 구조의 캐패시터에서는 종횡비가 증가되어 캐패시터의 상부 전극을 형성할 때 콘택홀의 입구의 증착 속도가 다른 부분보다 높게되어 콘택홀의 입구를 봉쇄하게 되는 현상이 일어난다.
이러한 현상으로 인해 캐패시터의 상부 전극의 단차 피복성이 열악하여 지고, 심할 경우 캐패시터의 상부 전극의 물질이 콘택홀의 하면에는 증착되지 않아 캐패시터의 역할을 할 수 없게 만드는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터의 문제를 해결하기 위한 것으로, 캐패시터의 상부 전극을 먼저 형성하고 캐패시터의 하부 전극은 전기 도금 방식으로 형성하여 캐패시터의 유전층 및 상부 전극의 우수한 단차 피복성과 공정을 단순화할 수 있도록한 반도체 소자의 캐패시터 제조 방법을 제공하는 데 그 목적이 있다
부연하여 설명하면 유전층으로 사용하는 BST층의 단차 피복성 및 불균일한 조성의 문제를 해결하기 위해, 절연층을 제거하여 캐패시터의 상부 전극을 먼저 형성하면 반도체 기판의 대부분이 전도성 물질로 피복되어 있어 반도체 기판의 대부분에서 온도차이가 발생하지 않아 BST층의 일정한 조성과 양호한 단차 피복성을 얻을 수 있다. 그리고 낮은 온도에서 BST층을 증착하여도 박막의 조성을 맞출 수 있으므로 캐패시터 하부 전극의 산화를 억제할 수 있고 이물 발생을 줄일 수 있다.
또한 캐패시터의 하부 전극은 유전층인 BST층의 증착 후에 전기 도금 방식으로 형성하므로 셀 사이즈가 줄어들면서 콘택홀의 종횡비가 증가하지만 균일한 단차 피복성을 얻을 수 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판상의 콘택홀을 가진 절연층; 상기 콘택홀내의 플러그; 상기 플러그상의 하부 전극; 상기 하부 전극 측벽의 유전층; 상기 유전층 측벽의 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 제 1 절연층을 형성하고 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀내에 플러그을 형성하는 단계; 상기 플러그을 포함한 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층을 식각하여 상기 제 1 절연층을 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 2 콘택홀 내에 상부 전극을 형성하는 단계; 상기 제 2 절연층을 식각하여 상기 플러그를 노출시키는 단계; 상기 상부 전극의 측벽에 유전층을 형성하는 단계; 상기 유전층 측벽 및 상기 플러그상에 하부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 대한 공정 단면도이다.
도 2a와 같이, 반도체 기판(21)상에 게이트 전극(도면에 도시되지 않음)과 게이트 전극 양측의 반도체 기판(21)내에 소오스(source) 및 드레인(drain)영역(도면에서 도시되지 않음)을 형성하고, 게이트 전극을 포함한 반도체 기판(21)상에 제 1 산화층(22)을 적층하고 제 1 산화층(22)을 식각하여 제 1 콘택홀(23)을 형성한다.
그리고 제 1 콘택홀(23)을 포함한 제 1 산화층(22)상에 다결정 실리콘층을 적층하고 에치백(etch back)하여 제 1 콘택홀(23)내에 다결정 실리콘 플러그(24)을 형성한다.
그 후 제 1 콘택홀(23)내의 다결정 실리콘 플러그(24)상에 TiSi층(25)을 형성하고, 제 1 콘택홀(23)내의 TiSI층(25)상에 다결정 실리콘 플러그(24)와 캐패시터의 하부 전극 사이의 반응을 막기 위한 장벽 금속층으로 TiN층(26)을 형성한다.
여기서 TiN층(26) 대신에 이원계 질화물 계열의 물질이나, 내산화성을 높이기 위하여 TiSiN 또는 TiAIN 등의 삼원계 질화물 계열의 물질을 사용할 수 있다. 계속해서 전기 도금 방법을 이용한 캐패시터의 하부 전극을 형성하기 위해 TiN층(26)상에 시드층(seed layer)로 제 1 Pt층(27)을 적층한다.
여기서 제 1 Pt층(27) 대신에 Ru층을 사용할 수 있고 PVD 또는 CVD 방법으로 증착한다.
제 1 Pt층(27)을 포함한 제 1 산화층(22)상에 100 ~ 500Å 두께의 질화층(28)을 형성하고, 질화층(28)상에 제 2 산화층(29)을 5,000 ~ 20,000Å 두께로 적층한다.
그리고 제 1 콘택홀(23)과 대응되는 영역에 제 2 산화층(29)이 잔류하도록 제 2 산화층(29)을 식각하여 제 2 콘택홀(30)을 형성한다. 여기서 질화층(28)은 제 2 산화층(29)을 식각할 때 제 2 산화층(29)의 하지층이 식각되는 것을 방지하는 역할을 한다.
도 2b와 같이, 일함수(work function)크고 누설 전류 특성을 개선할 수 있는 물질로 예를 들면 Pt, Ru, RuOx, Ir 그리고 IrOx 중 하나 또는 그들의 조합을 이용하여 질화층(28) 및 산화층(29)상에 캐패시터 상부 전극층(31)을 형성한다.
도 2c와 같이, 캐패시터 상부 전극층(31)을 에치백(etch back) 또는 CMP(chemical mechanical polishing)방법으로 이용하여 캐패시터 상부 전극층(31)을 제 2 콘택홀(30)에 매립시켜 캐패시터 상부 전극(32)과 캐패시터 상부 전극(32)을 전기적으로 분리시킨다.
도 2d와 같이, 제 2 산화층(29)을 제거하고 도 2(e)와 같이 MOCVD방법으로 350 ~ 450℃ 온도에서 유전층으로 BST층(33)을 형성한다.
그리고 BST층(33)의 결정화를 위한 열처리를 2 단계에 걸쳐 실시한다.
먼저 제 1 단계는 BST층(33)의 결정화를 위하여 600 ~ 800℃ 온도와 질소 분위기에서 실시하고 제 2 단계는 BST층(33) 내부의 부족한 산소를 공급하기 위해 300 ~ 500℃ 온도로 산소 분위기에서 RTP(rapid thermal processing) 열처리를 실시하거나, N2O 플라즈마(plasma)처리를 실시한다.
제 2 단계 열처리의 다른 방법은 O2 플라즈마 또는 UV-O3를 300 ~ 500℃ 온도 및 1 ~ 2 mtorr에서 실시한다.
여기서 질화층(28)은 BST층(33)의 산소 공급을 위해 열처리할 때 다결정 실리콘 플러그(24), TiSi층(25) 그리고 TiN층(26)의 산화를 방지한다.
도 2f와 같이, BST층(33)을 이방성 식각하여 캐패시터 상부 전극(32)의 측벽에만 BST층(33)을 잔류시키고, 도 2g와 같이 캐패시터 상부 전극(32) 및 BST층(33)을 마스크로 질화층(28)을 식각하여 제 1 Pt층(27)을 노출시킨다.
도 2h와 같이, 전기도금(electroplating) 방식을 통하여 제 1 Pt층(27)상에 제 2 Pt층(34)을 형성한다.
전기 도금을 위한 바이어스(bias)는 반도체 기판(21)에 형성되어 있는 트랜지스터(transistor)의 소오스(source) 및 드레인(drain)영역을 통해 인가한다.
여기서 전기 도금 금속으로 제 2 Pt층(34) 대신에 Ru층을 사용할 수 있다.
도 2i와 같이, 제 2 Pt층(34)을 에치백 또는 CMP 방법으로 식각하여 캐패시터 하부 전극(35)을 각각 분리시켜 캐패시터를 완성한다.
전기 도금 방법으로 제 2 Pt층(34)을 형성할 때 전기 도금 시간을 조절하여 도 2(h)와 같이 제 2 Pt층(34)가 캐패시터 상부 전극(32)상까지 적층시키지 않고 캐패시터 상부 전극(32)의 높이 보다 약간 낮게 형성하여 식각 공정을 줄일 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조방법은 다음과 같은 효과가 있다.
첫 번째는 유전층으로 사용하는 BST층의 단차 피복성 및 불균일한 조성의 문제를 해결하기 위해, 산화층을 제거하여 캐패시터의 상부 전극을 먼저 형성하면 반도체 기판의 대부분이 전도성 물질로 피복되어 있어 반도체 기판의 대부분에서 온도차이가 발생하지 않아 BST층의 일정한 조성과 양호한 단차 피복성을 얻을 수 있다.
그리고 낮은 온도에서 BST층을 증착하여도 박막의 조성을 맞출 수 있으므로 캐패시터 하부 전극의 산화를 억제할 수 있고 이물 발생을 줄일 수 있다.
두 번째는 캐패시터의 하부 전극은 유전층인 BST층의 증착 후에 전기 도금 방식으로 형성하므로 셀 사이즈가 줄어들면서 콘택홀의 종횡비가 증가하지만 균일한 단차 피복성을 얻을 수 있다.
세 번째는 캐패시터의 하부 전극을 전기 도금 방식으로 형성하기 위해 사용하는 시드층을 콘택홀 내부에 형성하기 때문에 시드층을 분리하기 위한 노광 및 식각 공정을 줄일 수 있고 또한 시드층의 식각공정에서 발생하는 잔류 물질이 전극에 재증착되는 문제를 해결할 수 있다.
도 1은 종래 기술의 반도체 소자의 캐패시터의 구조 단면도
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 산화층
23 : 제 1 콘택홀 24 : 다결정 실리콘 플러그
25 : TiSi층 26 : TiN층
27 : 제 1 Pt층 28 : 질화층
29 : 제 2 산화층 30 : 제 2 콘택홀
32 : 캐패시터 상부 전극 33 : BST층
34 : 제 2 Pt층

Claims (10)

  1. 반도체 기판상의 콘택홀을 가진 절연층;
    상기 콘택홀내의 플러그;
    상기 플러그 상에 형성된 장벽 금속층과 시드층;
    상기 플러그상의 상기 시드층 상에 형성된 하부 전극;
    상기 하부 전극 측벽의 유전층;
    상기 유전층 측벽의 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 상부 전극과 상기 절연층사이에 질화층을 개재한 것을 특징으로 하는 반도체 소자의 캐패시터.
  5. 반도체 기판상에 제 1 절연층을 형성하고 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀내에 플러그을 형성하는 단계;
    상기 플러그을 포함한 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층을 식각하여 상기 제 1 절연층을 노출시키는 제 2 콘택홀을 형성하는 단계;
    상기 제 2 콘택홀 내에 상부 전극을 형성하는 단계;
    상기 제 2 절연층을 식각하여 상기 플러그를 노출시키는 단계;
    상기 상부 전극의 측벽에 유전층을 형성하는 단계;
    상기 유전층 측벽 및 상기 플러그상에 전기 도금 방식으로 하부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 5 항에 있어서, 상기 플러그와 상기 하부 전극사이에 장벽 금속층을 개재한 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 6 항에 있어서, 상기 장벽 금속층과 상기 하부 전극사이에 Pt층 또는 Ru층 중 하나를 선택하여 개재한 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 5 항에 있어서, 상기 상부 전극과 상기 절연층사이에 질화층을 개재한 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 삭제
  10. 제 5 항에 있어서, 상기 하부 전극은 Pt 및 Ru 중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
US6033919A (en) * 1996-10-25 2000-03-07 Texas Instruments Incorporated Method of forming sidewall capacitance structure
KR20000022641A (ko) * 1998-09-03 2000-04-25 김영환 커패시터 및 그 제조방법

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